KR100403066B1 - 반도체 메모리 셀 어레이 구조물 형성 방법 - Google Patents

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Abstract

본 발명은 개선된 수직 MOSFET 구조물을 제조하는 개선된 공정에 관한 것으로서, 상부 실리콘 기판 상의 트렌치 상부 산화물의 상부 표면에 대해 평탄화된 증착된 게이트 도전체 층을 갖는 수직 MOSFET DRAM 셀 구조물을 제공하는 단계와, 실리콘 기판의 상부 표면에 아래의 게이트 도전체 내에 리세스를 형성하는 단계와, 어레이 P 웰 내에 도핑 포켓을 형성하기 위해 리세스를 통해 N 형 도펀트 종을 경사지게 주입하는 단계와, 리세스의 측벽 상에 스페이서를 형성하기 위해 산화물 층을 리세스 내에 증착하고 산화물 층을 에칭하는 단계와, 게이트 도전체 재료를 리세스 내에 증착하고 도전체를 트렌치 상부 산화물의 표면에 대해 평탄화하는 단계를 포함하는 반도체 메모리 셀 구조물을 형성하는 방법을 포함한다.

Description

반도체 메모리 셀 어레이 구조물 형성 방법{IMPROVED VERTICAL MOSFET}
본 발명은 개선된 수직 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 관한 것이다.
MOSFET은 동적 랜덤 액세스 메모리(dynamic random access memory : DRAM)를 형성하는 데 사용된다. 보통, DRAM 회로는 로우(row)와 칼럼(column)에 의해 상호 접속된 메모리의 어레이를 포함하는데, 이는 각각 워드라인(wordlines) 및 비트라인(bitlines)으로 알려져 있다. 메모리 셀로부터 데이터를 판독하는 것과 메모리 셀로 데이터를 기록하는 것은 선택된 워드라인 및 비트라인을 활성화시킴으로써 달성된다. 전형적으로, DRAM 메모리 셀은 캐패시터에 접속된 MOSFET을 포함한다. 캐패시터는 트랜지스터의 동작에 따라 드레인 또는 소스 영역 중 어느 하나로 지칭되는 확산 영역(diffusion area) 및 게이트를 포함한다.
상이한 유형의 MOSFET이 존재한다. 일반적으로, 플레이너 MOSFET은 트랜지스터의 채널 영역의 표면이 기판의 최초 표면(primary surface)과 평행한 트랜지스터이다. 일반적으로, 수직 MOSFET은 트랜지스터의 채널 영역의 표면이 기판의 최초 표면에 수직인 트랜지스터이다. 트렌치 MOSFET은 트랜지스터의 채널 영역의 표면이 기판의 최초 표면과 평행하지 않고 채널 영역이 기판 내에 위치하는 트랜지스터이다. 통상적으로, 트렌치 MOSFET의 경우, 필요한 것은 아니지만 채널 영역의 표면이 최초 표면과 수직을 이룬다.
구체적으로, 트렌치 캐패시터를 종종 DRAM 셀로 사용한다. 트렌치 캐패시터는 실리콘 기판 내에 형성된 3 차원 구조물이다. 보통, 실리콘 기판 내에 여러 치수의 트렌치를 에칭함으로써 트렌치 캐패시터를 형성한다. 통상적으로, 트렌치는 캐패시터의 하나의 플레이트(저장 노드)로서 N+ 도핑 폴리실리콘을 갖는다. 통상적으로, 도펀트 소스로부터 트렌치의 하부를 둘러싼 기판의 부분 내로 N+ 도펀트를 확산시킴으로써 캐패시터의 다른 플레이트를 형성한다. 이러한 두 개의 플레이트 사이에, 유전체 층을 위치시키는데, 그에 따라 캐패시터가 형성된다.
예를 들어, 캐패시터와 같이 이웃하는 디바이스 사이의 기판을 통해 캐리어가 이동하는 것을 막기 위해, 디바이스 격리 영역을 이웃하는 두 개의 반도체 디바이스 사이에 형성한다. 일반적으로, 디바이스 격리 영역은 반도체 기판의 표면 아래로 확장하는 두꺼운 필드 산화물 영역의 형태를 취한다. 필드 산화물 영역을 형성하는 가장 통상적인 초기의 기술은 실리콘 국부 산화(local oxidation of silicon : LOCOS) 기술이다. 먼저, 기판 표면 상에 실리콘 질화물(nitride)의 층을 증착하고, 그 다음, 실리콘 질화물 층의 일부를 선택적으로 에칭하여, 필드 산화가 이루어질 기판을 노출시키는 마스크를 형성함으로써 LOCOS 필드 산화 영역을 형성한다. 마스킹된 기판을 산화 환경(an oxidation environment) 내에 위치시키고 두꺼운 실리콘 산화물 층을 마스크에 의해 노출된 영역에 성장시켜 기판의 표면의 위 또는 아래로 연장하는 산화물 층을 형성한다. LOCOS 필드 산화에 대한 다른 방식은 얕은 트렌치 격리(shallow trench isolation : STI)를 사용하는 것이다. STI에서, 예를 들어, 이방성 에칭(anisotropic etching)을 함으로써 가파르게 규정된 트렌치(a sharply defined trench)를 반도체 기판 내에 형성한다. 디바이스 격리 영역을 제공하기 위해 기판의 표면에 대해 뒤쪽 방향으로 트렌치를 산화물로 충진한다. STI에 의해 형성된 트렌치 격리 영역은 그 트렌치 격리 영역의 횡방향 전역에 걸쳐 디바이스 격리를 제공하고 보다 평탄한(planar) 구조물을 제공하는 이점을 갖는다. 개선된 격리를 사용하여, 지속적인 크기의 감소가 가능하다.
1 Gb 이상에 대한 DRAM 기술은 플레이너 MOSFET DRAM 액세스 트랜지스터의 스케일링가능성 한계(scalability limitations)를 극복하기 위해 수직 MOSFET의 사용을 필요로 한다. 그러나, 수직 MOSFET이 효과적인 크기 감소를 위해 필요한 비트 밀도를 가능하게 하더라도 수직 MOSFET의 사용은 성능 및 수율 감소의 트레이드오프(tradeoffs)를 초래할 수 있다.
예를 들어, 게이트 도전체 대 비트라인 확산부 간 오버랩 영역의 증가로 인해, 전체 비트라인 캐패시턴스는 통상의 플레이너 MOSFET 구조물을 이용하는 경우보다 수직 MOSFET을 이용하는 경우에 더 클 수가 있다. 그러한 종래 기술의 구조물은 도 1에 도시되는데, 이는 수직 게이트 도전체(10)가 비트라인 확산(20)의 전체 깊이를 오버랩하는 수직 MOSFET의 단면도이다. 이러한 문제(concern)를 해결하고자하는 종래 기술의 시도는 일반적으로 비트라인 확산부의 깊이가 최소화될 것을요구한다. 그러나, 집적 요건이 비교적 높은 열적 버지트(thermal budget)(가령, 비트라인 확산(XA)이 공정 중에 상대적으로 일찍 수행될 필요가 있음)를 지시할 수 있다는 사실에 의해, 비트라인 확산 깊이의 최소화가 복잡하게 된다.
수직 MOSFET이 당면한 부가적인 문제(concern)는 게이트 도전체(gate conductor)(DT)와 확산 스터드(diffusion stud)(CB)가 단락(short)되는 것이다. 이러한 단락 회로는 도 2에 도시된 바와 같이 워드라인(WL)(16)의 에지와 깊은 트렌치(15)의 에지 사이의 오정렬로부터 초래될 수 있다.
또한, 수직 MOSFET이 갖는 또 다른 만성적 문제는 기생 배면 도통(parasitic backside conduction)이다. 이러한 문제는 깊은 트렌치 측벽 사이의 거리가 100 nm 아래로 스케일링되기 때문에 발생한다. 이러한 근접성으로, 이웃하는 워드라인은 수직 MOSFET의 바디 내의 실리콘의 전위에 보다 큰 영향을 준다. 이러한 영향은 도 3에 도시된 바와 같이 저장 노드(22)와 비트라인 확산부(20) 사이에 누설 도통(leakage conduction)의 가능성을 증가시킨다. 인접 워드라인이 하이(high)일 경우, 수직 MOSFET의 배면 상에 약하게 반전된 도전 경로를 형성할 가능성이 있다.
필요한 것은 성능 및 수율에 대한 악영향을 최소화하면서 스케일가능한(scalable) 수직 MOSFET 구조물을 제조하는 공정이다.
오늘날에는 본 발명에 따라, 감소된 게이트 대 상부 확산부 간 오버랩 캐패시턴스(gate to top diffusion overlap capacitance)(감소된 비트라인캐패시턴스), 감소된 비트라인 확산 영역, 게이트 대 확산부 간 단락의 감소(CB-DT 단락의 감소) 및 배면 기생 도통(backside parasitic conduction)에 대한 개선된 면역성(improved immunity)을 특징으로 하는 수직 MOSFET 구조물을 제조하기 위한 개선된 공정이 개발되었다.
개선된 수직 MOSFET 구조물은 먼저, DRAM 어레이의 게이트 도전체 폴리실리콘이 실리콘 기판의 상부 표면 아래로 리세스되는 공정에 의해 달성된다. 이러한 리세스 공정은 습식 에칭(wet etching), 화학적 건식 에칭(chemical dry etching : CDE), 플라즈마 에칭(plasma etching) 등과 같은 다양한 통상의 에칭 기술 중 임의의 하나를 사용하여 수행될 수 있다. 그런 다음, N 형 도펀트 종의 경사진 주입(an angled implant)이 노출된 게이트 유전체를 통해, 수직 MOSFET의 게이트화된 표면(gated surface)을 포함할 깊은 트렌치 측벽 내로 수행된다. 이러한 주입은 어레이 P 웰 내에 N 형 도핑 포켓(N-type doping pocket)을 형성한다. 후속하는 공정 단계에서, 이러한 N 형 도핑 포켓은 비트라인 접촉 스터드(bitline contact stud)로부터의 외방 확산부(outdiffusion)와 결합되어, 비트라인과 수직 MOSFET의 상부 소스/드레인 확산 사이에 전기적 접속을 제공할 것이다. 이러한 N 형 도핑 포켓은 게이트 도전체의 에지(edge)와 일치하도록 자기 정렬된다는 점에 유의해야 한다. 이러한 자기 정렬의 결과로, 게이트 대 확산부 간 오버랩 캐패시턴스의 변동이 본질적으로 없게 된다. N 형 도펀트 종의 경사진 주입에 후속하여, 표면 상태 농도를 줄이기 위해 산화물을 선택적으로 성장시킬 수 있다. 그런 다음, 화학 기상 증착(chemical vapor deposition : CVD) 산화물이 증착되고 반응성이온 에칭(reactive ion etch : RIE)되어, 깊은 트렌치 위로 개구의 측벽 상에 스페이서(spacer)를 형성할 수 있다.
그런 다음, N+ 도핑 폴리실리콘의 부가적인 층이 증착되고 고밀도 플라즈마(high-density plasma : HDP) 산화물의 상부 표면에 대해 평탄화된다. 후속하여, 워드라인, 비트라인 스터드(CB), 레벨간 유전체 및 부가적 배선 레벨(additional wiring levels)의 형성을 포함하는 표준 공정 단계 등이 뒤따른다. 본 발명의 또 다른 실시예에서, 먼저, 어레이 게이트 도전체 폴리실리콘은 전술한 것과 동일한 방식으로 실리콘 기판의 상부 표면 아래로 리세스된다. 그런 다음, 깊은 트렌치 위의 개구의 측벽 상에 도핑 글래스 스페이서(doped glass spacer)를 형성하기 위해 비소-실리케이트 글래스(an arsenic-silicate glass : ASG) 또는 다른 적절한 N 형 도핑 글래스가 증착되고 반응성 이온 에칭된다. 후속하는 고온 공정 단계(hot process steps)(가령, 접합 어닐링 단계(junction annealing steps))는 N 형 도핑 글래스로부터의 도펀트가 수직 MOSFET의 게이트화된 표면을 포함할 깊은 트렌치 측벽의 실리콘 내로 외방 확산하게 할 것이고, 그런 다음, 어레이 P 웰 내에 N 형 비트라인 확산 포켓이 형성될 것이다.
이전의 실시예를 참조하여 전술한 것과 같이, N+ 도핑 폴리실리콘의 부가적 층이 증착되고 HDP 산화물의 상부 표면에 대해 평탄화된다. 그런 다음, 워드라인, 비트라인 스터드, 레벨간 유전체 및 부가적 배선 레벨의 형성을 포함하는 통상의 표준 공정들이 뒤따른다.
그 결과로 개선된 수직 MOSFET 구조물은 비트라인 확산부와 게이트 도전체사이에 (워드라인 스페이스 외에) 부가적 스페이서를 포함하기 때문에 확산 스터드와 게이트 도전체 사이에 단락의 발생을 줄인다. 본 개선된 수직 MOSFET의 또 다른 이점은 비대칭 비트라인 확산부(an asymmetric bitline diffusion)의 형성인데, 비트라인 확산부는 MOSFET의 게이트화된 표면과 교차하지만, MOSFET의 배면과는 교차하지 않는다. 비트라인 확산의 비대칭성은 증가된 전기 전위 장벽을 MOSFET의 배면 상의 기생 도전 경로 내에 제공한다. 더욱이, 확산의 길이가 종래 기술의 구조물에 비해 줄어들기 때문에, 드레인 유도 장벽 낮춤(drain induced barrier lowering : DIBL)도 감소된다. 감소된 DIBL은 수직 MOSFET의 채널 길이의 변화(DT 저장 노드 폴리실리콘 리세스의 변화로부터 초래됨)에 대한 디바이스 전기적 특성의 감도(sensitivity)를 감소시킨다.
또한, 위의 두 실시예에서 전술한 바와 같이 개선된 수직 MOSFET 구조물을 형성하기 위한 전체 처리 절차 동안 칩의 주변 지원 영역은 HDP 산화물의 상부 층에 의해 연속적으로 보호되어, 처리 동안 부가적인 마스킹 기술이 더 이상 요구되지 않는다.
도 1 내지 도 3은 수직 MOSFET 구조물의 종래 실시예의 단면도,
도 4는 종래 기술보다 우수한 이점을 특징으로 하는, 본 발명에 따른 개선된 수직 MOSFET 구조물의 단면도,
도 5 내지 도 9는 개선된 수직 MOSFET을 형성하는 공정 단계를 나타내는 단면도,
도 10은 개선된 수직 MOSFET을 형성하는 공정의 또 다른 실시예의 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 수직 MOSFET 구조물 12 : 트렌치 상부 산화물
14: 게이트 도전체 16 : 워드라인
18 : 질화물 캡 20 : 비트라인 확산부
22 : 저장 노드 확산부 24 : 확산 스터드
30 : N 형 도핑 포켓 28 : 기생 전류
29 : 확산 영역 36 : 폴리 버퍼링된 LOCOS 칼라
38 : 저장 노드 유전체 42 : N+ 도핑 폴리실리콘
31 : 스트랩 외방 확산부 44 : 트렌치 상부 산화물
39 : 리세스 46 : N 형 도핑 포켓
48 : 도핑 글래스 스페이서
도 1을 참조하면, 트렌치 상부 산화물(trench top oxide : TTO)(12), 게이트 도전체(gate conductor : GC)(14), 워드라인(wordline : WL)(16), 질화물 캡(nitride cap)(18), 비트라인 확산부(bitline diffusion)(XA)(20), 저장 노드 확산부(storage node diffusion)(22) 및 확산 스터드(diffusion stud)(24)를 포함하는 종래 기술의 수직 MOSFET 구조물(10)이 도시된다. 비트라인 확산부(20)의 전체 깊이 위의 수직 게이트 도전체(14)의 큰 오버랩(20)은 통상의 플레이너 MOSFET에서보다 이러한 수직 MOSFET에서 더 큰 총 비트라인 캐패시턴스를 초래한다.
도 2에는 워드라인(16)의 에지와 깊은 트렌치의 에지 사이의 오정렬를 나타내는 종래의 기술의 수직 MOSFET 구조물이 도시된다. 이는 15에 나타난 바와 같이 확산 스터드(24)와 게이트 도전체 간의 단락을 초래한다.
또한, 도 3은 가능한 배면 기생 도통 문제(backside parasitic conduction problems)를 나타내는 종래 기술인 수직 MOSFET 구조물을 도시한다. 깊은 트렌치 측벽 사이의 거리가 100 nm 이하로 스케일링됨에 따라, 이웃하는 워드라인(26)은 수직 MOSFET(10)의 바디 내의 실리콘 내에 전위를 증가시킨다. 이는 양방향 화살표(28)에 의해 나타나는 바와 같이 저장 노드(22)와 비트라인 확산부(20) 사이의 도통의 가능성을 증가시킨다.
도 4는 개선된 구조를 갖는 본 발명의 개선된 수직 MOSFET 구조를 도시하는데, N 형 도핑 포켓(30)을 포함하고, 비트라인 확산부(도 3의 20)는 MOSFET의 배면과 교차하지 않으며, 따라서, 기생 전류(28)를 막는다. 또한, 감소된 비트라인 확산 영역(29)은 DIBL를 감소시키고 비트라인 확산 캐패시턴스를 더욱 줄인다.
도 5는 트렌치 상부 산화물(TTO) 층(24)의 상부 표면에 대한 어레이 MOSFET 게이트 도전체 폴리실리콘(22)의 평탄화를 통한 표준 공정 기술을 사용하여 제조된 기판(20) 내에 형성된 수직 MOSFET DRAM 셀을 도시한다. 그러한 표준 공정은 전형적으로 후속하는 바와 같은 단계를 포함한다.
1) 실리콘 기판으로 개시하고, 얇은 열적 산화물(a thin thermal oxide)(2-20 nm)로 이루어진 패드 구조물이 그 실리콘 기판 상에 성장되는데, 실리콘 질화물(50-200 nm)의 증착된 층, 고밀도(densified) TEOS 산화물(또는 HDP 산화물)(50-500 nm)의 층 및 BSG 산화물(50-500 nm)의 증착된 상부 층이 형성된다,
2) 그런 다음, 패드 구조물 내에 트렌치 패턴을 개방하고 대략 7 마이크로미터의 깊이까지 실리콘을 이방성 에칭함으로써 깊은 트렌치 저장 캐패시터를 통상적으로 실시되는 방식으로 형성한다.
3) 폴리 버퍼링된 LOCOS 칼라(36)(또는 다른 유형의 산화물 칼라)는 상부(대략 상부 1 마이크로미터)에 형성된다.
4) 잘 알려진 수많은 방법들(가령, ASG 글래스로부터의 외방 확산, 가스 페이즈 도핑(gas phase doping) 등) 중 임의의 하나를 사용하여 매립형 플레이트 확산부를 저장 트렌치의 하부 내에 형성한다.
5) 저장 노드 유전체(38)를 형성한다.
6) 트렌치를 N+ 도핑 폴리실리콘(42)으로 충진하는데, 그 다음에는 이를 고밀도 TEOS 산화물 및 BSG 층에 대해 평탄화한다. HF/황산 또는 HF 증기로 임의의 잔여 BSG를 벗겨낼 수 있다.
7) 매립형 스트랩(a buried-strap)을 형성하는 것이 요구되는 실리콘 기판의 표면 아래의 깊이까지 N+ 도핑 폴리를 리세스한다.
8) N+ 폴리로부터 깊은 저장 트렌치의 측벽 내로의 스트랩 외방 확산부(31)를 형성하기 위해 표준 매립형 스트랩 공정을 사용한다. 표준 스트랩 공정은 스트랩이 형성될 지점 위에서 저장 트렌치의 하나의 면으로부터 칼라 산화물의 제거와, 스트랩 폴리실리콘의 증착 및 에칭을 포함한다. 스트랩 폴리실리콘은 깊은 트렌치(캐패시터의 저장 노드 전극) 내의 N+ 폴리를 단결정 실리콘에 전기적으로 접속시킨다. 후속하여, 상승된 온도에서의 공정 중에 스트랩 외방 확산부가 형성된다.
9) 그런 다음, 패드 층(SiN 및 하부 얇은 산화물)을 표준 에칭 공정으로 제거한다.
10) 희생 산화물을 트렌치 측벽 및 실리콘 기판의 상부 표면 상에 성장시킨다.
11) 희생 산화물을 통해 N+ 비트라인 확산부(XA) 및 어레이 웰(VA)(32) 주입부가 형성된다.
12) 희생 산화물을 벗겨낸다.
13) HDP 산화물 증착에 의해 리세스된 N+ 폴리의 상부 표면 상에 트렌치 상부 산화물(TTO)(44)을 형성한다.
14) 저장 트렌치의 노출된 (칼라 산화물에 의해 덮히지 않은 부분) 측벽 상에 수직 어레이 MOSFET에 대한 게이트 산화물(34)을 성장시킨다.
15) N+ 폴리실리콘 게이트 도전체(GC)(22)를 증착하여, TTO 위의 트렌치 내의 개구를 충진한다.
16) 그런 다음, 실리콘 기판의 상부 표면 상에 형성된 TTO(24)의 상부 표면에 대해 N+ GC 폴리(22)를 평탄화한다.
그런 다음, 도 6에 도시된 바와 같이, 리세스(39) 내의 게이트 유전체를 노출시키기 위해 표준 에칭 공정 기술을 사용하여 어레이 GC 폴리실리콘(22)을 실리콘 기판(20)의 상부 표면 아래로 리세스한다.
도 7에서, N 형 도핑 포켓(46)을 형성하기 위해, 리세스(39) 내의 노출된 게이트 유전체를 통해, 그리고 깊은 트렌치 측벽 내로 N 형 도펀트 종의 경사진 주입(화살표(40)에 의해 나타남)을 수행하는데, 이 N형 도핑 포켓(46)은 게이트 도전체(22)의 에지와 일치하도록 자기정렬된다. 도 8에 도시된 선택적 공정 단계에서, CVD 산화물 층을 증착하고 반응성 이온 에칭(RIE)하여, 깊은 트렌치 위의 개구의 측벽 상에 스페이서(44)를 형성할 수 있다.
그런 다음, 도 9에 도시된 바와 같이 N+ 도핑 폴리실리콘(22)의 부가적 층을 증착하고 TTO HDP 산화물(24)의 상부 표면에 대해 평탄화한다. 이러한 단계에 후속하여, 표준 공정 기술을 적용하여 워드라인, 비트라인 스터드, 레벨간 유전체, 부가적 배선 레벨 등을 형성한다.
도 10은 ASG와 같은 N 형 도핑 글래스를 도 5에 도시된 구조의 게이트 유전체 리세스(39) 내에 증착하는 본 발명의 제 2 실시예를 도시한다. 그런 다음, 도핑 글래스 스페이서(48)를 형성하기 위해, 이러한 N 형 도핑 글래스 증착부를 반응성 이온 에칭한다. 후속하는 MOSFET DRAM 제조 공정 내의 고온 처리 단계는 도 7, 8 및 9의 46에 의해 나타나는 것과 유사하게, 글래스 스페이서(48)로부터의 도펀트가 외방 확산하고 N 형 비트라인 확산 포켓을 MOSFET의 전면 상에 형성하게 할 수 있다. 트랜지스터의 배면 상의 두꺼운 산화물은 확산 포켓의 형성을 막는다.
본 발명은 두 개의 특정 실시예에 관하여 기술되었지만, 당업자는 본 발명이 후속하는 청구항의 사상과 범주 내에서 다양한 버전으로 실시될 수 있다는 것을 이해할 것이다.
본 발명에 따라 감소된 게이트 대 상부 확산부 간 오버랩 캐패시턴스(감소된 비트라인 캐패시턴스), 감소된 비트라인 확산 영역, 게이트 대 확산부 간 단락의 감소(CB-DT 단락의 감소) 및 배면 기생 도통(backside parasitic conduction)에 대한 개선된 면역성(improved immunity)을 특징으로 하는 수직 MOSFET 구조물을 제조하기 위한 개선된 공정이 제공된다.

Claims (6)

  1. 반도체 메모리 셀 어레이 구조물을 형성하는 방법에 있어서,
    상부 실리콘 기판(overlying silicon substrate) 상의 트렌치 상부 산화물(a trench top oxide)의 상부 표면에 대해 평탄화된 증착된 게이트 도전체(a deposited gate conductor)를 갖는 수직 MOSFET DRAM을 제공하는 단계와,
    상기 실리콘 기판의 상기 상부 표면 아래의 상기 게이트 도전체 층 내에 리세스(a recess)를 형성하는 단계와,
    어레이 P 웰(array P-well) 내에 도핑 포켓(doping pockets)을 형성하기 위해 상기 리세스를 통해 N 형 도펀트 종을 경사지게(at an angle) 주입하는 단계와,
    게이트 도전체 재료를 상기 리세스 내에 증착하고 상기 도전체를 상기 트렌치 상부 산화물의 상기 표면에 대해 평탄화하는 단계
    를 포함하는 반도체 메모리 셀 어레이 구조물 형성 방법.
  2. 제 1 항에 있어서,
    상기 리세스 내에 상기 게이트 도전체 재료를 증착하기에 앞서, 상기 리세스의 측벽 상에 스페이서(spacers)를 형성하기 위해 산화물 층(oxide layer)을 상기 리세스 내에 증착하고 상기 산화물 층을 에칭하는 단계를 더 포함하는
    반도체 메모리 셀 어레이 구조물 형성 방법.
  3. 제 1 항에 있어서,
    상기 도핑 포켓은 상기 게이트 도전체에 대해 자기정렬되는
    반도체 메모리 셀 어레이 구조물 형성 방법.
  4. 반도체 메모리 셀 어레이 구조물을 형성하는 방법에 있어서,
    상부 실리콘 기판 상의 트렌치 상부 산화물의 상부 표면에 대해 평탄화된 증착된 게이트 도전체 층을 갖는 수직 MOSFET DRAM 셀을 제공하는 단계와,
    상기 실리콘 기판의 상기 상부 표면 아래의 상기 게이트 도전체 층 내에 리세스를 형성하는 단계와,
    어레이 P 웰 내에 도핑 포켓을 형성하기 위해 리세스를 통해 N 형 도펀트 종을 경사지게 주입하는 단계와,
    상기 리세스의 측벽 상에 스페이서를 형성하기 위해 산화물 층을 상기 리세스 내에 증착하고 상기 산화물 층을 에칭하는 단계와,
    게이트 도전체 재료를 상기 리세스 내에 증착하고 상기 도전체를 상기 트렌치 상부 산화물의 상기 표면에 대해 평탄화하는 단계
    를 포함하는 반도체 메모리 셀 어레이 구조물 형성 방법.
  5. 반도체 메모리 셀 어레이 구조물을 형성하는 방법에 있어서,
    상부 실리콘 기판 상의 트렌치 상부 산화물의 상부 표면에 대해 평탄화된 증착된 게이트 도전체 층을 갖는 수직 MOSFET DRAM 셀을 제공하는 단계와,
    상기 실리콘 기판의 상기 상부 표면 아래의 상기 게이트 도전체 층 내에 리세스를 형성하는 단계와,
    상기 리세스의 측벽 상에 스페이서를 형성하기 위해 N 도핑 글래스 층(N-doped glass layer)을 상기 리세스 내에 증착하고 상기 글래스 층을 에칭하는 단계와,
    게이트 도전체 재료를 상기 리세스 내에 증착하고 상기 게이트 도전체를 상기 트렌치 상부 산화물의 상기 상부 표면에 대해 평탄화하는 단계
    를 포함하는 반도체 메모리 셀 어레이 구조물 형성 방법.
  6. 제 5 항에 있어서,
    상기 N 도핑 글래스 층은 비소-실리케이트 글래스 재료(an arsenic-silicate glass material)인
    반도체 메모리 셀 어레이 구조물 형성 방법.
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