CN115346986B - 动态随机存取存储器及其形成方法 - Google Patents
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Abstract
一种动态随机存取存储器及其形成方法，其中器件包括：衬底，衬底具有第一面和第二面，衬底包括若干有源区，各有源区均包括沟道区和字线区；位于字线区内的字线栅结构；位于每个所述字线区内的第一隔离结构；位于每个所述沟道区内的第二隔离结构；位于沟道区内的第一源漏掺杂区；位于第一面上的电容结构，电容结构通过电容接触与第一源漏掺杂区连接；位于沟道区内的第二源漏掺杂区；位于第二面上的位线层。通过电容接触能够有效降低电容结构与第一源漏掺杂区之间的接触电阻。通过将电容结构和位线层排布在衬底的第一面和第二面上，能够有效降低电路布线以及制造工艺的难度，能够有效减小单个存储结构占用的面积，能够提升存储器的存储密度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种动态随机存取存储器及其形成方法。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字线与位线彼此电连接。
然而，现有的动态随机存取存储器仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种动态随机存取存储器及其形成方法，能够有效降低工艺难度，以及提升存储器的存储密度。
为解决上述问题，本发明提供一种动态随机存取存储器，包括：衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第一方向间隔排列；位于每个所述字线区内的字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第二方向贯穿所述有源区；位于每个所述字线栅沟槽内且相互分立的两个字线栅结构，两个所述字线栅结构之间具有第一隔离开口；位于每个所述字线区内的第一隔离结构，所述第一隔离结构还位于两个所述字线栅结构之间的第一隔离开口内；位于每个所述沟道区内的第二隔离结构；位于每个所述沟道区内的第一源漏掺杂区，所述第一面暴露出所述第一源漏掺杂区；位于所述第一面上的若干电容接触，每个所述电容接触与一个所述第一源漏掺杂区电连接，所述电容接触包括半导体层、位于所述半导体层上的金属硅化物层、以及位于所述金属硅化物层上的金属层，所述半导体层内具有掺杂离子；位于每个所述电容接触上的电容结构；位于每个所述沟道区内的第二源漏掺杂区，所述第二面暴露出所述第二源漏掺杂区；位于所述第二面上的若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干所述第二源漏掺杂区电连接。
可选的，所述半导体层的材料包括：硅；所述金属层的材料包括：钨；所述金属硅化物层的材料包括：硅化钨、硅化钴或硅化镍。
可选的，位于所述字线栅沟槽两侧的所述第一源漏掺杂区之间具有第一间距尺寸；位于所述第二隔离结构两侧的所述第一源漏掺杂区之间具有第二间距尺寸，所述第一间距尺寸大于所述第二间距尺寸。
可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线重合。
可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线不重合。
可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第一方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第二方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第二方向；所述第二电容组中的若干所述电容结构沿所述第二方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第二方向，且所述第一中轴线与所述第二中轴线不重合。
可选的，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第二面之间的间距。
可选的，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
可选的，所述第二隔离开口的深度大于或等于所述第二源漏掺杂区与所第一面之间的间距。
相应的，本发明技术方案中还提供一种动态随机存取存储器的形成方法，包括：提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第一方向间隔排列；在每个所述字线区内形成字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第二方向贯穿所述有源区；在每个所述字线栅沟槽内形成两个相互分立的字线栅结构，两个所述字线栅结构之间具有第一隔离开口；自所述第一面向所述第二面的方向刻蚀部分所述沟道区，在所述衬底内形成若干平行于所述第二方向的第二隔离开口；在所述第一隔离开口内形成第一隔离结构；在所述第二隔离开口内形成第二隔离结构；在每个所述沟道区内形成第一源漏掺杂区，所述第一面暴露出所述第一源漏掺杂区；在所述第一面上形成若干电容接触，每个所述电容接触与一个所述第一源漏掺杂区电连接，所述电容接触包括半导体层、位于所述半导体层上的金属硅化物层、以及位于所述金属硅化物层上的金属层，所述半导体层内具有掺杂离子；在每个所述电容接触上形成电容结构；自所述第二面向所述第一面的方向对所述衬底进行减薄处理；在每个所述沟道区内形成第二源漏掺杂区，所述第二面暴露出所述第二源漏掺杂区；在所述第二面上形成若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干所述第二源漏掺杂区电连接。
可选的，所述电容接触的形成方法包括：在所述第一源漏掺杂区上形成半导体层；在所述半导体层上形成牺牲金属层；采用退火处理，使得所述牺牲金属层与部分所述半导体层形成所述金属硅化物层；在所述金属硅化物层上形成所述金属层。
可选的，所述电容接触的形成方法包括：在所述第一源漏掺杂区上形成半导体层；在所述半导体层上形成所述金属层；采用退火处理，使得相接触的部分所述半导体层和部分所述金属层形成所述金属硅化物层。
可选的，所述半导体层的材料包括：硅；所述金属层的材料包括：钨；所述金属硅化物层的材料包括：硅化钨、硅化钴或硅化镍。
可选的，位于所述字线栅沟槽两侧的所述第一源漏掺杂区之间具有第一间距尺寸；位于所述第二隔离结构两侧的所述第一源漏掺杂区之间具有第二间距尺寸，所述第一间距尺寸大于所述第二间距尺寸。
可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线重合。
可选的，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线不重合。
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可选的，所述第一隔离开口和所述第二隔离开口同时形成或不同时形成。
可选的，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第二面之间的间距。
可选的，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
可选的，所述第二隔离开口的深度大于或等于所述第二源漏掺杂区与所第一面之间的间距。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的动态随机存取存储器中，所述电容结构和所述位线层分别排布在所述第一面和所述第二面上，能够增大所述电容结构和所述位线层在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。
从曝光工艺的角度来说，由于所述电容结构呈孔状结构，所述位线层呈线状结构，孔状结构曝光的难度较大，线状结构的曝光难度相对容易一些，且从所述第二面进行工艺的时候曝光要求更高。因此，将曝光难度较大的所述电容结构排布在所述第一面，将曝光难度较小的所述位线层排布在所述第二面上，能够有效减小曝光工艺的难度。
从信号引出的角度来说，所述电容结构的上电极板和所述位线层需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构的引出较为容易。所述位线层的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第二面完成，因此，将引线难度较小的所述电容结构排布在所述第一面，将引线难度较大的所述位线层排布在所述第二面，能够有效减低信号引出时的工艺难度。
另外，每个所述电容结构均通过电容接触与所述第一源漏掺杂区电连接，所述电容接触通过重掺杂的所述半导体层、金属硅化物层和金属层，使得所述电容结构与所述第一源漏掺杂区之间的接触渐变过渡，避免了所述电容结构直接与低掺杂的所述第一源漏掺杂区所产生的肖特基接触，进而有效降低所述电容结构与所述第一源漏掺杂区之间的接触电阻。而且通过所述电容接触能够在保证所述电容结构在与所述第一源漏掺杂区电连接的前提下，增大所述电容结构的移动范围，进而降低所述电容结构在对准时的工艺要求，有效提升所述电容结构排布的灵活性。
本发明的技术方案动态随机存取存储器的形成方法中，通过将所述电容结构和所述位线层分别排布在所述第一面和所述第二面上，能够增大所述电容结构和所述位线层在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。另外，在形成所述电容结构和所述位线层的过程中，可以从所述第一面和所述第二面分别进行，能够有效提升制程效率。
从曝光工艺的角度来说，由于所述电容结构呈孔状结构，所述位线层呈线状结构，孔状结构曝光的难度较大，线状结构的曝光难度相对容易一些，且从所述第二面进行工艺的时候曝光要求更高。因此，将曝光难度较大的所述电容结构排布在所述第一面，将曝光难度较小的所述位线层排布在所述第二面上，能够有效减小曝光工艺的难度。
从信号引出的角度来说，所述电容结构的上电极板和所述位线层需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构的引出较为容易。所述位线层的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第二面完成，因此，将引线难度较小的所述电容结构排布在所述第一面，将引线难度较大的所述位线层排布在所述第二面，能够有效减低信号引出时的工艺难度。
另外，每个所述电容结构均通过电容接触与所述第一源漏掺杂区电连接，所述电容接触通过重掺杂的所述半导体层、金属硅化物层和金属层，使得所述电容结构与所述第一源漏掺杂区之间的接触渐变过渡，避免了所述电容结构直接与低掺杂的所述第一源漏掺杂区所产生的肖特基接触，进而有效降低所述电容结构与所述第一源漏掺杂区之间的接触电阻。而且通过所述电容接触能够在保证所述电容结构在与所述第一源漏掺杂区电连接的前提下，增大所述电容结构的移动范围，进而降低所述电容结构在对准时的工艺要求，有效提升所述电容结构排布的灵活性。
附图说明
图1至图16是本发明实施例一种动态随机存取存储器的形成方法各步骤结构示意图；
图17是本发明另一实施例动态随机存取存储器中电容结构的排布示意图；
图18是本发明又一实施例动态随机存取存储器中电容结构的排布示意图。
具体实施方式
正如背景技术所述，现有的动态随机存取存储器仍存在诸多问题。以下将进行具体说明。
现有的动态随机存取存储器中，由于晶体管的沟道区为U型，晶体管的源极和漏极在栅极的水平两侧，因此导致位线和电容也在晶体管的同侧。为了使电容和字线分别与晶体管之间连接，形成的电容和位线之间、以及电容和与位线连接的导电结构之间都需要互相避开，从而导致存储器的存储阵列区中电路布线复杂、制造工艺难度较大。
在此基础上，本发明提供一种动态随机存取存储器及其形成方法，通过将所述电容结构和所述位线层分别排布在所述第一面和所述第二面上，能够增大所述电容结构和所述位线层在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。另外，在形成所述电容结构和所述位线层的过程中，可以从所述第一面和所述第二面分别进行，能够有效提升制程效率。通过电容接触能够有效降低电容结构与第一源漏掺杂区之间的接触电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图1至图16是本发明实施例一种动态随机存取存储器的形成方法各步骤结构示意图。
请参考图1至图3，图2是图1中沿A-A线截面示意图，图3是图1中沿B-B线截面示意图，提供衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100包括若干相互分立且平行于第一方向X的有源区103，且若干所述有源区103沿第二方向Y排列，所述第一方向X与所述第二方向Y垂直，每个所述有源区103均包括若干字线区104和若干沟道区105，且每个所述有源区103中的若干所述字线区104和若干所述沟道区105沿所述第一方向X间隔排列。
在本实施例中，所述衬底100的材料为硅；在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述沟道区105和所述字线区104用于在后续形成晶体管器件。
请参考图4，图4和图2的视图方向一致，在相邻的所述有源区103之间形成隔离层106。
在本实施例中，所述隔离层106的形成方法包括：在相邻的所述有源区103之间以及所述第一面101上形成初始隔离层(未图示)；对所述初始隔离层进行平坦化处理，直至暴露出所述第一面101为止，形成所述隔离层106。
在本实施例中，所述隔离层106的材料采用氧化硅。
请参考图5，图5和图3的视图方向一致，在每个所述字线区104内形成字线栅沟槽107，所述字线栅沟槽107自所述第一面101向所述第二面102延伸，且所述字线栅沟槽107沿所述第二方向Y贯穿所述有源区103。
在本实施例中，所述字线栅沟槽107为后续在所述字线栅沟槽107内形成字线栅结构提供空间。
在本实施例中，所述字线栅沟槽107的形成方法包括：在所述第一面101上形成第一图形化层(未图示)，所述第一图形化层暴露出所述字线区104；以所述第一图形化层为掩膜，采用刻蚀工艺自所述第一面101向所述第二面102的方向进行刻蚀，形成所述字线栅沟槽107。
在本实施例中，所述字线栅沟槽107的深度小于所述隔离层106的深度。在其他实施例中，所述字线栅沟槽的深度还可以等于所述隔离层的深度。
在本实施例中，在形成所述字线栅沟槽107的过程中，需要同时刻蚀所述隔离层106和所述字线区104。由于所述隔离层106和所述字线区104的材料不同，因此，在刻蚀的过程中，所述隔离层106和所述字线区104的刻蚀速率存在差异，容易导致最终形成的所述字线栅沟槽107的底部出现凹凸不平的问题，进而容易影响后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
在本实施例中，请继续参考图5，在所述字线栅沟槽107底部形成平坦层121。
在本实施例中，在所述字线栅沟槽107底部形成平坦层121的方法包括：采用旋涂工艺在所述字线栅沟槽107底部形成平坦材料层(未图示)，所述平坦材料层为流体；对所述平坦材料层进行固化处理，形成所述平坦层121。
在本实施例中，所述平坦层121的材料包括绝缘介质材料；所述绝缘介质材料采用氧化硅。
通过在所述字线栅沟槽107底部形成平坦层121，能够有效提高后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
在其他实施例中，当所述字线栅沟槽底部的平坦度较高时，还可以不形成所述平坦层。
在本实施例中，在形成所述字线栅沟槽107之后，在每个所述字线栅沟槽107内形成两个相互分立的字线栅结构，两个所述字线栅结构之间具有第一隔离开口。具体形成过程请参考图6至图8。
请参考图6和图7，图7是图6中沿C-C线截面示意图，在每个所述字线栅沟槽107内形成初始字线栅结构108。
在本实施例中，所述初始字线栅结构108包括：位于字线栅沟槽107侧壁和底部表面的初始字线栅介质层、以及位于所述初始字线栅介质层上的初始字线栅层(未标示)。
请继续参考图7，在本实施例中，所述初始字线栅结构108未填充满所述字线栅沟槽107，在形成所述初始字线栅结构108之后，还包括：在所述第一面101上形成介质层109，所述介质层109填充满所述字线栅沟槽107，且所述介质层109暴露出所述沟道区105的表面。
请参考图8，图8和图7的视图方向一致，自所述第一面101向所述第二面102的方向刻蚀部分所述初始字线栅结构108，在所述衬底100内形成若干平行于所述第二方向Y的第一隔离开口110，所述第一隔离开口110自所述第一面101向所述第二面102的方向贯穿所述初始字线栅结构108，以及使得所述初始字线栅结构108形成相互分立的两个字线栅结构111；自所述第一面101向所述第二面102的方向刻蚀部分所述沟道区105，在所述衬底100内形成若干平行于所述第二方向Y的第二隔离开口112。
在本实施例中，所述字线栅结构111的形成方法是先形成所述初始字线栅结构108，再通过形成所述第一隔离开口110将所述初始字线栅结构108分割为相互分立的两个所述字线栅结构111。由于单个的所述字线栅结构111的图形尺寸较小，相邻的所述字线栅结构111之间的间距也较小，对应的曝光工艺难度较大。通过先形成图形尺寸较大、以及相邻间距也较大的初始字线栅结构108，能够有效降低曝光工艺的难度。
在本实施例中，所述第一隔离开口110和所述第二隔离开口112同时形成。采用一次曝光工艺同时形成所述第一隔离开口110和所述第二隔离开口112能够有效提升制程效率。
在本实施例中，所述第一隔离开口110和所述第二隔离开口112的形成方法包括：在所述第一面101上形成第二图形化层(未图示)，所述第二图形化层暴露出所述介质层109的部分顶部表面以及所述沟道区105的部分顶部表面；以所述第二图形化层为掩膜，采用刻蚀工艺自所述第一面101向所述第二面102的方向进行刻蚀，形成所述第一隔离开口110和所述第二隔离开口112。
在其他实施例中，所述第一隔离开口和所述第二隔离开口还可以不同时形成。将所述第一隔离开口和所述第二隔离开口采用两次曝光工艺形成，能够减少单次曝光工艺时的图形密度，进而降低单次曝光工艺的难度。
在本实施例中，所述第二隔离开口112的深度大于或等于后续形成的第二源漏掺杂区与所述第一面101之间的间距。
在本实施例中，所述字线栅结构111包括：位于字线栅沟槽107侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
在本实施例中，所述字线栅层采用复合结构，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层(未标示)，所述第一栅极层和所述第二栅极层的材料不同。
在本实施例中，所述第一栅极层的材料采用多晶硅，所述第二栅极层的材料采用金属；在其他实施例中，所述第一栅极层的材料还可以采用金属，对应的所述第二栅极层的材料采用多晶硅。
在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料可以采用多晶硅或金属。
在本实施例中，所述字线栅结构111位于所述平坦层121上。
请参考图9，在所述第一隔离开口110内形成第一隔离结构113；在所述第二隔离开口112内形成第二隔离结构114。
在本实施例中，所述第一隔离结构113和所述第二隔离结构114同时形成；在其他实施例中，所述第一隔离结构和所述第二隔离结构还可以不同时形成。
在本实施例中，所述第一隔离结构113和所述第二隔离结构114的形成方法包括：在所述第一隔离开口110内、所述第二隔离开口112内以及所述第一面101上形成隔离材料层(未图示)；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面101为止，形成所述第一隔离结构113和所述第二隔离结构114。
在本实施例中，所述第一隔离结构113的作用在于使得形成的所述字线栅结构111仅有一侧与所述沟道区105连接，进而使得形成的晶体管为单边沟道结构。单边沟道结构的动态随机存取存储器在工作时不容易发生漏电流问题。
在本实施例中，所述第一隔离结构113和所述第二隔离结构114的材料采用氧化硅。
在本实施例中，所述第一隔离结构113与所述第二面102之间的间距小于所述字线栅结构111与所述第二面102之间的间距。通过所述第一隔离结构113能够将所述字线栅沟槽107内两个所述字线栅结构111完全隔开，有效防止两个所述字线栅结构111发生短接。
在其他实施例中，所述第一隔离结构与所述第二面之间的间距还可以等于所述字线栅结构与所述第二面之间的间距。
请参考图10，在每个所述沟道区105内形成第一源漏掺杂区115，所述第一面101暴露出所述第一源漏掺杂区115。
在本实施例中，在每个所述沟道区105内形成第一源漏掺杂区115，所述第一面101暴露出所述第一源漏掺杂区115的方法包括：采用离子注入工艺，自所述第一面101向所述第二面102进行第一离子的注入处理，在每个所述沟道区105内形成所述第一源漏掺杂区115。
在本实施例中，所述第一离子采用N型离子；在其他实施例中，所述第一离子还可以采用P型离子。
在本实施例中，位于所述字线栅沟槽107两侧的所述第一源漏掺杂区115之间具有第一间距尺寸d1；位于所述第二隔离结构114两侧的所述第一源漏掺杂区115之间具有第二间距尺寸d2，所述第一间距尺寸d1大于所述第二间距尺寸d2。
请参考图11，在所述第一面101上形成若干电容接触117，每个所述电容接触117与一个所述第一源漏掺杂区115电连接，所述电容接触117包括半导体层1171、位于所述半导体层1171上的金属硅化物层1172、以及位于所述金属硅化物层1172上的金属层1173，所述半导体层1171内具有掺杂离子。
在本实施例中，所述电容接触117的形成方法包括：在所述第一源漏掺杂区115上形成半导体层1171；在所述半导体层1171上形成牺牲金属层(未图示)；采用退火处理，使得所述牺牲金属层与部分所述半导体层1171形成所述金属硅化物层1172；在所述金属硅化物层1172上形成所述金属层1173。
在本实施例中，所述半导体层1171的材料采用硅；所述金属硅化物层1172的材料采用硅化镍；所述金属层1173的材料采用钨。
在其他实施例中，所述金属硅化物层的材料还可以采用硅化钴。
在其他实施例中，所述电容接触的形成方法还可以包括：在所述第一源漏掺杂区上形成半导体层；在所述半导体层上形成所述金属层；采用退火处理，使得相接触的部分所述半导体层和部分所述金属层形成所述金属硅化物层。
在本实施例中，后续会在每个所述电容接触117上形成电容结构，所述电容接触117通过重掺杂的所述半导体层1171、金属硅化物层1172和金属层1173，使得所述电容结构与所述第一源漏掺杂区115之间的接触渐变过渡，避免了所述电容结构直接与低掺杂的所述第一源漏掺杂区115所产生的肖特基接触，进而有效降低所述电容结构与所述第一源漏掺杂区115之间的接触电阻。而且通过所述电容接触117能够在保证所述电容结构在与所述第一源漏掺杂区115电连接的前提下，增大所述电容结构的移动范围，进而降低所述电容结构在对准时的工艺要求，有效提升所述电容结构排布的灵活性。
请参考图12和图13，图12是电容结构在衬底上的排布俯视图，图13是图12中沿D-D线截面示意图，在每个所述电容接触117上形成电容结构116。
在本实施例中，所述电容结构116包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层(未标示)。
请继续参考图12，在本实施例中，若干所述电容结构116包括若干第一电容组116a和若干第二电容组116b，所述第一电容组116a和所述第二电容组116b沿所述第二方向Y间隔排列；所述第一电容组116a中的若干所述电容结构116沿所述第一方向X排列，所述第一电容组116a具有第一中轴线S1，所述第一中轴线S1平行于所述第一方向X；所述第二电容组116b中的若干所述电容结构116沿所述第一方向X排列，所述第二电容组116b具有第二中轴线S2，所述第二中轴线S2平行于所述第一方向X，且所述第一中轴线S1与所述第二中轴线S2重合。
请参考图14，图14和图13的视图方向一致，自所述第二面102向所述第一面101的方向对所述衬底100进行减薄处理。
自所述第二面102向所述第一面101的方向对所述衬底100进行减薄处理的工艺包括物理机械研磨工艺、化学机械研磨工艺或是湿法刻蚀工艺。在本实施例中，自所述第二面102向所述第一面101的方向对所述衬底100进行减薄处理的工艺采用化学机械研磨工艺。
所述减薄处理直至暴露出所述隔离层106的表面为止。
在本实施例中，所述第一隔离结构113和所述第二隔离结构114的深度等于所述隔离层106的深度。因此，在所述减薄处理之后，所述第二面还暴露出所述第一隔离结构113和所述第二隔离结构114的表面。
在其他实施例中，所述第一隔离结构和所述第二隔离结构的深度还可以小于所述隔离层的深度，在所述减薄处理之后，所述第二面不暴露出所述第一隔离结构和所述第二隔离结构的表面。
请参考图15，在每个所述沟道区105内形成第二源漏掺杂区118，所述第二面102暴露出所述第二源漏掺杂区118。
在本实施例中，在每个所述沟道区105内形成第二源漏掺杂区118，所述第二面102暴露出所述第二源漏掺杂区118的方法包括：采用离子注入工艺，自所述第二面102向所述第一面101进行第二离子的注入处理，在每个所述沟道区105内形成所述第二源漏掺杂区118。
所述第二离子与所述第一离子的电学类型相同。
在本实施例中，所述第二离子采用N型离子；在其他实施例中，当所述第一离子采用P型离子时，所述第二离子还可以采用P型离子。
在本实施例中，所述第二源漏掺杂区118的深度大于所述字线栅结构111与所述第二面102之间的间距；在其他实施例中，所述第二源漏掺杂区的深度还可以等于所述字线栅结构与所述第二面之间的间距。
自此，所述衬底100内形成了若干晶体管。
请参考图16，在所述第二面102上形成若干平行于所述第一方向X的位线层119，每个所述位线层119与一个所述有源区103中的若干所述第二源漏掺杂区118电连接。
在本实施例中，通过将所述电容结构116和所述位线层119分别排布在所述第一面101和第二面102上，能够增大所述电容结构116和所述位线层119在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。另外，在形成所述电容结构116和所述位线层119的过程中，可以从所述第一面101和第二面102分别进行，能够有效提升制程效率。
从曝光工艺的角度来说，由于所述电容结构116呈孔状结构，所述位线层119呈线状结构，孔状结构曝光的难度较大，线状结构的曝光难度相对容易一些，且从所述第二面102进行工艺的时候曝光要求更高。因此，将曝光难度较大的所述电容结构116排布在所述第一面101，将曝光难度较小的所述位线层119排布在所述第二面102上，能够有效减小曝光工艺的难度。
从信号引出的角度来说，所述电容结构116的上电极板和所述位线层119需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构116的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构116的引出较为容易。所述位线层119的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第二面102完成，因此，将引线难度较小的所述电容结构116排布在所述第一面101，将引线难度较大的所述位线层119排布在所述第二面102，能够有效减低信号引出时的工艺难度。
在本实施例中，以一个所述电容结构116和一个所述晶体管为一个单元排成二维矩阵。基本的操作机制分为读(Read)和写(Write)，读的时候先让所述位线层119先充电到操作电压的一半，然后再把所述晶体管打开，让所述位线层119和所述电容结构116产生电荷共享的现象。若内部存储的值为1，则所述位线层119的电压会被电荷共享抬高到高于操作电压的一半；反之，若内部存储的值为0，则会把所述位线层119的电压拉低到低于操作电压的一半，得到了所述位线层119的电压后，再经过放大器来判别出内部的值为0或1。写的时候会把所述晶体管打开，若要写1时则把所述位线层119的电压抬高到操作电压使所述电容结构116上存储操作电压；若要写0时则把所述位线层119降低到0伏特使所述电容结构116内部没有电荷。
在本实施例中，在形成若干所述位线层119之前，还包括：形成若干导电插塞120，若干所述导电插塞120分别将每个所述位线层119与对应的一个所述有源区103内的若干所述第二源漏掺杂区118电连接；在其他实施例中，还可以不形成所述导电插塞。
所述位线层119的材料包括金属，所述金属包括钨、铝、铜等。在本实施例中，所述位线层119的材料采用钨。
在本实施例中，所述位线层119的形成方法包括：在所述第二面102上形成位线材料层(未图示)；在所述位线材料层上形成第三图形化层(未图示)，所述第三图形化层暴露出部分所述位线材料层；以所述第三图形化层为掩膜自所述第二面102向所述第一面101刻蚀所述位线材料层，形成若干所述位线层119。
形成所述位线材料层的工艺包括：金属电镀工艺、选择性金属生长工艺或沉积工艺；所述沉积工艺包括是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述位线材料层的形成工艺采用原子层沉积工艺。
图17是本发明另一实施例动态随机存取存储器中电容结构的排布示意图。
本实施例是在上述实施例中动态随机存取存储器的基础(图11)上继续对动态随机存取存储器进行说明，本实施例和上述实施例的不同点在于：所述电容结构的排布不同。以下将结合附图进行具体说明。
请参考图17，若干所述电容结构116包括若干第一电容组116a和若干第二电容组116b，所述第一电容组116a和所述第二电容组116b沿所述第二方向Y间隔排列；所述第一电容组116a中的若干所述电容结构116沿所述第一方向X排列，所述第一电容组116a具有第一中轴线S1，所述第一中轴线S1平行于所述第一方向X；所述第二电容组116b中的若干所述电容结构116沿所述第一方向X排列，所述第二电容组116b具有第二中轴线S2，所述第二中轴线S2平行于所述第一方向X，且所述第一中轴线S1与所述第二中轴线S2不重合。
图18是本发明又一实施例动态随机存取存储器中电容结构的排布示意图。
本实施例是在上述实施例中动态随机存取存储器的基础(图11)上继续对动态随机存取存储器进行说明，本实施例和上述实施例的不同点在于：所述电容结构的排布不同。以下将结合附图进行具体说明。
请参考图18，若干所述电容结构116包括若干第一电容组116a和若干第二电容组116b，所述第一电容组116a和所述第二电容组116b沿所述第一方向X间隔排列；所述第一电容组116a中的若干所述电容结构116沿所述第二方向Y排列，所述第一电容组116a具有第一中轴线S1，所述第一中轴线S1平行于所述第二方向Y；所述第二电容组116b中的若干所述电容结构116沿所述第二方向Y排列，所述第二电容组116b具有第二中轴线S2，所述第二中轴线S2平行于所述第二方向Y，且所述第一中轴线S1与所述第二中轴线S2不重合。
相应的，本发明实施例中还提供了一种动态随机存取存储器，请继续参考图16，包括：衬底100，所述衬底100具有相对的第一面101和第二面102，所述衬底100包括若干相互分立且平行于第一方向X的有源区103，且若干所述有源区103沿第二方向Y排列，所述第一方向X与所述第二方向Y垂直，每个所述有源区103均包括若干字线区104和若干沟道区105，且每个所述有源区103中的若干所述字线区104和若干所述沟道区105沿所述第一方向X间隔排列；位于每个所述字线区104内的字线栅沟槽107，所述字线栅沟槽107自所述第一面101向所述第二面102延伸，且所述字线栅沟槽107沿所述第二方向Y贯穿所述有源区103；位于每个所述字线栅沟槽107内两个相互分立的字线栅结构111，两个所述字线栅结构111之间具有第一隔离开口110；位于每个所述字线区104内的第一隔离结构113，所述第一隔离结构113还位于两个所述字线栅结构111之间的第一隔离开口110内；位于每个所述沟道区105内的第二隔离结构114；位于每个所述沟道区105内的第一源漏掺杂区115，所述第一面101暴露出所述第一源漏掺杂区115；位于所述第一面101上的若干电容接触117，每个所述电容接触117与一个所述第一源漏掺杂区115电连接，所述电容接触117包括半导体层1171、位于所述半导体层1171上的金属硅化物层1172、以及位于所述金属硅化物层1172上的金属层1173，所述半导体层1171内具有掺杂离子；位于每个所述电容接触117上的电容结构116；位于每个所述沟道区105内的第二源漏掺杂区118，所述第二面102暴露出所述第二源漏掺杂区118；位于所述第二面102上的若干平行于所述第一方向X的位线层119，每个所述位线层119与一个所述有源区103中的若干所述第二源漏掺杂区118电连接。
在本实施例中，所述电容结构116和所述位线层119分别排布在所述第一面101和第二面102上，能够增大所述电容结构116和所述位线层119在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。
从曝光工艺的角度来说，由于所述电容结构116呈孔状结构，所述位线层119呈线状结构，孔状结构曝光的难度较大，线状结构的曝光难度相对容易一些，且从所述第二面102进行工艺的时候曝光要求更高。因此，将曝光难度较大的所述电容结构116排布在所述第一面101，将曝光难度较小的所述位线层119排布在所述第二面102上，能够有效减小曝光工艺的难度。
从信号引出的角度来说，所述电容结构116的上电极板和所述位线层119需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构116的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构116的引出较为容易。所述位线层119的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第二面102完成，因此，将引线难度较小的所述电容结构116排布在所述第一面101，将引线难度较大的所述位线层119排布在所述第二面102，能够有效减低信号引出时的工艺难度。
另外，每个所述电容结构116均通过电容接触117与所述第一源漏掺杂区115电连接，所述电容接触117通过重掺杂的所述半导体层1171、金属硅化物层1172和金属层1173，使得所述电容结构116与所述第一源漏掺杂区115之间的接触渐变过渡，避免了所述电容结构116直接与低掺杂的所述第一源漏掺杂区115所产生的肖特基接触，进而有效降低所述电容结构116与所述第一源漏掺杂区115之间的接触电阻。而且通过所述电容接触117能够在保证所述电容结构116在与所述第一源漏掺杂区115电连接的前提下，增大所述电容结构116的移动范围，进而降低所述电容结构116在对准时的工艺要求，有效提升所述电容结构116排布的灵活性。
在本实施例中，所述半导体层1171的材料采用硅；所述金属硅化物1172的材料采用硅化镍；所述金属层1173的材料采用钨。
在其他实施例中，所述金属硅化物的材料还可以采用硅化钴。
在本实施例中，位于所述字线栅沟槽107两侧的所述第一源漏掺杂区115之间具有第一间距尺寸d1；位于所述第二隔离结构114两侧的所述第一源漏掺杂区115之间具有第二间距尺寸d2，所述第一间距尺寸d1大于所述第二间距尺寸d2。
请继续参考图12，在一个本实施例中，若干所述电容结构116包括若干第一电容组116a和若干第二电容组116b，所述第一电容组116a和所述第二电容组116b沿所述第二方向Y间隔排列；所述第一电容组116a中的若干所述电容结构116沿所述第一方向X排列，所述第一电容组116a具有第一中轴线S1，所述第一中轴线S1平行于所述第一方向X；所述第二电容组116b中的若干所述电容结构116沿所述第一方向X排列，所述第二电容组116b具有第二中轴线S2，所述第二中轴线S2平行于所述第一方向X，且所述第一中轴线S1与所述第二中轴线S2重合。
请继续参考图17，在另一个本实施例中，若干所述电容结构116包括若干第一电容组116a和若干第二电容组116b，所述第一电容组116a和所述第二电容组116b沿所述第二方向Y间隔排列；所述第一电容组116a中的若干所述电容结构116沿所述第一方向X排列，所述第一电容组116a具有第一中轴线S1，所述第一中轴线S1平行于所述第一方向X；所述第二电容组116b中的若干所述电容结构116沿所述第一方向X排列，所述第二电容组116b具有第二中轴线S2，所述第二中轴线S2平行于所述第一方向X，且所述第一中轴线S1与所述第二中轴线S2不重合。
请继续参考图18，在又一个实施例中，若干所述电容结构116包括若干第一电容组116a和若干第二电容组116b，所述第一电容组116a和所述第二电容组116b沿所述第一方向X间隔排列；所述第一电容组116a中的若干所述电容结构116沿所述第二方向Y排列，所述第一电容组116a具有第一中轴线S1，所述第一中轴线S1平行于所述第二方向Y；所述第二电容组116b中的若干所述电容结构116沿所述第二方向Y排列，所述第二电容组116b具有第二中轴线S2，所述第二中轴线S2平行于所述第二方向Y，且所述第一中轴线S1与所述第二中轴线S2不重合。
在本实施例中，还包括：位于相邻的所述有源区103之间的隔离层106，所述隔离层106自所述第一面101向所述第二面102的方向贯穿所述衬底100。
在本实施例中，还包括：位于所述字线栅沟槽107底部的平坦层121，所述字线栅结构111位于所述平坦层121上。
通过位于所述字线栅沟槽107底部的平坦层121，能够有效提高后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
在其他实施例中，还可以不形成所述平坦层。
在本实施例中，所述平坦层121的材料包括绝缘介质材料；所述绝缘介质材料采用氧化硅。
在本实施例中，所述第二源漏掺杂区118的深度大于所述字线栅结构111与所述第二面102之间的间距；在其他实施例中，所述第二源漏掺杂区的深度还可以等于所述字线栅结构与所述第二面之间的间距。
在本实施例中，所述字线栅结构111包括：位于字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
在本实施例中，所述字线栅层采用复合结构，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层(未标示)，所述第一栅极层和所述第二栅极层的材料不同。
在本实施例中，所述第一栅极层的材料采用多晶硅，所述第二栅极层的材料采用金属；在其他实施例中，所述第一栅极层的材料还可以采用金属，对应的所述第二栅极层的材料采用多晶硅。
在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料可以采用多晶硅或金属。
在本实施例中，所述第一隔离结构113与所述第二面102之间的间距小于所述字线栅结构111与所述第二面102之间的间距。通过所述第一隔离结构113能够将所述字线栅沟槽107内两个所述字线栅结构111完全隔开，有效防止两个所述字线栅结构111发生短接。
在其他实施例中，所述第一隔离结构与所述第二面之间的间距还可以等于所述字线栅结构与所述第二面之间的间距。
在本实施例中，还包括：位于每个所述第一源漏掺杂区115上的第一导电插塞117，每个所述电容结构116与一个所述第一导电插塞117电连接；在其他实施例中，还可以不形成所述第一导电插塞。
在本实施例中，还包括：若干导电插塞120，若干所述导电插塞120分别将每个所述位线层119与对应的一个所述有源区103内的若干所述第二源漏掺杂区118电连接；在其他实施例中，还可以不形成所述导电插塞。
在本实施例中，所述电容结构116包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层(未标示)。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (21)
1.一种动态随机存取存储器，其特征在于，包括：
衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第一方向间隔排列；
位于每个所述字线区内的字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第二方向贯穿所述有源区；
位于每个所述字线栅沟槽内且相互分立的两个字线栅结构，两个所述字线栅结构之间具有第一隔离开口；
位于每个所述字线区内的第一隔离结构，所述第一隔离结构还位于两个所述字线栅结构之间的第一隔离开口内；
位于每个所述沟道区内的第二隔离结构；
位于每个所述沟道区内的第一源漏掺杂区，所述第一面暴露出所述第一源漏掺杂区；
位于所述第一面上的若干电容接触，每个所述电容接触与一个所述第一源漏掺杂区电连接，所述电容接触包括半导体层、位于所述半导体层上的金属硅化物层、以及位于所述金属硅化物层上的金属层，所述半导体层内具有掺杂离子；
位于每个所述电容接触上的电容结构；
位于每个所述沟道区内的第二源漏掺杂区，所述第二面暴露出所述第二源漏掺杂区；
位于所述第二面上的若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干所述第二源漏掺杂区电连接。
2.如权利要求1所述动态随机存取存储器，其特征在于，所述半导体层的材料包括：硅；所述金属层的材料包括：钨；所述金属硅化物层的材料包括：硅化钨、硅化钴或硅化镍。
3.如权利要求1所述动态随机存取存储器，其特征在于，位于所述字线栅沟槽两侧的所述第一源漏掺杂区之间具有第一间距尺寸；位于所述第二隔离结构两侧的所述第一源漏掺杂区之间具有第二间距尺寸，所述第一间距尺寸大于所述第二间距尺寸。
4.如权利要求1所述动态随机存取存储器，其特征在于，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线重合。
5.如权利要求1所述动态随机存取存储器，其特征在于，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线不重合。
6.如权利要求1所述动态随机存取存储器，其特征在于，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第一方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第二方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第二方向；所述第二电容组中的若干所述电容结构沿所述第二方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第二方向，且所述第一中轴线与所述第二中轴线不重合。
7.如权利要求1所述动态随机存取存储器，其特征在于，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第二面之间的间距。
8.如权利要求1所述动态随机存取存储器，其特征在于，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
9.如权利要求1所述动态随机存取存储器，其特征在于，所述第二隔离开口的深度大于或等于所述第二源漏掺杂区与所第一面之间的间距。
10.一种动态随机存取存储器的形成方法，其特征在于，包括：
提供衬底，所述衬底具有相对的第一面和第二面，所述衬底包括若干相互分立且平行于第一方向的有源区，且若干所述有源区沿第二方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第一方向间隔排列；
在每个所述字线区内形成字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第二方向贯穿所述有源区；
在每个所述字线栅沟槽内形成两个相互分立的字线栅结构，两个所述字线栅结构之间具有第一隔离开口；
自所述第一面向所述第二面的方向刻蚀部分所述沟道区，在所述衬底内形成若干平行于所述第二方向的第二隔离开口；
在所述第一隔离开口内形成第一隔离结构；
在所述第二隔离开口内形成第二隔离结构；
在每个所述沟道区内形成第一源漏掺杂区，所述第一面暴露出所述第一源漏掺杂区；
在所述第一面上形成若干电容接触，每个所述电容接触与一个所述第一源漏掺杂区电连接，所述电容接触包括半导体层、位于所述半导体层上的金属硅化物层、以及位于所述金属硅化物层上的金属层，所述半导体层内具有掺杂离子；
在每个所述电容接触上形成电容结构；
自所述第二面向所述第一面的方向对所述衬底进行减薄处理；
在每个所述沟道区内形成第二源漏掺杂区，所述第二面暴露出所述第二源漏掺杂区；
在所述第二面上形成若干平行于所述第一方向的位线层，每个所述位线层与一个所述有源区中的若干所述第二源漏掺杂区电连接。
11.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述电容接触的形成方法包括：在所述第一源漏掺杂区上形成半导体层；在所述半导体层上形成牺牲金属层；采用退火处理，使得所述牺牲金属层与部分所述半导体层形成所述金属硅化物层；在所述金属硅化物层上形成所述金属层。
12.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述电容接触的形成方法包括：在所述第一源漏掺杂区上形成半导体层；在所述半导体层上形成所述金属层；采用退火处理，使得相接触的部分所述半导体层和部分所述金属层形成所述金属硅化物层。
13.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述半导体层的材料包括：硅；所述金属层的材料包括：钨；所述金属硅化物层的材料包括：硅化钨、硅化钴或硅化镍。
14.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，位于所述字线栅沟槽两侧的所述第一源漏掺杂区之间具有第一间距尺寸；位于所述第二隔离结构两侧的所述第一源漏掺杂区之间具有第二间距尺寸，所述第一间距尺寸大于所述第二间距尺寸。
15.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线重合。
16.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第二方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第一方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第一方向；所述第二电容组中的若干所述电容结构沿所述第一方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第一方向，且所述第一中轴线与所述第二中轴线不重合。
17.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，若干所述电容结构包括若干第一电容组和若干第二电容组，所述第一电容组和所述第二电容组沿所述第一方向间隔排列；所述第一电容组中的若干所述电容结构沿所述第二方向排列，所述第一电容组具有第一中轴线，所述第一中轴线平行于所述第二方向；所述第二电容组中的若干所述电容结构沿所述第二方向排列，所述第二电容组具有第二中轴线，所述第二中轴线平行于所述第二方向，且所述第一中轴线与所述第二中轴线不重合。
18.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述第一隔离开口和所述第二隔离开口同时形成或不同时形成。
19.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第二面之间的间距。
20.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
21.如权利要求10所述动态随机存取存储器的形成方法，其特征在于，所述第二隔离开口的深度大于或等于所述第二源漏掺杂区与所第一面之间的间距。
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