CN114121961B - 动态随机存取存储器及其形成方法 - Google Patents
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Abstract
一种动态随机存取存储器及其形成方法，包括：第一衬底，第一衬底具有第一面和第二面，第一衬底包括若干有源区，各有源区均包括沟道区和字线区；位于字线区内的字线栅结构；位于每个所述字线区内的第一隔离结构；位于每个所述沟道区内的第二隔离结构；位于沟道区第一面内的第一源漏掺杂区；位于第一面上的电容结构；位于沟道区第二面内的第二源漏掺杂区；位于第二面上的位线层；与若干位线、若干导电层以及若干电容结构电连接的若干引线层，引线层自第二面向第一面延伸。通过将电容结构和位线层排布在第一衬底不同面，能够有效降低电路布线以及制造工艺的难度，能够有效减小单个存储结构占用的面积，提升存储器的存储密度，而且降低引线工艺难度。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种动态随机存取存储器及其形成方法。
背景技术
随着现今科技快速的发展，半导体存储器被广泛地应用于电子装置中。动态随机存取存储器(dynamic random access memory，DRAM)属于一种挥发性存储器，对于储存大量数据的应用而言，动态随机存取存储器是最常被利用的解决方案。
通常，动态随机存取存储器是由多个存储单元构成，每一个存储单元主要是由一个晶体管与一个由晶体管所操控的电容所构成，且每一个存储单元通过字线与位线彼此电连接。
然而，现有的动态随机存取存储器仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种动态随机存取存储器及其形成方法，能够有效降低工艺难度，以及提升存储器的存储密度。
为解决上述问题，本发明提供一种动态随机存取存储器，包括：第一衬底，所述第一衬底具有相对的第一面和第二面，所述第一衬底包括沿第一方向排列的存储阵列区和若干字线引线区，所述存储阵列区位于相邻的所述字线引线区之间，所述存储阵列区内具有若干相互分立且平行于第二方向的有源区，若干所述有源区沿所述第一方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第二方向间隔排列；位于每个所述字线区内的字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第一方向贯穿所述有源区；位于每个所述字线栅沟槽内且相互分立的两个字线栅结构；位于每个所述字线栅沟槽内两个所述字线栅结构之间的第一隔离结构；位于每个所述沟道区第一面内的第一源漏掺杂区；位于所述第一面上的若干电容结构，每个所述电容结构与一个所述第一源漏掺杂区电连接；位于每个所述沟道区第二面内的第二源漏掺杂区；位于所述第二面上的若干平行于所述第二方向的位线，每个所述位线与一个所述有源区中的若干所述第二源漏掺杂区电连接；位于所述第一衬底内的若干导电层，每个所述导电层与一个所述字线栅结构电连接，且若干所述导电层之间相互绝缘；分别与若干所述位线、若干所述导电层以及若干所述电容结构电连接的若干引线层，所述引线层自所述第二面向所述第一面延伸。
可选的，还包括：位于所述第二面上的第一隔离层，所述第一隔离层覆盖若干所述位线，且若干所述引线层贯穿所述第一隔离层。
可选的，还包括：位于相邻的所述有源区之间的第二隔离层，所述第二隔离层自所述第一面向所述第二面的方向贯穿所述第一衬底。
可选的，还包括：位于所述字线栅沟槽底部的平坦层，所述字线栅结构位于所述平坦层上。
可选的，所述平坦层的材料包括绝缘介质材料；所述绝缘介质材料包括：氧化硅。
可选的，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第一衬底的第二面之间的间距。
可选的，所述字线栅结构包括：位于所述字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
可选的，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
可选的，还包括：位于每个所述第一源漏掺杂区上的第一导电插塞，每个所述电容结构与一个所述第一导电插塞电连接。
可选的，还包括：若干第二导电插塞，若干所述第二导电插塞分别将每个所述位线与对应的一个所述有源区内的若干所述第二源漏掺杂区电连接。
可选的，所述电容结构包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层；所述引线层电连接所述电容结构的上电极层表面或下电极层表面。
可选的，还包括：位于每个所述沟道区内的第二隔离结构。
可选的，还包括：位于所述第一面上的第三隔离层，所述第三隔离层覆盖若干所述电容结构；键合于所述第三隔离层上的第二衬底。
相应的，本发明的技术方案中还提供了一种动态随机存取存储器的形成方法，包括：提供第一衬底，所述第一衬底具有相对的第一面和第二面，所述第一衬底包括沿第一方向排列的存储阵列区和若干字线引线区，所述存储阵列区位于相邻的所述字线引线区之间，所述存储阵列区内具有若干相互分立且平行于第二方向的有源区，若干所述有源区沿所述第一方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第二方向间隔排列；在所述字线引线区内形成初始引线沟槽，所述初始引线沟槽平行于所述第二方向；在每个所述字线区内形成字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第一方向贯穿所述有源区；在每个所述字线栅沟槽内形成初始字线栅结构；自所述第一面向所述第二面的方向刻蚀部分所述初始字线栅结构，在所述第一衬底内形成若干平行于所述第一方向的第一隔离开口，所述第一隔离开口自所述第一面向所述第二面的方向贯穿所述初始字线栅结构，以使得所述初始字线栅结构形成相互分立的两个字线栅结构；在所述第一隔离开口内形成第一隔离结构；在所述初始引线沟槽内形成绝缘层；在所述绝缘层内形成若干引线沟槽，每个所述引线沟槽暴露出一个所述字线栅结构的侧壁；在每个所述引线沟槽内形成导电层；在每个所述沟道区第一面内形成第一源漏掺杂区；在所述第一面上形成若干电容结构，每个所述电容结构与一个所述第一源漏掺杂区电连接；自所述第二面向所述第一面的方向对所述第一衬底进行减薄处理；在每个所述沟道区第二面内形成第二源漏掺杂区；在所述第二面上形成若干平行于所述第二方向的位线，每个所述位线与一个所述有源区中的若干所述第二源漏掺杂区电连接；在所述第二面上形成第一隔离层，所述第一隔离层覆盖若干所述位线；在所述第一隔离层内形成若干第一引线通孔、以及在所述第一衬底和所述第一隔离层内形成若干第二引线通孔和若干第三引线通孔，所述第一引线通孔、第二引线通孔和第三引线通孔自所述第二面向所述第一面延伸，且每个所述第一引线通孔暴露出一个所述位线的表面，每个所述第二引线通孔暴露出一个所述导电层的表面，若干所述第三引线通孔暴露出所述电容结构的表面；在每个所述第一引线通孔、每个所述第二引线通孔以及每个所述第三引线通孔内分别形成引线层。
可选的，在形成所述字线栅沟槽之前，还包括：在相邻的所述有源区之间形成第二隔离层。
可选的，所述第二隔离层的形成方法包括：在相邻的所述有源区之间以及所述第一面上形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面为止，形成所述第二隔离层。
可选的，在形成所述字线栅沟槽之后，且在形成所述初始字线栅结构之前，还包括：在所述字线栅沟槽底部形成平坦层；所述字线栅结构位于所述平坦层上。
可选的，在所述字线栅沟槽底部形成平坦层的方法包括：采用旋涂工艺在所述字线栅沟槽底部形成平坦材料层，所述平坦材料层为流体；对所述平坦材料层进行固化处理，形成所述平坦层。
可选的，所述平坦层的材料包括绝缘介质材料；所述绝缘介质材料包括：氧化硅。
可选的，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第一衬底的第二面之间的间距。
可选的，所述字线栅结构包括：位于所述字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
可选的，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
可选的，在形成若干电容结构之前，还包括：在每个所述第一源漏掺杂区上形成第一导电插塞，每个所述电容结构与一个所述第一导电插塞电连接。
可选的，在形成若干所述位线之前，还包括：形成若干第二导电插塞，若干所述第二导电插塞分别将每个所述位线与对应的一个所述有源区内的若干所述第二源漏掺杂区电连接。
可选的，所述电容结构包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层；若干所述第三引线通孔暴露出所述电容结构的上电极层表面或下电极层表面。
可选的，在形成所述初始字线栅结构之后，还包括：自所述第一面向所述第二面的方向刻蚀部分所述沟道区，在所述第一衬底内形成若干平行于所述第一方向的第二隔离开口；在所述第二隔离开口内形成第二隔离结构。
可选的，所述第一隔离开口和所述第二隔离开口同时形成或不同时形成。
可选的，所述第一隔离结构和所述第二隔离结构的形成方法包括：在所述第一隔离开口内、所述第二隔离开口内以及所述第一面上形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面为止，形成所述第一隔离结构和所述第二隔离结构。
可选的，自所述第二面向所述第一面的方向对所述第一衬底进行减薄处理，直至暴露出所述第二隔离层的表面为止。
可选的，在所述第一面上形成若干电容结构之后，还包括：在所述第一面上形成第三隔离层，所述第三隔离层覆盖若干所述电容结构；提供第二衬底；将所述第二衬底键合于所述第三隔离层上。
可选的，所述有源区和所述初始引线沟槽同时形成。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案的结构中，所述电容结构和所述位线分别排布在所述第一衬底的第一面和第二面上，能够增大所述电容结构和所述位线在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。
从信号引出的角度来说，所述电容结构的上电极板和所述位线需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构的引出较为容易。所述位线的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第一衬底的第二面完成，因此，将引线难度较小的所述电容结构排布在所述第一面，将引线难度较大的所述位线排布在所述第二面，能够有效减低信号引出时的工艺难度。
进一步，还包括：位于所述字线栅沟槽底部的平坦层，所述字线栅结构位于所述平坦层上。通过位于所述字线栅沟槽底部的平坦层，能够有效提高后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
本发明的技术方案的形成方法中，通过将所述电容结构和所述位线分别排布在所述第一衬底的第一面和第二面上，能够增大所述电容结构和所述位线在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。另外，在形成所述电容结构和所述位线的过程中，可以从所述第一衬底的第一面和第二面分别进行，能够有效提升制程效率。
从信号引出的角度来说，所述电容结构的上电极板和所述位线需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构的引出较为容易。所述位线的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第一衬底的第二面完成，因此，将引线难度较小的所述电容结构排布在所述第一面，将引线难度较大的所述位线排布在所述第二面，能够有效减低信号引出时的工艺难度。
另外，所述字线栅结构的形成方法是先形成初始字线栅结构，再通过形成所述第一隔离开口将所述初始字线栅结构分割为相互分立的两个字线栅结构。由于单个的所述字线栅结构的图形尺寸较小，相邻的字线栅结构之间的间距也较小，对应的曝光工艺难度较大。通过先形成图形尺寸较大、以及相邻间距也较大的初始字线栅结构，能够有效降低曝光工艺的难度。
进一步，在形成所述字线栅沟槽之后，且在形成所述初始字线栅结构之前，还包括：在所述字线栅沟槽底部形成平坦层；所述字线栅结构位于所述平坦层上。通过在所述字线栅沟槽底部形成平坦层，能够有效提高后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
附图说明
图1至图18是本发明实施例中动态随机存取存储器的形成方法各步骤结构示意图。
具体实施方式
正如背景技术所述，现有的动态随机存取存储器仍存在诸多问题。以下将进行具体说明。
现有的动态随机存取存储器中，电容结构、字线和位线均位于衬底的第一面，且数量较多的电容结构位于中心区域。为了避免字线和位线的引线与电容结构之间发生短接，字线和位线的引线只能位于两端，进而占用的较大的布线空间，降低了晶圆单位面积的存储效率。
另外，由于电容结构、字线和位线的引线是从与第一面相对的衬底的第二面引出，字线和位线都需要制作高深宽比的通孔，从而增加了工艺难度。
在此基础上，本发明提供一种动态随机存取存储器及其形成方法，通过将所述电容结构和所述位线分别排布在所述第一衬底的第一面和第二面上，能够增大所述电容结构和所述位线层在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。另外，在形成所述电容结构和所述位线层的过程中，可以从所述第一衬底的第一面和第二面分别进行，能够有效提升制程效率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图1至图18是本发明实施例中动态随机存取存储器的形成方法各步骤结构示意图。
请参考图1至图3，图2是图1中沿A-A线截面示意图，图3是图1中沿B-B线截面示意图，提供第一衬底100，所述第一衬底100具有相对的第一面101和第二面102，所述第一衬底100包括沿第一方向X排列的存储阵列区I和若干字线引线区II，所述存储阵列区I位于相邻的所述字线引线区II之间，所述存储阵列区I内具有若干相互分立且平行于第二方向Y的有源区103，若干所述有源区103沿所述第一方向X排列，所述第一方向X与所述第二方向Y垂直，每个所述有源区103均包括若干字线区104和若干沟道区105，且每个所述有源区103中的若干所述字线区104和若干所述沟道区105沿所述第二方向Y间隔排列。
在本实施例中，所述第一衬底100的材料为硅；在其他实施例中，所述第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
在本实施例中，所述沟道区105和所述字线区104用于在后续形成晶体管器件。
请继续参考图1，在形成若干所述有源区103的过程中，还包括：在所述字线引线区II内形成初始引线沟槽106，所述初始引线沟槽106平行于所述第二方向Y。
请参考图4，图4和图2的视图方向一致，在相邻的所述有源区103之间形成第二隔离层107。
在本实施例中，所述第二隔离层107的形成方法包括：在相邻的所述有源区103之间以及所述第一面101上形成隔离材料层(未图示)；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面101为止，形成所述第二隔离层107。
在本实施例中，所述第二隔离层107的材料采用氧化硅。
请参考图5，图5和图3的视图方向一致，在每个所述字线区104内形成字线栅沟槽108，所述字线栅沟槽108自所述第一面101向所述第二面102延伸，且所述字线栅沟槽108沿所述第一方向X贯穿所述有源区103。
在本实施例中，所述字线栅沟槽108为后续在所述字线栅沟槽108内形成字线栅结构提供空间。
在本实施例中，所述字线栅沟槽108的形成方法包括：在所述第一衬底100的第一面101上形成第一图形化层(未图示)，所述第一图形化层暴露出所述字线区104；以所述第一图形化层为掩膜，采用刻蚀工艺自所述第一面101向所述第二面102的方向进行刻蚀，形成所述字线栅沟槽108。
在本实施例中，所述字线栅沟槽108的深度小于所述第二隔离层107的深度。在其他实施例中，所述字线栅沟槽的深度还可以等于所述第二隔离层的深度。
在本实施例中，在形成所述字线栅沟槽108的过程中，需要同时刻蚀所述第二隔离层107和所述字线区104。由于所述第二隔离层107和所述字线区104的材料不同，因此，在刻蚀的过程中，所述第二隔离层107和所述字线区104的刻蚀速率存在差异，容易导致最终形成的所述字线栅沟槽108的底部出现凹凸不平的问题，进而容易影响后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
在本实施例中，请继续参考图5，在所述字线栅沟槽108底部形成平坦层109。
在本实施例中，在所述字线栅沟槽108底部形成平坦层109的方法包括：采用旋涂工艺在所述字线栅沟槽108底部形成平坦材料层(未图示)，所述平坦材料层为流体；对所述平坦材料层进行固化处理，形成所述平坦层109。
在本实施例中，所述平坦层109的材料包括绝缘介质材料；所述绝缘介质材料采用氧化硅。
通过在所述字线栅沟槽108底部形成平坦层109，能够有效提高后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
在其他实施例中，当所述字线栅沟槽底部的平坦度较高时，还可以不形成所述平坦层。
请参考图6，在每个所述字线栅沟槽108内形成初始字线栅结构110。
在本实施例中，所述初始字线栅结构110包括：位于字线栅沟槽108侧壁和底部表面的初始字线栅介质层、以及位于所述初始字线栅介质层上的初始字线栅层(未标示)。
在本实施例中，所述初始字线栅介质层和所述初始字线栅层均采用原子层沉积工艺形成，且未填充满所述字线栅沟槽108。
由于，所述初始字线栅结构110采用全局工艺形成，因此在所述字线栅沟槽108内形成所述初始字线栅结构110的过程中，还包括：在所述初始引线沟槽106内形成所述初始字线栅结构110。
请参考图7，自所述第一面101向所述第二面102的方向刻蚀部分所述初始字线栅结构110，在所述第一衬底100内形成若干平行于所述第一方向X的第一隔离开口111，所述第一隔离开口111自所述第一面101向所述第二面102的方向贯穿所述初始字线栅结构110，以使得所述初始字线栅结构110形成相互分立的两个字线栅结构112。
在本实施例中，在形成所述第一隔离开口111的过程中，还包括：自所述第一面101向所述第二面102的方向刻蚀部分所述沟道区105，在所述第一衬底100内形成若干平行于所述第一方向X的第二隔离开口113。采用一次曝光工艺同时形成所述第一隔离开口111和所述第二隔离开口113能够有效提升制程效率。
在本实施例中，所述第一隔离开口111和所述第二隔离开口113的形成方法包括：在所述第一衬底100的第一面101上形成第二图形化层(未图示)，所述第二图形化层暴露出所述初始字线栅结构110的部分顶部表面以及所述沟道区105的部分顶部表面；以所述第一图形化层为掩膜，采用刻蚀工艺自所述第一面101向所述第二面102的方向进行刻蚀，形成所述第一隔离开口111和所述第二隔离开口113。
在其他实施例中，所述第一隔离开口和所述第二隔离开口还可以不同时形成。将所述第一隔离开口和所述第二隔离开口采用两次曝光工艺形成，能够减少单次曝光工艺时的图形密度，进而降低单次曝光工艺的难度。
所述第二隔离开口113的深度大于或等于后续形成的第二源漏掺杂区与所述第一衬底100的第一面101之间的间距。
在本实施例中，所述第二隔离开口113的深度大于后续形成的第二源漏掺杂区与所述第一衬底100的第一面101之间的间距。
在本实施例中，所述字线栅结构112的形成方法是先形成初始字线栅结构110，再通过形成所述第一隔离开口111将所述初始字线栅结构110分割为相互分立的两个字线栅结构112。由于单个的所述字线栅结构112的图形尺寸较小，相邻的字线栅结构112之间的间距也较小，对应的曝光工艺难度较大。通过先形成图形尺寸较大、以及相邻间距也较大的初始字线栅结构110，能够有效降低曝光工艺的难度。
在本实施例中，所述字线栅结构112包括：位于字线栅沟槽108侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
在本实施例中，所述字线栅层采用复合结构，所述字线栅层包括第一栅极层以及位于所述第一栅极层上的第二栅极层(未标示)，所述第一栅极层和所述第二栅极层的材料不同。
在本实施例中，所述第一栅极层的材料采用多晶硅，所述第二栅极层的材料采用金属；在其他实施例中，所述第一栅极层的材料还可以采用金属，对应的所述第二栅极层的材料采用多晶硅。
在其他实施例中，所述字线栅层还可以采用单层结构，当所述字线栅层为单层结构时，所述字线栅层的材料可以采用多晶硅或金属。
在本实施例中，所述字线栅结构112位于所述平坦层109上。
请参考图8，在所述第一隔离开口111内形成第一隔离结构114。
在本实施例中，在形成所述第一隔离结构114的过程中，还包括：在所述第二隔离开口113内形成第二隔离结构115。
在本实施例中，所述第一隔离结构114和所述第二隔离结构115同时形成；在其他实施例中，所述第一隔离结构和所述第二隔离结构还可以不同时形成。
在本实施例中，所述第一隔离结构114和所述第二隔离结构115的形成方法包括：在所述第一隔离开口111内、所述第二隔离开口113内以及所述第一面101上形成隔离材料层(未图示)；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面101为止，形成所述第一隔离结构114和所述第二隔离结构115。
在本实施例中，所述第一隔离结构114的作用在于使得形成的所述字线栅结构112仅有一侧与所述沟道区105连接，进而使得形成的晶体管为单边沟道结构。单边沟道结构的动态随机存取存储器在工作时不容易发生漏电流问题。
在本实施例中，所述第一隔离结构114和所述第二隔离结构115的材料采用氧化硅。
在本实施例中，所述第一隔离结构114与所述第二面102之间的间距小于所述字线栅结构112与所述第二面102之间的间距。通过所述第一隔离结构114能够将所述字线栅沟槽108内两个所述字线栅结构112完全隔开，有效防止两个所述字线栅结构112发生短接。
在其他实施例中，所述第一隔离结构与所述第二面之间的间距还可以等于所述字线栅结构与所述第二面之间的间距。
请参考图9、以及继续参考图8，在形成所述第一隔离结构114之后，还包括：回刻蚀部分所述第一隔离结构114和所述字线栅结构112，使得所述第一隔离结构114和所述字线栅结构112的顶部表面低于所述第一面101；在回刻蚀部分所述第一隔离结构114和所述字线栅结构112之后，在所述初始引线沟槽106内形成绝缘层126。
在本实施例中，在回刻蚀部分所述第一隔离结构114和所述字线栅结构112的过程中，还包括：将形成于初始引线沟槽106内的初始字线栅结构110去除；在所述初始引线沟槽106内形成绝缘层105的过程中，还包括：在所述字线栅沟槽108内形成所述绝缘层126，所述绝缘层126的顶部表面与所述第一面101齐平。
在本实施例中，在所述初始引线沟槽106内形成所述绝缘层126的作用在于：使得后续形成若干导电层之间相互绝缘。
请参考图10，图10和图9的视图方向一致，在所述绝缘层126内形成若干引线沟槽(未标示)，每个所述引线沟槽暴露出一个所述字线栅结构112的侧壁；在每个所述引线沟槽内形成导电层116。
在本实施例中，由于所述字线栅结构112的宽度很小，对于后续从第二面102引线的工艺难度较大。因此，形成若干与所述字线栅结构112电连接的导电层116，便于后续从第二面102对所述字线栅结构112的引线，进而降低工艺难度。
请参考图11，图11和图8的视图方向一致，在每个所述沟道区105第一面101内形成第一源漏掺杂区117。
在本实施例中，在每个所述沟道区105第一面101内形成第一源漏掺杂区117的方法包括：采用离子注入工艺，自所述第一面101向所述第二面102进行第一离子的注入处理，在每个所述沟道区105第一面101内形成第一源漏掺杂区117。
在本实施例中，所述第一离子采用N型离子；在其他实施例中，所述第一离子还可以采用P型离子。
请参考图12，在所述第一面101上形成若干电容结构118，每个所述电容结构118与一个所述第一源漏掺杂区117电连接。
在本实施例中，在形成若干电容结构118之前，还包括：在每个所述第一源漏掺杂区117上形成第一导电插塞119，每个所述电容结构118与一个所述第一导电插塞119电连接；在其他实施例中，还可以不形成所述第一导电插塞。
在本实施例中，所述电容结构118包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层(未标示)。
请参考图13，自所述第二面102向所述第一面101的方向对所述第一衬底100进行减薄处理。
自所述第二面102向所述第一面101的方向对所述第一衬底100进行减薄处理的工艺包括物理机械研磨工艺、化学机械研磨工艺或是湿法刻蚀工艺。在本实施例中，自所述第二面102向所述第一面101的方向对所述第一衬底100进行减薄处理的工艺采用化学机械研磨工艺。
所述减薄处理直至暴露出所述第二隔离层107的表面为止。
在本实施例中，所述第一隔离结构114和所述第二隔离结构115的深度等于所述第二隔离层107的深度。因此，在所述减薄处理之后，所述第一衬底100的第二面还暴露出所述第一隔离结构114和所述第二隔离结构115的表面。
在其他实施例中，所述第一隔离结构和所述第二隔离结构的深度还可以小于所述第二隔离层的深度，在所述减薄处理之后，所述第一衬底的第二面不暴露出所述第一隔离结构和所述第二隔离结构的表面。
请参考图14，在每个所述沟道区105第二面102内形成第二源漏掺杂区120。
在本实施例中，在每个所述沟道区105第二面102内形成第二源漏掺杂区120的方法包括：采用离子注入工艺，自所述第二面102向所述第一面101进行第二离子的注入处理，在每个所述沟道区105第二面102内形成第二源漏掺杂区120。
所述第二离子与所述第一离子的电学类型相同。
在本实施例中，所述第二离子采用N型离子；在其他实施例中，当所述第一离子采用P型离子时，所述第二离子还可以采用P型离子。
在本实施例中，所述第二源漏掺杂区120的深度大于所述字线栅结构112与所述第一衬底101第二面102之间的间距；在其他实施例中，所述第二源漏掺杂区的深度还可以等于所述字线栅结构与所述第一衬底的第二面之间的间距。
自此，所述第一衬底100内形成了若干晶体管。
请参考图15，在所述第二面102上形成若干平行于所述第二方向Y的位线121，每个所述位线121与一个所述有源区103中的若干所述第二源漏掺杂区120电连接；
在本实施例中，通过将所述电容结构118和所述位线121分别排布在所述第一衬底100的第一面101和第二面102上，能够增大所述电容结构118和所述位线121在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。在形成所述电容结构118和所述位线121的过程中，可以从所述第一衬底100的第一面101和第二面102分别进行，能够有效提升制程效率。
另外，从曝光工艺的角度来说，由于所述电容结构118呈孔状结构，所述位线121呈线状结构，孔状结构曝光的难度较大，线状结构的曝光难度相对容易一些，且从所述第二面102进行工艺的时候曝光要求更高。因此，将曝光难度较大的所述电容结构118排布在所述第一衬底100的第一面101，将曝光难度较小的所述位线121排布在所述第一衬底100的第二面102上，能够有效减小曝光工艺的难度。
在本实施例中，以一个所述电容结构118和一个所述晶体管为一个单元排成二维矩阵。基本的操作机制分为读(Read)和写(Write)，读的时候先让所述位线121先充电到操作电压的一半，然后再把所述晶体管打开，让所述位线121和所述电容结构118产生电荷共享的现象。若内部存储的值为1，则所述位线121的电压会被电荷共享抬高到高于操作电压的一半；反之，若内部存储的值为0，则会把所述位线121的电压拉低到低于操作电压的一半，得到了所述位线121的电压后，再经过放大器来判别出内部的值为0或1。写的时候会把所述晶体管打开，若要写1时则把所述位线121的电压抬高到操作电压使所述电容结构118上存储操作电压；若要写0时则把所述位线121降低到0伏特使所述电容结构118内部没有电荷。
在本实施例中，在形成若干所述位线121之前，还包括：形成若干第二导电插塞122，若干所述第二导电插塞122分别将每个所述位线121与对应的一个所述有源区103内的若干所述第二源漏掺杂区120电连接；在其他实施例中，还可以不形成所述第二导电插塞。
所述位线121的材料包括金属，所述金属包括钨、铝、铜等。在本实施例中，所述位线121的材料采用钨。
在本实施例中，所述位线121的形成方法包括：在所述第二面102上形成位线材料层(未图示)；在所述位线材料层上形成第三图形化层(未图示)，所述第三图形化层暴露出部分所述位线材料层；以所述第三图形化层为掩膜自所述第二面102向所述第一面101刻蚀所述位线材料层，形成若干所述位线121。
形成所述位线材料层的工艺包括：金属电镀工艺、选择性金属生长工艺或沉积工艺；所述沉积工艺包括是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述位线材料层的形成工艺采用原子层沉积工艺。
请参考图16，在所述第一面101上形成若干电容结构118之后，在所述第一面101上形成第三隔离层123，所述第三隔离层123覆盖若干所述电容结构118；提供第二衬底200；将所述第二衬底200键合于所述第三隔离层123上。
在本实施例中，所述第二衬底200是作为承载衬底，用于承载所述第一衬底100以及形成于所述第一衬底100内的若干器件结构。
请参考图17，在所述第二面102上形成第一隔离层124，所述第一隔离层124覆盖若干所述位线121。
在本实施例中，所述第一隔离层124的材料采用氧化硅。
请参考图18，图18是自第二面102向第一面101俯视，且省略第一隔离层124的结构示意图，在所述第一隔离层124内形成若干第一引线通孔(未标示)、以及在所述第一衬底100和所述第一隔离层124内形成若干第二引线通孔(未标示)和若干第三引线通孔(未标示)，所述第一引线通孔、第二引线通孔和第三引线通孔自所述第二面102向所述第一面101延伸，且每个所述第一引线通孔暴露出一个所述位线121的表面，每个所述第二引线通孔暴露出一个所述导电层116的表面，若干所述第三引线通孔暴露出所述电容结构118的表面；在每个所述第一引线通孔、每个所述第二引线通孔以及每个所述第三引线通孔内分别形成引线层125。
若干所述第三引线通孔暴露出所述电容结构118的上电极层表面或下电极层表面。
在本实施例中，若干所述第三引线通孔暴露出所述电容结构118的上电极层表面。
在本实施例中，从信号引出的角度来说，所述电容结构118的上电极板和所述位线121需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构118的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构118的引出较为容易。所述位线121的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第一衬底100的第二面102完成，因此，将引线难度较小的所述电容结构118排布在所述第一衬底100的第一面101，将引线难度较大的所述位线121排布在所述第一衬底100的第二面102，能够有效减低信号引出时的工艺难度。
相应的，本发明的实施例中还提供了一种动态随机存取存储器，请继续参考图17和图18，包括：第一衬底100，所述第一衬底100具有相对的第一面101和第二面，所述第一衬底包括沿第一方向X排列的存储阵列区I和若干字线引线区II，所述存储阵列区I位于相邻的所述字线引线区II之间，所述存储阵列区I内具有若干相互分立且平行于第二方向Y的有源区103，若干所述有源区103沿所述第一方向X排列，所述第一方向X与所述第二方向Y垂直，每个所述有源区103均包括若干字线区104和若干沟道区105，且每个所述有源区103中的若干所述字线区104和若干所述沟道区105沿所述第二方向Y间隔排列；位于每个所述字线区104内的字线栅沟槽108，所述字线栅沟槽108自所述第一面101向所述第二面102延伸，且所述字线栅沟槽108沿所述第一方向X贯穿所述有源区103；位于每个所述字线栅沟槽108内且相互分立的两个字线栅结构112；位于每个所述字线栅沟槽108内两个所述字线栅结构112之间的第一隔离结构114；位于每个所述沟道区105第一面101内的第一源漏掺杂区117；位于所述第一面101上的若干电容结构118，每个所述电容结构118与一个所述第一源漏掺杂区117电连接；位于每个所述沟道区105第二面102内的第二源漏掺杂区120；位于所述第二面102上的若干平行于所述第二方向Y的位线121，每个所述位线121与一个所述有源区103中的若干所述第二源漏掺杂区121电连接；位于所述第一衬底100内的若干导电层116，每个所述导电层116与一个所述字线栅结构112电连接，且若干所述导电层116之间相互绝缘；分别与若干所述位线121、若干所述导电层116以及若干所述电容结构118电连接的若干引线层125，所述引线层125自所述第二面102向所述第一面101延伸。
在本实施例中，所述电容结构118和所述位线121分别排布在所述第一衬底100的第一面101和第二面102上，能够增大所述电容结构118和所述位线121在排布时的空间，进而有效降低电路布线以及制造工艺的难度，还能够有效减小单个存储结构占用的面积，从而提升存储器的存储密度。
从信号引出的角度来说，所述电容结构118的上电极板和所述位线121需要引出。由于在同一个所述动态随机存取存储器内，各个所述电容结构118的上电极板是彼此相连的，进而形成面积较大的导电区域，因此，所述电容结构118的引出较为容易。所述位线121的线宽较小，相应的引出比较困难。由于，在形成所述动态随机存取存储器的过程中，信号的引出是从所述第一衬底100的第二面102完成，因此，将引线难度较小的所述电容结构118排布在所述第一面101，将引线难度较大的所述位线121排布在所述第二面102，能够有效减低信号引出时的工艺难度。
在本实施例中，还包括：位于所述第二面102上的第一隔离层124，所述第一隔离层124覆盖若干所述位线121，且若干所述引线层125贯穿所述第一隔离层124。
在本实施例中，还包括：位于相邻的所述有源区103之间的第二隔离层107，所述第二隔离层107自所述第一面101向所述第二面102的方向贯穿所述第一衬底100。
在本实施例中，还包括：位于所述字线栅沟槽108底部的平坦层109，所述字线栅结构112位于所述平坦层109上。通过位于所述字线栅沟槽108底部的平坦层109，能够有效提高后续制程工艺的可控性，以及最终形成的器件结构的稳定性与可靠性。
在本实施例中，所述平坦层109的材料包括绝缘介质材料；所述绝缘介质材料采用氧化硅。
在本实施例中，所述第二源漏掺杂区120的深度大于所述字线栅结构112与所述第一衬底101第二面102之间的间距；在其他实施例中，所述第二源漏掺杂区的深度还可以等于所述字线栅结构与所述第一衬底的第二面之间的间距。
在本实施例中，所述字线栅结构112包括：位于所述字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层(未标示)。
在本实施例中，所述第一隔离结构114与所述第二面102之间的间距小于所述字线栅结构112与所述第二面102之间的间距。通过所述第一隔离结构114能够将所述字线栅沟槽108内两个所述字线栅结构112完全隔开，有效防止两个所述字线栅结构112发生短接。
在其他实施例中，所述第一隔离结构114与所述第二面102之间的间距还可以等于所述字线栅结构112与所述第二面102之间的间距。
在本实施例中，还包括：位于每个所述第一源漏掺杂区117上的第一导电插塞119，每个所述电容结构118与一个所述第一导电插塞119电连接。
在本实施例中，还包括：若干第二导电插塞122，若干所述第二导电插塞122分别将每个所述位线121与对应的一个所述有源区103内的若干所述第二源漏掺杂区120电连接。
在本实施例中，所述电容结构118包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层(未标示)；所述引线层电连接所述电容结构118的上电极层表面或下电极层表面。
在本实施例中，还包括：位于每个所述沟道区105内的第二隔离结构115。
在本实施例中，还包括：位于所述第一面101上的第三隔离层123，所述第三隔离层123覆盖若干所述电容结构118；键合于所述第三隔离层123上的第二衬底200。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (31)
1.一种动态随机存取存储器，其特征在于，包括：
第一衬底，所述第一衬底具有相对的第一面和第二面，所述第一衬底包括沿第一方向排列的存储阵列区和若干字线引线区，所述存储阵列区位于相邻的所述字线引线区之间，所述存储阵列区内具有若干相互分立且平行于第二方向的有源区，若干所述有源区沿所述第一方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第二方向间隔排列；
位于每个所述字线区内的字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第一方向贯穿所述有源区；
位于每个所述字线栅沟槽内且相互分立的两个字线栅结构；
位于每个所述字线栅沟槽内两个所述字线栅结构之间的第一隔离结构；
位于每个所述沟道区第一面内的第一源漏掺杂区；
位于所述第一面上的若干电容结构，每个所述电容结构与一个所述第一源漏掺杂区电连接；
位于每个所述沟道区第二面内的第二源漏掺杂区；
位于所述第二面上的若干平行于所述第二方向的位线，每个所述位线与一个所述有源区中的若干所述第二源漏掺杂区电连接；
位于所述第一衬底内的若干导电层，每个所述导电层与一个所述字线栅结构电连接，且若干所述导电层之间相互绝缘；
分别与若干所述位线、若干所述导电层以及若干所述电容结构电连接的若干引线层，所述引线层自所述第二面向所述第一面延伸。
2.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于所述第二面上的第一隔离层，所述第一隔离层覆盖若干所述位线，且若干所述引线层贯穿所述第一隔离层。
3.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于相邻的所述有源区之间的第二隔离层，所述第二隔离层自所述第一面向所述第二面的方向贯穿所述第一衬底。
4.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于所述字线栅沟槽底部的平坦层，所述字线栅结构位于所述平坦层上。
5.如权利要求4所述动态随机存取存储器，其特征在于，所述平坦层的材料包括绝缘介质材料；所述绝缘介质材料包括：氧化硅。
6.如权利要求1所述动态随机存取存储器，其特征在于，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第一衬底的第二面之间的间距。
7.如权利要求1所述动态随机存取存储器，其特征在于，所述字线栅结构包括：位于所述字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
8.如权利要求1所述动态随机存取存储器，其特征在于，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
9.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于每个所述第一源漏掺杂区上的第一导电插塞，每个所述电容结构与一个所述第一导电插塞电连接。
10.如权利要求1所述动态随机存取存储器，其特征在于，还包括：若干第二导电插塞，若干所述第二导电插塞分别将每个所述位线与对应的一个所述有源区内的若干所述第二源漏掺杂区电连接。
11.如权利要求1所述动态随机存取存储器，其特征在于，所述电容结构包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层；所述引线层电连接所述电容结构的上电极层表面或下电极层表面。
12.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于每个所述沟道区内的第二隔离结构。
13.如权利要求1所述动态随机存取存储器，其特征在于，还包括：位于所述第一面上的第三隔离层，所述第三隔离层覆盖若干所述电容结构；键合于所述第三隔离层上的第二衬底。
14.一种动态随机存取存储器的形成方法，其特征在于，包括：
提供第一衬底，所述第一衬底具有相对的第一面和第二面，所述第一衬底包括沿第一方向排列的存储阵列区和若干字线引线区，所述存储阵列区位于相邻的所述字线引线区之间，所述存储阵列区内具有若干相互分立且平行于第二方向的有源区，若干所述有源区沿所述第一方向排列，所述第一方向与所述第二方向垂直，每个所述有源区均包括若干字线区和若干沟道区，且每个所述有源区中的若干所述字线区和若干所述沟道区沿所述第二方向间隔排列；
在所述字线引线区内形成初始引线沟槽，所述初始引线沟槽平行于所述第二方向；
在每个所述字线区内形成字线栅沟槽，所述字线栅沟槽自所述第一面向所述第二面延伸，且所述字线栅沟槽沿所述第一方向贯穿所述有源区；
在每个所述字线栅沟槽内形成初始字线栅结构；
自所述第一面向所述第二面的方向刻蚀部分所述初始字线栅结构，在所述第一衬底内形成若干平行于所述第一方向的第一隔离开口，所述第一隔离开口自所述第一面向所述第二面的方向贯穿所述初始字线栅结构，以使得所述初始字线栅结构形成相互分立的两个字线栅结构；
在所述第一隔离开口内形成第一隔离结构；
在所述初始引线沟槽内形成绝缘层；
在所述绝缘层内形成若干引线沟槽，每个所述引线沟槽暴露出一个所述字线栅结构的侧壁；
在每个所述引线沟槽内形成导电层；
在每个所述沟道区第一面内形成第一源漏掺杂区；
在所述第一面上形成若干电容结构，每个所述电容结构与一个所述第一源漏掺杂区电连接；
自所述第二面向所述第一面的方向对所述第一衬底进行减薄处理；
在每个所述沟道区第二面内形成第二源漏掺杂区；
在所述第二面上形成若干平行于所述第二方向的位线，每个所述位线与一个所述有源区中的若干所述第二源漏掺杂区电连接；
在所述第二面上形成第一隔离层，所述第一隔离层覆盖若干所述位线；
在所述第一隔离层内形成若干第一引线通孔、以及在所述第一衬底和所述第一隔离层内形成若干第二引线通孔和若干第三引线通孔，所述第一引线通孔、第二引线通孔和第三引线通孔自所述第二面向所述第一面延伸，且每个所述第一引线通孔暴露出一个所述位线的表面，每个所述第二引线通孔暴露出一个所述导电层的表面，若干所述第三引线通孔暴露出所述电容结构的表面；
在每个所述第一引线通孔、每个所述第二引线通孔以及每个所述第三引线通孔内分别形成引线层。
15.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成所述字线栅沟槽之前，还包括：在相邻的所述有源区之间形成第二隔离层。
16.如权利要求15所述动态随机存取存储器的形成方法，其特征在于，所述第二隔离层的形成方法包括：在相邻的所述有源区之间以及所述第一面上形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面为止，形成所述第二隔离层。
17.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成所述字线栅沟槽之后，且在形成所述初始字线栅结构之前，还包括：在所述字线栅沟槽底部形成平坦层；所述字线栅结构位于所述平坦层上。
18.如权利要求17所述动态随机存取存储器的形成方法，其特征在于，在所述字线栅沟槽底部形成平坦层的方法包括：采用旋涂工艺在所述字线栅沟槽底部形成平坦材料层，所述平坦材料层为流体；对所述平坦材料层进行固化处理，形成所述平坦层。
19.如权利要求17所述动态随机存取存储器的形成方法，其特征在于，所述平坦层的材料包括绝缘介质材料；所述绝缘介质材料包括：氧化硅。
20.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述第二源漏掺杂区的深度大于或等于所述字线栅结构与所述第一衬底的第二面之间的间距。
21.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述字线栅结构包括：位于所述字线栅沟槽侧壁和底部表面的字线栅介质层、以及位于所述字线栅介质层上的字线栅层。
22.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述第一隔离结构与所述第二面之间的间距小于或等于所述字线栅结构与所述第二面之间的间距。
23.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成若干电容结构之前，还包括：在每个所述第一源漏掺杂区上形成第一导电插塞，每个所述电容结构与一个所述第一导电插塞电连接。
24.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成若干所述位线之前，还包括：形成若干第二导电插塞，若干所述第二导电插塞分别将每个所述位线与对应的一个所述有源区内的若干所述第二源漏掺杂区电连接。
25.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述电容结构包括：上电极层、下电极层和位于上电极层与下电极层之间的介电层；若干所述第三引线通孔暴露出所述电容结构的上电极层表面或下电极层表面。
26.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在形成所述初始字线栅结构之后，还包括：自所述第一面向所述第二面的方向刻蚀部分所述沟道区，在所述第一衬底内形成若干平行于所述第一方向的第二隔离开口；在所述第二隔离开口内形成第二隔离结构。
27.如权利要求26所述动态随机存取存储器的形成方法，其特征在于，所述第一隔离开口和所述第二隔离开口同时形成或不同时形成。
28.如权利要求26所述动态随机存取存储器的形成方法，其特征在于，所述第一隔离结构和所述第二隔离结构的形成方法包括：在所述第一隔离开口内、所述第二隔离开口内以及所述第一面上形成隔离材料层；对所述隔离材料层进行平坦化处理，直至暴露出所述第一面为止，形成所述第一隔离结构和所述第二隔离结构。
29.如权利要求15所述动态随机存取存储器的形成方法，其特征在于，自所述第二面向所述第一面的方向对所述第一衬底进行减薄处理，直至暴露出所述第二隔离层的表面为止。
30.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，在所述第一面上形成若干电容结构之后，还包括：在所述第一面上形成第三隔离层，所述第三隔离层覆盖若干所述电容结构；提供第二衬底；将所述第二衬底键合于所述第三隔离层上。
31.如权利要求14所述动态随机存取存储器的形成方法，其特征在于，所述有源区和所述初始引线沟槽同时形成。
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|---|---|---|---|---|
| KR20010091733A (ko) * | 2000-03-17 | 2001-10-23 | 후 훙-치우 | 수직 트랜지스터 디램 구조 및 그 제조 방법 |
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Non-Patent Citations (1)
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