TW202415232A - 半導體結構和半導體結構的製造方法 - Google Patents

Abstract

公開了一種半導體結構的製造方法和半導體結構，該製造方法包括提供基板，在基板內形成第一溝槽和第二溝槽，且二者的深度方向均為第一方向。第一溝槽包括多個在第一方向排布的第一子溝槽，第二溝槽包括多個在第一方向排布的第二子溝槽，且第一子溝槽和第二子溝槽的側壁均呈外凸形；在相鄰第一子溝槽的交界處形成背向第一溝槽凸出的字線，在第一子溝槽的側壁形成第一源汲層，在相鄰第二子溝槽的交界處形成背向第二溝槽凸出的第二源汲層。

Description

半導體結構和半導體結構的製造方法

本公開實施例屬於半導體領域，具體涉及一種半導體結構的製造方法和半導體結構。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)是一種半導體記憶體，主要的作用原理是利用電容內存儲電荷的多寡來代表其存儲的一個二進位位元是1還是0。

3D DRAM是一種堆疊多層存儲單元的一種結構，其集成度較高，單位面積上的容量更大，從而有利於降低單位面積的成本。然而3D DRAM的性能還有待提升。

本公開實施例提供一種半導體結構和半導體結構的製造方法，至少有利於提高半導體結構的性能。

根據本公開一些實施例，本公開實施例一方面提供一種半導體結構的製造方法，其中，半導體結構的製造方法包括：提供基板，在所述基板內形成第一溝槽和第二溝槽，且二者的深度方向均為第一方向；所述第一溝槽包括多個在所述第一方向排布的第一子溝槽，所述第二溝槽包括多個在所述第一方向排布的第二子溝槽，且所述第一子溝槽和所述第二子溝槽的側壁均呈外凸形；在相鄰所述第一子溝槽的交界處形成背向所述第一溝槽凸出的字線；在所述第一子溝槽的側壁形成第一源汲層；在相鄰所述第二子溝槽的交界處形成背向所述第二溝槽凸出的第二源汲層；所述第二源汲層和所述字線均位於所述第一溝槽與所述第二溝槽之間，且所述第二源汲層與所述字線相對設置。

根據本公開一些實施例，本公開實施例另一方面還提供一種半導體結構，半導體結構包括：基板，所述基板內具有第一溝槽和第二溝槽，且二者的深度方向均為第一方向；所述第一溝槽包括多個在所述第一方向排布的第一子溝槽，所述第二溝槽包括多個在所述第一方向排布的第二子溝槽，且所述第一子溝槽和所述第二子溝槽的側壁均呈外凸形；相鄰所述第一子溝槽的交界處具有背向所述第一溝槽凸出的字線；所述第一子溝槽的側壁具有第一源汲層；相鄰所述第二子溝槽的交界處具有背向所述第二溝槽凸出的第二源汲層；所述第二源汲層和所述字線均位於所述第一溝槽與所述第二溝槽之間，且所述第二源汲層與所述字線相對設置。

本公開實施例提供的技術方案至少具有以下優點：

在基板內形成第一溝槽和第二溝槽，第一溝槽包括多個第一子溝槽，第二溝槽包括多個第二子溝槽，第一子溝槽和第二子溝槽的側壁均呈外凸形。在相鄰第一子溝槽的交界處形成背向第一溝槽凸出的字線；在第一子溝槽的側壁形成第一源汲層；在相鄰第二子溝槽的交界處形成背向第二溝槽凸出的第二源汲層。即基於第一溝槽和第二溝槽的波浪形狀的側壁在基板內形成電晶體，從而避免採用氧化銦鎵鋅(indium gallium zinc oxide，IGZO)材料以及超晶格(Superlattice)技術形成電晶體，從而有利於減少半導體結構的缺陷，提高半導體結構的性能。

由背景技術可知，3D DRAM的性能還有待提升。經分析發現，主要原因在於：3D DRAM主要包括兩種，第一種是基於氧化銦鎵鋅(indium gallium zinc oxide，IGZO)材料，形成具有垂直環形溝道器件結構(CAA，Channel-All-Around)的3D DRAM，然而IGZO材料的均勻一致性難以控制，缺陷較多；第二種是基於超晶格(Superlattice)技術，形成由不同材料的交替層組成的結構，即形成矽和鍺矽的交替層，然而沉積多層矽和鍺矽會造成較多的界面缺陷。

本公開實施例提供一種半導體結構的製造方法，包括：在基板內形成第一溝槽和第二溝槽，第一溝槽包括多個第一子溝槽，第二溝槽包括多個第二子溝槽，第一子溝槽和第二子溝槽的側壁均呈外凸形。在相鄰第一子溝槽的交界處形成背向第一溝槽凸出的字線；在第一子溝槽的側壁形成第一源汲層；在相鄰第二子溝槽的交界處形成背向第二溝槽凸出的第二源汲層。即基於第一溝槽和第二溝槽的波浪形狀的側壁在基板內形成電晶體，從而避免採用IGZO以及Superlattice技術形成電晶體，以減少半導體結構的缺陷，提高半導體結構的性能。

下面將結合圖式對本公開的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本公開各實施例中，為了使讀者更好地理解本公開實施例而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本公開實施例所要求保護的技術方案。

如圖1(a)、圖1(b)~圖27(a)、圖27(b)所示，本公開一實施例提供一種半導體結構的製造方法，以下將結合圖式對本申請一實施例提供的半導體結構的製造方法進行詳細說明。需要說明的是，為了便於描述以及清晰地示意出半導體結構製作方法的步驟，圖1(a)、圖1(b)~圖27(a)、圖27(b)均為半導體結構的局部結構示意圖。

參考圖1(a)~圖1(b)，圖1(b)為圖1(a)所示的半導體結構的俯視圖，提供基板1，在基板1內形成第一溝槽2。第一溝槽2的深度方向為第一方向X；第一溝槽2包括多個在第一方向X排布的第一子溝槽20，第一子溝槽20的側壁均呈外凸形。即，第一溝槽2的側壁為波浪形狀。為了更加直觀，圖1(b)以及後續的俯視圖中均採用白色填充塊示意第一溝槽2。

具體地，採用博世(Bosch)工藝形成第一溝槽2。博世工藝包括蝕刻和鈍化兩步交替進行的工藝。首先，採用各向同性蝕刻形成一個第一子溝槽20；在第一子溝槽20的內壁形成鈍化層；去除第一子溝槽20底部的鈍化層；採用各向同性蝕刻形成另一個第一子溝槽20。即重複進行蝕刻和鈍化的工藝，從而形成多個第一子溝槽20以構成第一溝槽2。

在一些實施例中，基板1的材料可以為單晶矽。單晶矽的材料穩定性，且相比於IGZO層以及矽和鍺矽的交替層，單晶矽的缺陷易於控制，從而有利於保證半導體結構的性能。另外，基於單晶矽材料，博世工藝所採用的蝕刻氣體可以為六氟化硫，鈍化氣體可以為八氟環丁烷。

此外，基板1內可以具有摻雜離子，且基板1內摻雜離子的類型可以與後續形成的第一源汲層61和第二源汲層62(參考圖27(a))中的摻雜離子的類型相反。

在一些實施例中，第一子溝槽20的在第一方向X上的深度h為1μm~2μm，此深度h能夠便於後續形成合適尺寸的第一源汲層61(參考圖24)。第一子溝槽20朝向基板1凸出的尺寸s約為幾十奈米，從而便於後續形成孔洞24(參考圖5)。

參考圖2(a)~圖2(b)，圖2(b)為圖2(a)所示的半導體結構的俯視圖，在第一溝槽2的側壁形成第一隔離膜21，位於相鄰第一子溝槽20交界處的第一隔離膜21朝向第一子溝槽20的內部凸出設置。即，由於第一溝槽2的側壁具有波浪形狀，因而，形成於第一溝槽2側壁的第一隔離膜21也具有波浪形狀。

示例地，採用各向同性沉積工藝或利用熱氧化法形成氧化矽膜以作為第一隔離膜21。在第二方向Y上，第一隔離膜21的厚度可以為厚度20nm~50nm。需要說明的是，在第一隔離膜21的厚度處於上述範圍時，能夠便於後續在去除相鄰第一子溝槽20交界處的第一隔離膜21時，保留位於第一子溝槽20側壁的第一隔離膜21。即，若第一隔離膜21的厚度過大，則不易露出位於相鄰第一子溝槽20交界處的基板1；若第一隔離膜21的厚度過小，則可能同時去除所有的第一隔離膜21。

此外，部分第一隔離膜21還可以覆蓋基板1的上表面，後續將去除該部分的第一隔離膜21。

參考圖3(a)~圖3(b)，圖3(b)為圖3(a)所示的半導體結構的俯視圖，以基板1自身為掩膜，沿第一方向X蝕刻位於相鄰第一子溝槽20的交界處的部分第一隔離膜21。即，採用各向異性蝕刻工藝將相鄰第一子溝槽20交界處凸出的第一隔離膜21切平，從而使得此處的第一隔離膜21變薄。

參考圖4，採用各向同性蝕刻工藝，去除位於相鄰第一子溝槽20的交界處的剩餘的第一隔離膜21，以露出位於相鄰第一子溝槽20的交界處的基板1。此步驟的半導體結構的俯視圖未發生變化，可以參考圖3(b)。

也就是說，經過各向異性蝕刻後，相鄰第一子溝槽20交界處的第一隔離膜21比第一子溝槽20側壁的第一隔離膜21更薄；在各向同性蝕刻工藝中，相鄰第一子溝槽20交界處的第一隔離膜21會更快地被去除，從而暴露了一定寬度的基板1。

在第一方向X上，相鄰第一子溝槽20交界處的暴露的基板1的寬度L為20nm~50nm。需要說明的是，暴露的基板1的寬度在上述範圍時，有利於後續形成合適尺寸的孔洞24，即避免孔洞24的內徑過小或相鄰孔洞24發生互連。

至此，基於圖3(a)~圖3(b)以及圖4所示的步驟，可以去除位於相鄰第一子溝槽20交界處的第一隔離膜21，以露出位於相鄰第一子溝槽20的交界處的基板1。

參考圖5，對被第一隔離膜21露出基板1進行蝕刻，以形成孔洞24。此步驟的半導體結構的俯視圖未發生變化，可以參考圖3(b)。

示例地，對暴露的基板1進行各向同性蝕刻，使得基板1被進一步打開從而形成孔洞24。在第二方向Y上，孔洞24的深度可以為100nm~200nm。需要說明的是，若孔洞24的深度過小，則孔洞24可能難以為字線32提供充足的填充位置，從而提高字線32的電阻；當孔洞24的深度過大時，則可能會在字線32中產生孔隙等缺陷。當孔洞24的深度處於上述範圍時，能夠便於後續進行字線32填充，保證字線32具有合適的尺寸，並減少字線32內的缺陷，從而提高半導體結構的性能。

至此，基於圖3(a)~圖3(b)、圖4以及圖5所示的步驟，可以在相鄰第一子溝槽20的交界處形成背向第一溝槽2凸出的孔洞24。即，第一隔離膜21可以作為形成孔洞24的掩膜層，用於控制形成孔洞24的位置以及尺寸。

參考圖6，在孔洞24的內壁形成閘介電層31。此步驟的半導體結構的俯視圖未發生變化，可以參考圖3(b)。示例地，採用熱氧化工藝在孔洞24的內壁形成氧化矽以作為電晶體的閘介電層31。在另一些實施例中，可以採用原子層沉積工藝在孔洞24的內壁沉積高介電常數材料以作為閘介電層31。

參考圖7(a)~圖7(b)，圖7(b)為圖7(a)所示的半導體結構的俯視圖，在第一溝槽2的側壁以及孔洞24內形成初始字線321。示例地，採用各向同性沉積工藝沉積鎢和氮化鈦作為初始字線321。

參考圖8(a)~圖8(b)，圖8(b)為圖8(a)所示的半導體結構的俯視圖，採用各向同性蝕刻工藝以去除位於第一溝槽2側壁和孔洞24內的部分初始字線321，孔洞24內剩餘的初始字線321作為字線32。字線32作為電晶體的閘極，閘介電層31還覆蓋字線32。具體地，閘介電層31覆蓋字線32遠離第一溝槽2內部的側面。

至此，基於圖7(a)~圖7(b)以及圖8(a)~圖8(b)所示的步驟，可以在相鄰第一子溝槽20的交界處形成背向第一溝槽2凸出的字線32，字線32沿第三方向Z延伸。

參考圖9(a)~圖9(b)，圖9(b)為圖9(a)所示的半導體結構的俯視圖，在孔洞24內和第一子溝槽20的側壁形成初始絕緣層331。示例地，採用各向同性沉積工藝沉積氮化矽以作為初始絕緣層331，從而封閉孔洞24。初始絕緣層331的材料可以與第一隔離膜21的材料不同，從而避免在後續去除第一隔離膜21的過程中將絕緣層33去除。

參考圖10(a)~圖10(b)，圖10(b)為圖10(a)所示的半導體結構的俯視圖，以基板1本身為掩膜，沿第一方向X蝕刻位於第一子溝槽20側壁的初始絕緣層331，剩餘的初始絕緣層331作為絕緣層33。絕緣層33的側壁與孔洞24開口齊平。閘介電層31還覆蓋絕緣層33的表面。

至此，基於圖9(a)~圖9(b)以及圖10(a)~圖10(b)所示的步驟，可以在孔洞24內形成絕緣層33，絕緣層33位於字線32朝向第一溝槽2的一側。需要說明的是，形成絕緣層33的目的主要包括兩方面：第一，將字線32與後續形成的電容極板72(參考圖26(a))相隔離，以避免發生短路；第二，絕緣層33可以在第一方向X上與後續形成的第一源汲層61(參考圖24)正對，即，減少字線32與第一源汲層61的正對面積，從而降低漏電的風險。

參考圖11(a)~圖11(b)，圖11(b)為圖11(a)所示的半導體結構的俯視圖，形成字線32後，更包括：在第一溝槽2中填充犧牲層22。犧牲層22可以在後續形成第二溝槽5、第二源汲層62、第二金屬矽化物層63以及位元線64等步驟中保護第一溝槽2不受到汙染，從而保證半導體結構的性能。

示例地，在第一溝槽2中沉積氧化矽以作為犧牲層22。沉積氧化矽後還可以進行平坦化處理，以磨平基板1的上表面和犧牲層22的上表面。在一些實施例中，犧牲層22的材料可以與第一隔離膜21的材料相同，如此，後續可以利用同一工藝步驟去除犧牲層22和第一隔離膜21，從而簡化生產工藝。

參考圖12，圖12為俯視圖，去除部分基板1、部分犧牲層22以形成多個間隔設置的隔離溝槽4，多個隔離溝槽4在第二方向Y上延伸並在第三方向Z上排列。

示例地，在基板1和犧牲層22上形成掩膜，利用掩膜蝕刻基板1和犧牲層22。需要注意的是，在蝕刻過程中，字線32不能夠被切斷。

參考圖13，圖13為俯視圖，形成多個間隔設置的第一隔離結構41；多個第一隔離結構41沿第二方向Y延伸且在第三方向Z上排布。第一隔離結構41包覆多條字線32，即第一隔離結構41未將字線32截斷。此外，第一隔離結構41還將犧牲層22分割為多個。

示例地，在隔離溝槽4中填充氮化矽以作為第一隔離結構41，此後，進行平坦化處理以磨平基板1、犧牲層22和第一隔離結構41的上表面。在一些實施例中，第一隔離結構41的材料可以與犧牲層22的材料不同，從而可以避免在後續去除犧牲層22的過程中消耗第一隔離結構41。

參考圖14(a)~圖14(b)，圖14(b)為圖14(a)所示的半導體結構的俯視圖，形成第一隔離結構41後，在基板1內形成第二溝槽5，第二溝槽5深度方向為第一方向X；第二溝槽5包括多個在第一方向X排布的第二子溝槽50，第二子溝槽50的側壁呈外凸形。即第二溝槽5也具有波浪狀的側壁。第一隔離結構41還橫跨第一溝槽2和第二溝槽5。為了更加直觀，圖14(b)以及後續的俯視圖中均採用白色填充塊示意第二溝槽5。

具體地，採用博世工藝形成第二溝槽5，有關第二溝槽5具體的形成工藝可參考第一溝槽2的詳細說明。

需要說明的是，第一隔離結構41與基板1的材料可以不同，因而在蝕刻基板1以形成第二溝槽5的過程中，第一隔離結構41可以不被去除。

在另一些實施例中，也可以先形成沿第三方向Z延伸的第二溝槽5，此後，再形成沿第二方向Y延伸的第一隔離結構41，以將第二溝槽5分割為多個。比如，先在同一工藝步驟中形成第一溝槽2和第二溝槽5；此後，在第二溝槽5中填充犧牲材料；此後，在第一溝槽2中形成第一隔離膜21、字線32、絕緣層33等結構；此後，形成第一隔離結構41以橫跨第一溝槽2和第二溝槽5。由於第一溝槽2和第二溝槽5可以集成在同一工藝步驟，因而簡化生產工藝。

參考圖15(a)~圖15(b)，圖15(b)為圖15(a)所示的半導體結構的俯視圖，在第二溝槽5的側壁形成初始第二隔離膜511，位於相鄰第二子溝槽50交界處的初始第二隔離膜511朝向第二子溝槽50的內部凸出設置。即，由於第二溝槽5的側壁具有波浪形狀，因而，形成於第二溝槽5側壁的初始第二隔離膜511也具有波浪形狀。

示例地，採用各向同性沉積工藝形成氮化矽膜以作為初始第二隔離膜511。

參考圖16(a)~圖16(b)，圖16(b)為圖16(a)所示的半導體結構的俯視圖，以基板1自身為掩膜，沿第一方向X蝕刻位於相鄰第二子溝槽50的交界處的部分初始第二隔離膜511。即，採用各向異性蝕刻工藝將相鄰第二子溝槽50交界處凸出的初始第二隔離膜511切平，從而使得此處的初始第二隔離膜511變薄。

參考圖17，採用各向同性蝕刻工藝，去除位於相鄰第二子溝槽50的交界處的剩餘的初始第二隔離膜511，以露出位於相鄰第二子溝槽50的交界處的基板1，剩餘的初始第二隔離膜511作為第二隔離膜51。也就是說，在各向同性蝕刻工藝中，相鄰第二子溝槽50交界處較薄的初始第二隔離膜511會更快地被去除，從而暴露了一定寬度的基板1。此步驟的半導體結構的俯視圖未發生變化，可以參考圖16(b)。

至此，基於圖16(a)~圖16(b)以及圖17所示的步驟，可以去除位於相鄰第二子溝槽50交界處的初始第二隔離膜511，以露出位於相鄰第二子溝槽50的交界處的基板1。

參考圖18，對被第二隔離膜51露出基板1進行摻雜處理以形成第二源汲層62。示例地，利用等離子體摻雜處理向基板1內注入n型摻雜離子從而形成第二源汲層62。此步驟的半導體結構的俯視圖未發生變化，可以參考圖16(b)。

第二源汲層62和字線32均位於第一溝槽2與第二溝槽5之間，且第二源汲層62與字線32相對設置。第二源汲層62還與閘介電層31相接觸。

另外，在第三方向Z上相鄰排布的第二源汲層62被第一隔離結構41隔開，從而避免發生相互干擾。在第一方向X上排布的第二源汲層62被第二隔離膜51隔開，從而避免發生互聯。

至此，基於圖16(a)~圖16(b)、圖17以及圖18所示的步驟，可以在相鄰第二子溝槽50的交界處形成背向第二溝槽5凸出的第二源汲層62。也就是說，第二隔離膜51可以作為形成第二源汲層62的掩膜，從而避免相鄰第二源汲層62在第一方向X上產生互聯。

參考圖19，去除靠近第二溝槽5內部的部分第二源汲層62，以形成接觸口52。示例地，採用各向同性蝕刻去除被第二隔離膜51露出的部分第二源汲層62，以增大第二源汲層62被露出的面積。此步驟的半導體結構的俯視圖未發生變化，可以參考圖16(b)。

參考圖20，在接觸口52中形成第二金屬矽化物層63。即，形成與第二源汲層62相接觸的第二金屬矽化物層63，且第二金屬矽化物層63位於第二源汲層62靠近第二溝槽5內部的一側。示例地，先在接觸口52內沉積一層金屬層，對金屬層進行退火處理，以使金屬層與第二源汲層62發生反應從而生成第二金屬矽化物層63。

第二金屬矽化物層63能夠減少後續形成的位線64與第二源汲層62的接觸電阻，從而提高半導體結構的電性能。在另一些實施例中，也可以不形成第二金屬矽化物層63。

需要說明的是，接觸口52能夠增大第二金屬矽化物層63與第二源汲層62的接觸面積，從而降低接觸電阻。在一些實施例中，第二金屬矽化物層63可以只附著於接觸口52的內壁，而不填充滿接觸口52，即後續形成的位線64還可以填充於接觸口52，從而有利於增大位線64的填充空間，並且增大位元線64與第二金屬矽化物層63的接觸面積。在另一些實施例中，第二金屬矽化物層63也可以填充滿接觸口52。

參考圖21(a)~圖21(b)，形成填充第二溝槽5的多條位線64，位線64沿第一方向X延伸，位線64與第二源汲層62電連接，即每條位線64在第一方向X上與多個第二源汲層62電連接。在第三方向Z上相鄰排布的兩條位元線64被隔離結構41隔開。位元線64還與第二金屬矽化物層63相接觸。

示例地，在第二溝槽5中沉積鎢和氮化鈦等金屬以作為位元線64。沉積金屬後，對金屬進行拋光磨平。

參考圖22(a)~圖22(b)，回刻部分位元線64，並形成第三隔離膜57以封閉第二溝槽5的頂部。第三隔離膜57能夠對位線64起到保護作用，避免其受到汙染、氧化。

參考圖23(a)~圖23(b)，形成位線64後，去除犧牲層22。另外，還去除位於第一子溝槽20側壁的第一隔離膜21，從而露出第一子溝槽20的側壁。

示例地，採用溼法蝕刻工藝去除犧牲層22和第一隔離膜21。

參考圖24，去除犧牲層22後，在第一子溝槽20的側壁形成第一源汲層61。第一源汲層61還與閘介電層31相接觸。具體地，對第一子溝槽20的側壁進行摻雜處理，以形成第一源汲層61。示例地，採用等離子體摻雜工藝在第一溝槽2內暴露的基板1中注入n型摻雜離子。

需要注意的是，第一源汲層61在第二方向Y上的摻雜深度較淺，從而能夠使得第一源汲層61與字線32在第一方向上X上錯開，避免二者之間產生交疊區，或者減小二者的交疊面積，進而避免第一源汲層61與字線32之間發生漏電的問題。

另外，在第三方向Z上相鄰排布的第一源汲層61被第一隔離結構41隔開，以避免相鄰第一源汲層61之間發生相互干擾。

參考圖25(a)~圖25(b)，在第一溝槽2的側壁以及基板1的上表面形成初始介質層811，初始介質層811還覆蓋第一源汲層61。示例地，沉積高介電常數材料以作為初始介質層811。高介電常數材料有利於提高電容容量。

參考圖26(a)~圖26(b)，去除位於基板1上表面的初始介質層811，第一溝槽2側壁的初始介質層811作為介質層71。

繼續參考圖26(a)~圖26(b)，形成填充第一溝槽2的多個電容極板82，電容極板82還覆蓋介質層81；多個電容極板82在第三方向Z上排列並在第一方向X上延伸。在第三方向Z上相鄰排布的電容極板82被第一隔離結構41隔開。

也就是說，第一源汲層61、電容極板82、介質層81構成了電容，此電容與第一源汲層61、第二源汲層62和字線32所構成的電晶體相連。可以理解的是，由於第一源汲層61還作為電容的一個極板，因而有利於省去第一源汲層61與電容之間的電連接結構，如此，生產工藝更加簡單。

示例地，在第一溝槽2中填充鎢和氮化鈦等金屬作為電容極板82，此後，對電容極板82以及基板1的上表面進行拋光處理。

參考圖27(a)~圖27(b)，回刻部分電容極板82，並沉積第四隔離膜23以封閉第一溝槽2的頂部，第四隔離膜23可以對電容極板82起到保護作用。示例地，第四隔離膜23的材料可以為氮化矽。

至此，基於圖1(a)~圖27(b)所示的步驟，可以完成3D DRAM的前段製造。值得注意的是，按照前述順序進行各工藝步驟有利於減少對半導體結構的汙染，減少雜質殘留。在另一些實施例中，也可以對各工藝步驟的順序可以進行調整。比如，先形成第二溝槽5，並基於波浪形狀的第二溝槽5形成第二源汲層62、第二金屬矽化物層63以及位元線64等結構；此後，再形成第一溝槽2，並基於波浪形狀的第一溝槽2形成字線32、介質層81、電容極板82等結構。再比如，先形成第一溝槽2、字線32、第一源汲層61、介質層81和電容極板82等結構，此後再形成第二溝槽5、第二源汲層62和位元線64等結構。

綜上所述，採用博世工藝形成具有波浪形狀的第一溝槽2和第二溝槽5，並基於波浪形狀的第一溝槽2形成字線32和第一源汲層61，基於波浪形狀的第二溝槽5形成第二源汲層62。由此，可以在矽基板內形成電晶體，且避免使用IGZO和Superlattice這兩種技術，從而可以減少半導體結構內的缺陷，提高半導體結構的性能。

本公開另一實施例還提供一種半導體結構的製造方法，該製造方法與前述實施例半導體結構的製造方法大致相同，主要的區別在於：該製造方法還形成了電極層7，且電極層7與位線64在第三方向Z上間隔設置。下面將對該製造方法進行詳細說明。該製造方法與前述實施例的製造方法相同或相似的部分可以參考前面的詳細說明，在此不再贅述。

參考圖1~圖13，形成第一溝槽2、字線32、絕緣層33、閘介電層31、第一隔離結構41、犧牲層22等結構。有關上述結構製造步驟的詳細說明可以參考前述實施例的製造方法，在此不再贅述。

參考圖28(a)~圖28(b)，圖28(b)為俯視圖，圖28(a)為圖28(b)在A-A1方向上的剖面圖，形成第一隔離結構41後，在基板1內形成第二溝槽5，第二溝槽5深度方向為第一方向X；第一溝槽2與第二溝槽5在第二方向Y上排布；第二溝槽5包括多個在第一方向X排布的第二子溝槽50，第二子溝槽50的側壁呈外凸形。即第二溝槽5也具有波浪狀的側壁。第一隔離結構41還橫跨第一溝槽2和第二溝槽5。第一隔離結構41將第二溝槽5分割為多個間隔設置的位線電極槽54。需要說明的是，為了更加直觀，圖28(b)以及後續的俯視圖中均採用白色填充塊示意第二溝槽5。

具體地，採用博世工藝形成第二溝槽5，有關第二溝槽5具體的形成工藝可參考第一溝槽2的詳細說明。

參考圖29(a)~圖29(b)，圖29(b)為俯視圖，圖29(a)為圖29(b)在A-A1方向上的剖面圖，形成填充第二溝槽5的初始第二隔離結構531，即初始第二隔離結構531填充於位元線電極槽54。在第三方向Z上，初始第二隔離結構531與第一隔離結構41交替設置。示例地，在第二溝槽5中沉積氮化矽以作為初始第二隔離結構531，即初始第二隔離結構531的材料可以與第一隔離結構41的材料相同。

參考圖30(a)~圖30(b)，圖30(b)為俯視圖，圖30(a)為圖30(b)在A-A1以及B-B1方向上的剖面圖，對初始第二隔離結構531進行圖形化處理，以形成第二隔離結構53。第二隔離結構53沿第二方向Y延伸，並將位線電極槽54分割為位線槽541和電極槽542。也就是說，第二溝槽5包括在第三方向Z間隔設置的位線槽541和電極槽542。位線槽541包括多個在第一方向X排布的子位線槽5410，電極槽542包括多個在第一方向X排布的子電極槽5420。子電極槽5420和子位線槽5410的側壁均呈外凸形。在第三方向Z上，第二子溝槽50包括子電極槽5420和子位線槽5410。

參考圖31(a)~圖31(b)，圖31(b)為俯視圖，圖31(a)為圖31(b)在A-A1以及B-B1方向上的剖面圖，在位線槽541和電極槽542的側壁形成初始第二隔離膜511；位於相鄰子位線槽5410交界處的初始第二隔離膜511朝向位線槽541的內部凸出設置；位於相鄰子電極槽5420交界處的初始第二隔離膜511朝向電極槽542的內部凸出設置。即，由於位線槽541和電極槽542的側壁具有波浪形狀，因而，形成於位線槽541和電極槽542側壁的初始第二隔離膜511也具有波浪形狀。

示例地，採用各向同性沉積工藝形成氮化矽膜以作為初始第二隔離膜511。

參考圖32(a)~圖32(b)，圖32(b)為俯視圖，圖32(a)為圖32(b)在A-A1以及B-B1方向上的剖面圖，以基板1自身為掩膜，沿第一方向X蝕刻位於相鄰子位線槽5410的交界處的部分初始第二隔離膜511，以及位於相鄰子電極槽5420的交界處的部分初始第二隔離膜511。即，採用各向異性蝕刻工藝將相鄰子位線槽5410交界處以及相鄰子電極槽5420交界處凸出的初始第二隔離膜511切平。

參考圖33，採用各向同性蝕刻工藝，去除位於相鄰子位線槽5410的交界處的剩餘的初始第二隔離膜511，以露出位於相鄰子位線槽5410的交界處的基板1；並去除位於相鄰子電極槽5420的交界處的剩餘的初始第二隔離膜511，以露出位於相鄰子電極槽5420的交界處的基板1。子電極槽5420側壁以及子位線槽5410側壁的初始第二隔離膜511作為第二隔離膜51。也就是說，在各向同性蝕刻工藝中，相鄰子位線槽5410交界處以及相鄰子電極槽5420交界處較薄的初始第二隔離膜511會更快地被去除，從而暴露了一定寬度的基板1。此步驟的半導體結構的俯視圖未發生變化，可以參考圖32(b)。

至此，基於圖31(a)~圖31(b)、圖32(a)~圖32(b)以及圖33所示的步驟，可以形成位於子位線槽5410側壁以及子電極槽5420側壁的第二隔離膜51，第二隔離膜51露出相鄰子位線槽5410的交界處的基板1，並露出相鄰子電極槽5420交界處的基板1。

參考圖34(a)~圖34(c)，圖34(c)為俯視圖，圖34(a)為圖34(c)在A-A1方向上的剖面圖，圖34(b)為圖34(c)在B-B1方向上的剖面圖。形成填充電極槽542的第一掩膜層55，第一掩膜層55露出位線槽541。示例地，在電極槽542和位線槽541內填充光微影膠以作為初始第一掩膜層，對初始第一掩膜層進行光微影處理，以去除位線槽541內的初始第一掩膜層，剩餘的初始第一掩膜層作為第一掩膜層55。部分第一掩膜層55還位於基板1的上表面。

繼續參考圖34(a)，在相鄰子位線槽5410的交界處形成背向第二溝槽5凸出的第二源汲層62。第二源汲層62還與閘介電層31相接觸。示例地，形成第二隔離膜51後，對相鄰子位線槽5410交界處的基板1進行等離子體摻雜處理以形成第二源汲層62。即，第二隔離膜51可以為形成第二源汲層62的掩膜，用於控制第二源汲層62的位置和尺寸，且避免在第一方向X上相鄰的第二源汲層62產生互聯。第二源汲層62的摻雜離子可以為n型離子。

第二源汲層62和字線32均位於第一溝槽2與第二溝槽5之間，且第二源汲層62與字線32相對設置。

在第三方向Z上相鄰的第二源汲層62之間具有第一隔離結構41。因此，在第三方向Z上相鄰的第二源汲層62之間是相互隔離的。在第一方向X上相鄰的第二源汲層62之間具有第二隔離膜51，因此，在第一方向X上相鄰的第二源汲層62之間也是相互隔離的。

參考圖35，去除靠近第二溝槽5內部的部分第二源汲層62，以形成接觸口52。示例地，以第一掩膜層55和第二隔離膜51為掩膜，採用各向同性蝕刻去除被第二隔離膜51露出的部分第二源汲層62，以增大第二源汲層62被露出的面積。此步驟的半導體結構的俯視圖以及B-B1方向上的剖面圖未發生變化，可以參考圖34(c)和圖34(b)。

參考圖36(a)~圖36(c)，圖36(c)為俯視圖，圖36(a)為圖36(c)在A-A1方向上的剖面圖，圖36(b)為圖36(c)在B-B1方向上的剖面圖。去除第一掩膜層55，形成填充位線槽541的第二掩膜層56，第二掩膜層56露出電極槽542。示例地，將舊的光微影膠清洗完畢，在位線槽541和電極槽542內填充新的光微影膠以作為初始第二掩膜層，對初始第二掩膜層進行光微影處理，以去除位於電極槽542內的初始第二掩膜層，剩餘的初始第二掩膜層作為第二掩膜層56。部分第二掩膜層56還位於基板1的上表面。

繼續參考圖36(b)，對相鄰子電極槽5420的交界處的基板1進行重摻雜處理，以形成重摻雜層71。示例地，採用等離子體摻雜處理在基板1內注入p形摻雜離子以作為重摻雜層71。也就是說，重摻雜層71內的摻雜離子的類型可以與基板1內的摻雜離子的類型相同。如此，可以為基板1內的電荷提供快速流出通道，避免電荷在基板1內累積。

在第二方向Y上，重摻雜層71的摻雜深度小於第二源汲層62的摻雜深度。即，重摻雜層71較小的摻雜深度能夠避免第二源汲層62與重摻雜層71相接觸，且避免重摻雜層71與閘介電層31相接觸，進而避免發生漏電或短路的問題。

需要說明的是，由於子位線槽5410和子電極槽5420側壁的第二隔離膜51在同一工藝步驟中形成，因而生產工藝更為簡單。在另一些實施例中，第二隔離膜51可以只形成於子位線槽5410的側壁，而不形成於子電極槽5420的側壁，由此，可以露出整個電極槽542的側壁，從而可以在整個電極槽542的側壁形成重摻雜層71，由此，可以增大重摻雜層71與基板1的接觸面積，從而提高基板1內電荷的流出速度。

參考圖37(a)~圖37(c)，圖37(c)為俯視圖，圖37(a)為圖37(c)在A-A1方向上的剖面圖，圖37(b)為圖37(c)在B-B1方向上的剖面圖。去除第二掩膜層56，露出位線槽541。

繼續參考圖37(a)，在第二源汲層62朝向位線槽541內部的一側形成第二金屬矽化物層63。第二金屬矽化物層63還位於接觸口52內。示例地，先在接觸口52內沉積一層金屬層，對金屬層進行退火處理，以使金屬層與第二源汲層62發生反應從而生成第二金屬矽化物層63。

需要說明的是，接觸口52能夠增大第二金屬矽化物層63與第二源汲層62的接觸面積，從而降低接觸電阻。在一些實施例中，第二金屬矽化物層63可以只附著於接觸口52的內壁，而不填充滿接觸口52，即後續形成的位線64還可以填充於接觸口52，從而有利於增大位線64的填充空間，並且增大位元線64與第二金屬矽化物層63的接觸面積。在另一些實施例中，第二金屬矽化物層63也可以填充滿接觸口52。

參考圖37(b)，在重摻雜層71朝向電極槽542內部的一側形成第一金屬矽化物層72。示例地，在重摻雜層71的側壁形成金屬層，進行高溫退火處理以使金屬層與重摻雜層71進行反應，從而生成第一金屬矽化物層72。

在一些實施例中，可以同時形成第一金屬矽化物層72和第二金屬矽化物層63，從而簡化生產工藝，降低生產成本。第一金屬矽化物層72可以位於重摻雜層71與後續形成的導電層73之間，從而減少後續形成的導電層73與重摻雜層71的接觸電阻；第二金屬矽化物層63可以位於後續形成的位線64與第二源汲層62之間，從而減少形成的位線64與第二源汲層62的接觸電阻，進而提高半導體結構的電性能。在另一些實施例中，也可以不形成第一金屬矽化物層72和第二金屬矽化物層63。

參考圖38(a)~圖38(c)，圖38(c)為俯視圖，圖38(a)為圖38(c)在A-A1方向上的剖面圖，圖38(b)為圖38(c)在B-B1方向上的剖面圖。形成填充位線槽541的位線64，位元線64與第二金屬矽化物層63相連，且位線64與第二源汲層62電連接。形成填充電極槽542的導電層73，導電層73與重摻雜層71電連接。

示例地，在位線槽541和電極槽542中同時沉積鎢和氮化鈦等金屬材料層，位於位線槽541中的金屬材料層作為位線64，位於電極槽542中的金屬材料層作為導電層73。由於位線64和導電層73可以在同一工藝步驟中形成，因而生產工藝更加簡單。沉積金屬材料層後，可以對金屬材料層進行拋光磨平。

由圖38(a)~圖38(c)可知，位線64沿第一方向X延伸，且每條位線64在第一方向X上與多個第二源汲層62電連接。在第三方向Z上相鄰的兩條位線64之間具有第一隔離結構41和第二隔離結構53。導電層73沿第一方向X延伸，在第三方向Z上相鄰的兩條導電層73之間具有第一隔離結構41和第二隔離結構53。即，位線64可以與導電層73平行，且二者在第三方向Z上交替設置。

至此，基於圖36(a)~圖36(c)、圖37(a)~圖37(c)和圖38(a)~圖38(c)所示的步驟，可以在電極槽542內形成電極層7，電極層7與基板1電連接。電極層7包括第一金屬矽化物層72、導電層73和重摻雜層71。在另一些實施例中，電極層7可以包括導電層73和重摻雜層71，或者電極層7可以只由導電層73構成。

參考圖39(a)~圖39(c)，圖39(c)為俯視圖，圖39(a)為圖39(c)在A-A1方向上的剖面圖，圖39(b)為圖39(c)在B-B1方向上的剖面圖。回刻部分位元線64和部分導電層73，並形成第三隔離膜57以封閉位線槽541和電極槽542的頂部。第三隔離膜57能夠對位線64和導電層73起到保護作用，避免其受到汙染、氧化。

參考圖40(a)~圖40(b)，圖40(b)為俯視圖，圖40(a)為圖40 (b)在A-A1方向上的剖面圖。去除犧牲層22以及位於第一子溝槽20側壁的第一隔離膜21，從而露出第一子溝槽20的側壁。示例地，採用溼法蝕刻工藝去除犧牲層22和第一隔離膜21。

參考圖41(a)~圖41(b)，在第一子溝槽20的側壁形成第一源汲層61。此步驟的半導體結構的俯視圖未發生變化，可以參考圖40(b)。圖41(a)為圖40(b)在A-A1方向上的剖面圖，圖41(b)為圖40(b)在B-B1方向上的剖面圖。第一源汲層61還與閘介電層31相接觸。另外，在第三方向Z上相鄰的第一源汲層61之間具有第一隔離結構41，以避免相鄰第一源汲層61之間發生相互干擾。另外，在第一方向X上相鄰的第一源汲層61之間還具有絕緣層33。

具體地，對第一子溝槽20的側壁進行摻雜處理，以形成第一源汲層61。示例地，採用等離子體摻雜工藝在第一溝槽2內暴露的基板1中注入n型摻雜離子。

參考圖42(a)~圖42(b)，圖42(b)為俯視圖，圖42(a)為圖42(b)在A-A1方向上的剖面圖。在第一溝槽2的側壁形成介質層81，介質層81還覆蓋第一源汲層61。

繼續參考圖42(a)~圖42(b)，在第一溝槽2內形成多個間隔設置的電容極板82，電容極板82還覆蓋介質層81；多個電容極板82在第三方向Z上排列並在第一方向X上延伸。在第三方向Z上相鄰排布的電容極板82被第一隔離結構41隔開。

參考圖43(a)~圖43(d)，圖43(d)為俯視圖，圖43(a)為圖43(d)在A-A1方向上的剖面圖，圖43(b)為圖43(d)在B-B1方向上的剖面圖，圖43(c)為圖43(d)在C-C1方向上的剖面圖。回刻部分電容極板82，並沉積第四隔離膜23以封閉第一溝槽2的頂部。

至此，基於圖1(a)~圖13以及圖28(a)~圖43(c)所示的步驟，可以完成3D DRAM的前段製造。值得注意的是，按照前述順序進行各工藝步驟有利於減少對半導體結構的汙染，減少雜質殘留。在另一些實施例中，也可以對各工藝步驟的順序可以進行調整。比如，先形成第二溝槽5，並將第二溝槽5分割為位線槽541和電極槽542，此後，基於波浪形狀的位線槽541形成第二源汲層62、第二金屬矽化物層63以及位元線64等結構，並在電極槽542內形成電極層7；此後，再形成第一溝槽2，並基於波浪形的第一溝槽2形成字線32、介質層81、電容極板82等結構。再比如，先形成第一溝槽2、字線32、第一源汲層61、介質層81和電容極板82等結構，此後再形成第二溝槽5、第二源汲層62和位元線64等結構。

綜上，本實施例的製造方法在前一實施例的製造方法的基礎上，形成了與基板1電連接的電極層7，電極層7可以與外圍區中的電源相連。由此，可以避免電荷在基板1內積累，從而避免浮體效應，進而提高半導體結構的性能。另外，電極層7還可以包括重摻雜層71和第一金屬矽化物層72，以引導電荷快速流出。

本公開又一實施例還提供了一種半導體結構，此半導體結構可以採用前面兩個實施例所述的半導體結構的製造方法進行製造，有關此半導體結構的詳細說明可以參考前述的詳細說明，在此不再贅述。下面將結合圖式對半導體結構進行詳細說明。

示例一，如圖27(a)~圖27(b)所示，半導體結構包括：基板1，基板1內具有第一溝槽2和第二溝槽5，且二者的深度方向均為第一方向X；第一溝槽2包括多個在第一方向X排布的第一子溝槽20，第二溝槽5包括多個在第一方向X排布的第二子溝槽50，且第一子溝槽20和第二子溝槽50的側壁均呈外凸形；相鄰第一子溝槽20的交界處具有背向第一溝槽2凸出的字線32；第一子溝槽20的側壁具有第一源汲層61；相鄰第二子溝槽50的交界處具有背向第二溝槽5凸出的第二源汲層62；第二源汲層62和字線32均位於第一溝槽2與第二溝槽5之間，且第二源汲層62與字線32相對設置。

下面將對半導體結構進行具體說明。

首先需要說明的是，半導體結構內具有第一方向X、第二方向Y和第三方向Z，這三個方向不相同。示例地，第一方向X垂直於第二方向Y和第三方向Z，且第二方向Y與第三方向Z垂直。在一些實施例中，半導體結構可以為動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)。半導體結構更包括：閘介電層31，閘介電層31覆蓋字線32遠離第一溝槽2內部的側面，閘介電層31還與第一源汲層61和第二源汲層62相接觸。即第一源汲層61、第二源汲層62、字線32和閘介電層31可以用於構成電晶體T(參考圖44(a))。

半導體結構更包括：填充第一溝槽2的多個電容極板82；多個電容極板82在第三方向Z上間隔排布且沿第一方向X延伸，電容極板82還填充於第一溝槽2內。半導體結構更包括：位於第一溝槽2側壁的介質層81，例如介質層81位於第一溝槽2相對的兩個側壁，介質層81還位於第一源汲層61與電容極板82之間。即第一源汲層61、介質層81和電容極板82構成電容。電容與電晶體T可構成基本的存儲單元。

參考圖44(a)，圖44(a)示出了圖27(a)的局部放大圖。在向字線32提供開啟電壓時，可形成兩個溝道，即字線32上下兩側的第一源汲層61與第二源汲層62之間均有電流流動。在電晶體T導通時，電容可以存儲電荷或釋放電荷。

繼續參考圖27(b)，第一溝槽2和第二溝槽5在第二方向Y上排列，且二者均沿第三方向Z延伸。在一些實施例中，第一溝槽2為多個，第二溝槽5為多個，且第一溝槽2和第二溝槽5在第二方向Y上交替排布，從而有利於增多晶體管T和電容的數量，進而提高存儲容量。

在一些實施例中，參考圖27(a)~圖27(b)，多個第一源汲層61在第三方向Z上間隔排列；多個第二源汲層62在第三方向Z上間隔排列；字線32沿第三方向Z延伸。也就是說，多個電晶體可以在第三方向Z上排列，且字線32可以作為在第三方向Z上排列的多個電晶體的閘極。此外，第一源汲層61和第二源汲層62均可以在第三方向Z上延伸，即二者在第三方向Z上可以均可以為柱狀結構。

繼續參考圖27(a)~圖27(b)，半導體結構更包括填充於第二溝槽5的多條位線64，多條位線64在第三方向Z上間隔排布且沿第一方向X延伸；位線64與第二源汲層62電連接。也就是說，位線64與第一方向X排布的多個第二源汲層62電連接。位元線64與外圍電路電連接，位元線64用於讀取存儲單元的存儲資料或者向存儲單元寫入資料。

此外，半導體結構更包括第一隔離結構41，多個第一隔離結構41沿第二方向Y延伸且在第三方向Z上排布；第一隔離結構41橫跨第一溝槽2和第二溝槽5。也就是說，第一隔離結構41用於隔離在第三方向Z上排列的多個電晶體，但並未截斷字線32。具體地，在第三方向Z上相鄰排布的第一源汲層61被第一隔離結構41隔開，在第三方向Z上相鄰排布的第二源汲層62被第一隔離結構41隔開。即，在第三方向Z上相鄰的第一源汲層61之間具有第一隔離結構41，在第三方向Z上相鄰的第二源汲層62之間具有第一隔離結構41。此外，第一隔離結構41還用於隔離在第三方向Z上相鄰的位線64，以及在第三方向Z上相鄰的電容極板72。

值得注意的是，在示例一中，在相鄰第一隔離結構41之間的第二溝槽5呈連續狀態。因此，位線64在第三方向Z相對的兩側還與第一隔離結構41相接觸，第二源汲層62在所述第三方向Z相對的兩側還與第一隔離結構41相接觸。

示例二，參考圖43(a)~圖43(d)，以及圖44(a)~圖44(c)。圖44(a)為圖43(a)的局部放大圖，圖44(b)為圖43(b)的局部放大圖，圖44(c)為半導體結構的局部剖面放大圖，且該剖面垂直於第一方向X。半導體結構包括：基板1，基板1內具有第一溝槽2和第二溝槽5，且二者的深度方向均為第一方向X，二者的排布方向為第二方向Y，二者的延伸方向均為第三方向Z；第二溝槽5包括在第三方向Z間隔設置的位線槽541和電極槽542；第一溝槽2包括多個在第一方向X排布的第一子溝槽20，位線槽541包括多個在第一方向X排布的子位線槽5410；相鄰第一子溝槽20的交界處具有背向第一溝槽2凸出的字線32；第一子溝槽20的側壁具有第一源汲層61；相鄰子位線槽5410的交界處具有背向第二溝槽5凸出的第二源汲層62；電極槽542內具有電極層7，且電極層7與基板1電連接。

由此可知，示例一所示的半導體結構與示例二所示的半導體結構大致相同，主要區別在於，二者的第二溝槽5及其內部的結構不同。二者的第一溝槽2及其內部的結構可以相同，例如，二者的字線32、閘介電層31、絕緣層33、第一源汲層61、電容極板82、介質層81等結構可以相同。二者相同或相似的部分可以參考示例一的詳細說明，下面將結合圖式對二者的區別進行詳細說明。

參考圖43(b)，電極槽542包括多個在第一方向X排布的子電極槽5420，子電極槽5420呈外凸形。參考圖43(b)和圖44(b)，電極層7包括電連接的重摻雜層71和導電層73，重摻雜層71至少位於相鄰子電極槽5420的交界處的基板1內，導電層73填充於電極槽542內。在另一些實施例中，重摻雜層71還可以覆蓋電極槽542的整個側壁。另外，電極層7還可以包括第一金屬矽化物層72，第一金屬矽化物層72位於導電層73與重摻雜層71之間。

在一些實施例中，半導體結構更包括沿第二方向Y延伸的第二隔離結構53。第一隔離結構41將第二溝槽5分割為多個在第三方向Z排列的位線電極槽54，第二隔離結構53將位元線電極槽54分割為位線槽541和電極槽542。由此，可以實現位線64與電極層7之間的隔離。

在示例二中，由於半導體結構更包括與基板1電連接的電極層7，從而可以避免浮體效應。電極層7與位線64平行設置，且二者在第三方向Z上交替排列，並被第二隔離結構53隔開。

對比示例一和示例二可知，示例一中相鄰第一隔離結構41之間的第二溝槽5呈連續狀態，示例二中相鄰第一隔離結構41之間的第二溝槽5被第二隔離結構53截斷。因此，示例一中位線64在第三方向Z上的長度等於第一源汲層62在第三方向Z上的長度，並等於相鄰第一隔離結構41之間的距離。示例二中位線64在第三方向Z上的長度小於第一源汲層61在第三方向Z上的長度，還小於相鄰第一隔離結構41之間的距離。

示例三，參考圖43(a)~圖44(c)，以及圖45-圖52，半導體結構包括陣列區AR和外圍區P，陣列區AR的基板1內具有電晶體組T0，電晶體組T0包括在第一方向X排列的多層電晶體T；電晶體T包括字線32、第二源汲層62和兩個第一源汲層61，字線32與第二源汲層62在第二方向Y排布，兩個第一源汲層61在第一方向X上排列，並位於字線32的相對兩側；在第一方向X上，相鄰兩個電晶體T共用一個第一源汲層61；外圍區P內具有子字線驅動器SWD，字線32與子字線驅動器SWD電連接，子字線驅動器SWD不同時為第一方向X上相鄰兩條字線32提供開啟訊號。

也就是說，示例一和示例二示出了半導體結構的陣列區AR，示例三在示例一和示例二的基礎之上，還示出了半導體結構的外圍區P，以及外圍區P和陣列區AR之間的各結構的連接關係。下面將結合圖式對示例三進行詳細說明。

在一些實施例中，參考圖45，電晶體組T0(參考圖43(a))為多個，且多個電晶體組T0在基板1內陣列排布。即多個電晶體組T0在第二方向Y上排布，且多個電晶體組T0還在第三方向Z上排布。換言之，在第三方向Z排列的多個電晶體組T0構成電晶體單元T1，且多個電晶體單元T1在第二方向Y上排列。由此，可以增加電晶體組T0的數量，從而提高半導體結構的存儲容量。需要說明的是，圖43(d)中的虛線框示出了一個電晶體單元T1在基板1上的正投影的位置。

參考圖43(a)~圖44(c)，字線32沿第三方向Z延伸，且一條字線32被電晶體單元T1同一層的多個電晶體T共用。在一些實施例中，字線32在基板1內為陣列排布，即，多條字線32在第一方向X上排布，且多條字線32還在第二方向Y上排布。此外，位線64填充於第二溝槽5內，且每一位線64連接同一電晶體組T0的多個第二源汲層62。

參考圖45，圖45示出了半導體結構在後段製程中的一種俯視圖，為了更加直觀，圖45僅示出了部分結構。在前段製程完成後，在電容極板82的上表面形成電容插塞83，在位線64的上表面形成位線接觸層BLC，在電極層7的上表面形成電極接觸層74。電容插塞83、位線接觸層BLC以及電極接觸層74可以均在第一方向X上延伸。圖45中虛線框示出了一個電晶體組T1在基板1上的正投影的位置。以下將對陣列區AR與外圍區P的連接結構以及連接關係進行詳細說明。

參考圖46，外圍區P內具有子字線驅動器SWD，子字線驅動器SWD與字線32電連接，用於向字線32提供開啟訊號或關閉訊號。子字線驅動器SWD與字線32之間的連接關係如下：

參考圖46-圖47，子字線驅動器SWD與字線32可通過引線柱36電連接。具體地，陣列區AR包括存儲區AR1和臺階區AR2，臺階區AR2與存儲區AR1在第三方向Z上排布。字線32從存儲區AR1延伸至臺階區AR2內，且在基板1上表面指向基板1下表面的方向上，多條字線32的長度依次增大，即越底層的字線32越長。臺階區AR2內具有多個在第一方向X延伸的引線柱36，多個引線柱36與多個字線32一一對應相連，且引線柱36與子字線驅動器SWD電連接。即，通過層次蝕刻的方式，使得各層字線32在基板1上的正投影錯開，並通過引線柱36連出。

在一些實施例中，參考圖46，臺階區AR2為兩個，兩個臺階區AR2在第三方向Z上排布且位於存儲區AR1的相對兩側。由此，可以為引線柱36提供更加充足的空間位置，從而增大多個引線柱36之間距離，以降低相鄰引線柱36之間的寄生電容。

在一些實施例中，多個子字線驅動器SWD分別位於陣列區AR在第三方向Z排列的相對兩側。即多個子字線驅動器SWD分別與臺階區AR2相對設置，如此，可以減小子字線驅動器SWD與臺階區AR2之間的距離，從而有利於減小走線長度，降低走線電阻。另外，由於子字線驅動器SWD需要在基板1上佔據較大的面積，而引線柱36在臺階區AR2層次排開，有利於為子字線驅動器SWD提供更加充足的空間位置。

在一些實施例中，參考圖46，同一電晶體單元T1的多條字線32可以從陣列區AR的同一側延伸至同一臺階區AR2內，與同一電晶體單元T1的字線32相連的引線柱36位於陣列區AR的同一側。因此，與同一電晶體單元T1電連接的多個子字線驅動器SWD可以位於陣列區AR的同一側，從而便於將子字線驅動器SWD與引線柱36電連接，從而有利於減小走線長度，降低走線電阻。

另外，相鄰電晶體單元T1的字線32可以分別從陣列區AR的兩側延伸至兩個臺階區AR2內。這種交替排列的方式有利於提高結構的均一性，還能夠增大多個引線柱36之間的間距，從而降低寄生電容。此外，與相鄰電晶體單元T1電連接的多個子字線驅動器SWD分別位於陣列區AR的不同兩側，使得多個子字線驅動器SWD均勻分佈于外圍區P，還能夠為子字線驅動器SWD提供更充足的空間位置，且減少空間浪費。

需要說明的是，由於上下兩個電晶體T共用一個第一源汲層61，因此，為了防止發生讀寫錯誤，可以不同時開啟上下相鄰的兩個電晶體T。即，子字線驅動器SWD不同時為第一方向X上相鄰兩條字線32提供開啟訊號。

在一些實施例中，電晶體T包括隔離電晶體和有效電晶體，隔離電晶體和有效電晶體在第一方向X上交替排列。向隔離電晶體提供常關的電壓，以使其隔離兩個有效電晶體。換言之，兩個有效電晶體之間設有一個隔離電晶體，從而增大了有效電晶體之間的距離，且隔離電晶體處於常關狀態，從而對兩個有效電晶體起到隔離作用，避免相鄰兩個有效電晶體之間的相互干擾。

在一些實施例中，結合參考圖46和圖57，有效電晶體的字線32為第一字線321，隔離電晶體的字線32為第二字線322。即，字線32包括在第一方向X上交替排列的第一字線321和第二字線322，其中，多條第一字線321分別與不同的子字線驅動器SWD電連接，多條第二字線322連接同一常關訊號源。具體地，多條第一字線321分別通過第一導線34與不同的子字線驅動器SWD相連。多條第二字線322可以通過第二導線35連接在一起，常關訊號源向第二導線35施加常關訊號。在一些實施例中，第二導線35可以直接與常關訊號源相連。在另一些實施例中，第二導線35可以與提供常關訊號的子字線驅動器SWD相連。由此，可以減少子字線驅動器SWD的數量，從而減少半導體結構的體積。

需要說明的是，第一導線34與第二導線35可以從相對兩側與引線柱36相連，從而避免產生交叉，進而降低干擾。示例地，參考圖46，第一導線34與引線柱36的右側相連，第二導線35與引線柱36的左側相連。

在另一些實施例中，不同字線32也可與不同的子字線驅動器SWD電連接，因而，有效電晶體和隔離電晶體可以根據子字線驅動器SWD提供的訊號而互相切換，因而，可以更加靈活地利用電晶體T。

參考圖48-圖50，外圍區P內還具有感測放大器SA，感測放大器SA與位線64電連接，用於檢測位元線64上的訊號，並對位元線64的訊號進行放大。感測放大器SA與位線64之間的連接結構及連接關係如下：

參考圖48，形成電容插塞83、位線接觸層BLC和電極接觸層74後，更包括：在電容插塞83的上表面形成第一接觸層84，在位線接觸層BLC的上表面形成第二接觸層BL2，在電極接觸層74的上表面形成第三接觸層75。除了在邊緣位置的第一接觸層84、第二接觸層BL2和第三接觸層75，其餘位於陣列區AR中間位置的第一接觸層84、第二接觸層BL2和第三接觸層75均被第二方向Y排列的相鄰兩個電晶體組T0所共用。也就是說，電容極板82被其兩側的電晶體組T0共用，位線64被其兩側的電晶體組T0共用，電極層7被其兩側的電晶體組T0共用。由此，有利於提高基板1面積的利用效率。

在一些實施例中，多個第一接觸層84與多個第三接觸層75排列在第二方向Y上的同一直線上，多個第二接觸層BL2排列在另一第二方向Y的直線上。這樣的排列方式能夠便於後續設置連接線。

結合參考圖48和圖49，感測放大器SA與位線64可以通過位線連接線BL1電連接。

具體地，多條位線連接線BL1在第二方向Y延伸且在第三方向Z排列；位線連接線BL1與多條位線64電連接，即位線連接線BL1連接一行在第二方向Y排列的第二接觸層BL2，從而電連接一行位線64。位線連接線BL1與字線32交叉設置，二者的交叉點可以對應一個電晶體T。

在一些實施例中，參考圖49，多個感測放大器SA分別位於陣列區AR在第二方向Y排列的相對兩側。由此，可以為感測放大器SA提供更加充足的空間位置。另外，位線連接線BL1的端部還設有第四接觸層BL3，第四接觸層BL3用於與感測放大器SA電連接。在多個感測放大器SA分別位於陣列區AR的相對兩側時，多個第四接觸層BL3也分別位於陣列區AR相對的兩個邊緣，如此，有利於增加第四接觸層BL3之間的間距，從而降低第四接觸層BL3之間的寄生電容。在另一些實施例中，多個感測放大器SA也可以位於陣列區AR的同一側。

相鄰位線連接線BL1分別連接陣列區AR不同兩側的感測放大器SA。因此，多個感測放大器SA的排布方式更為均一，生產工藝更簡單；另外，位於同一側的多個第四接觸層BL3之間的間距相同，有利於均衡寄生電容。

參考圖50，圖50為位線連接線BL1的局部剖面圖，且該剖面垂直於第二方向Y，位線連接線BL1的頂部和側壁具有第五隔離膜65，以便於保護位線連接線BL1，並將位線連接線BL1與字線32相隔離。第五隔離層65的材料可以為氮化矽或氧化矽。

外圍區P內還具有偏壓訊號源(圖中未示出)，電極層7與偏壓訊號源電連接，偏壓訊號源為電極層7提供偏壓訊號，以固定基板1的電位，避免電荷在基板1內累積。電極層7與偏壓訊號源的連接結構和連接關係如下所述：

參考圖51，在第二溝槽5包括在第三方向Z間隔設置的位線槽541和電極槽542，且電極槽542具有與基板1電連接的電極層7的情況下：半導體結構更包括：電極連接線76，電極連接線76與多個電極層7電連接，電極連接線76與偏壓訊號源連接。在一些實施例中，電極連接線76包括相連的第一電極連接線77和多條第二電極連接線78，其中，第一電極連接線77在第二方向Y上延伸，第二電極連接線78在第三方向Z上延伸；第二電極連接線78與多個電極層7電連接，即第二電極連接線78與第三接觸層75(參考圖49)相連，進而與電極層7電連接。通過上述連接方式，多個電極層7能夠獲取同一偏壓訊號，從而有利於簡化結構。

在另一些實施例中，在不設置電極層7的情況下，則無需設置電極連接線76。外圍區P內還具有電容訊號源(圖中未示出)，電容極板82與電容訊號源的電連接。電容訊號源為電容極板82提供電容訊號，電容極板82與電容訊號源的連接結構和連接關係如下所述：

參考圖51，半導體結構更包括：極板連接線85，極板連接線85與多個電容極板82電連接，極板連接線85與電容訊號源電連接。在一些實施例中，極板連接線85包括相連的第一極板連接線86和多條第二極板連接線87，其中，第一極板連接線86在第二方向Y上延伸，第二極板連接線87在第三方向Z上延伸；第二極板連接線87與多個電容極板82電連接。通過上述連接方式，多個電容極板82能夠獲取同一電容訊號，從而有利於簡化結構。示例的，電容訊號可以為接地電壓。

在一些實施例中，第一極板連接線86與第一電極連接線77分別位於陣列區AR的相對兩側；第二極板連接線87與第二電極連接線78在第二方向Y上交替排列。由此，極板連接線85與電極連接線76的排列方式更簡單，且能夠避免二者之間產生交叉關係，從而有利於降低訊號干擾。這種排列方式還有利於縮短極板連接線85和電極連接線76的長度。另外，極板連接線85與電極連接線76可以同層設置，即二者可以通過同一工藝步驟形成，從而有利於降低生產成本。另外，極板連接線85和電極連接線76之間可以設置第三隔離結構79，第三隔離結構79的材料可以為氮化矽。

參考圖52，圖52示出了完整的半導體結構，綜上所述，本公開實施例所提供的半導體結構具有3D堆疊的電晶體T和電容，電晶體T和電容構成存儲單元。在第一方向X，可以通過不同時開啟相鄰存儲單元的方式，以避免相鄰存儲單元的干擾。即字線32包括在第一方向X上交替設置的第一字線321和第二字線322，多個第一字線321可以連接不同的子字線驅動器SWD，第二字線322上的訊號可以為常關訊號。在第三方向Z，相鄰存儲單元被第一隔離結構41隔開。另外，位線64通過一條位線連接線BL1電連接在一起，並連接至感測放大器SA。所有電極層7可以電連接在一起，所有電容極板82可以電連接在一起。前述佈局方式有利於降低訊號干擾，且避免空間浪費，從而有利於提高半導體結構的性能。

1:基板 2:第一溝槽 20:第一子溝槽 21:第一隔離膜 22:犧牲層 23:第四隔離膜 24:孔洞 31:閘介電層 32:字線 321:第一字線 322:第二字線 33:絕緣層 331:初始絕緣層 34:第一導線 35:第二導線 36:引線柱 4:隔離溝槽 41:隔離結構 5:第二溝槽 50:第二子溝槽 51:第二隔離膜 511:初始第二隔離膜 52:接觸口 53:第二隔離結構 531:初始第二隔離結構 54:位線電極槽 541:位線槽 5410:子位線槽 542:電極槽 5420:子電極槽 55:第一掩膜層 56:第二掩膜層 57:第三隔離膜 61:第一源汲層 62:第二源汲層 63:第二金屬矽化物層 64:位線 65:第五隔離膜 7:電極層 71:重摻雜層 72:第一金屬矽化物層 73:導電層 74:電極接觸層 75:第三接觸層 76:電極連接線 77:第一電極連接線 78:第二電極連接線 79:第三隔離結構 81:介質層 811:初始介質層 82:電容極板 83:電容插塞 84:第一接觸層 85:極板連接線 86:第一極板連接線 87:第二極板連接線 BL1:位線連接線 BL2:第二接觸層 BL3:第四接觸層 BLC:位線接觸層 AR:陣列區 AR1:存儲區 AR2:臺階區 h:深度 L:寬度 P:外圍區 s:尺寸 SA:感測放大器 SWD:子字線驅動器 T:電晶體 T0:電晶體組 T1:電晶體單元 X:第一方向 Y:第二方向 Z:第三方向

此處的圖式被併入說明書中並構成本說明書的一部分，示出了符合本公開的實施例，並與說明書一起用於解釋本公開的原理。顯而易見地，下面描述中的圖式僅僅是本公開的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些圖式獲得其他的圖式。

圖1(a)、圖1(b)、圖2(a)、圖2(b)、圖3(a)、圖3(b)、圖4、圖5、圖6、圖7(a)、圖7(b)、圖8(a)、圖8(b)、圖9(a)、圖9(b)、圖10(a)、圖10(b)、圖11(a)、圖11(b)、圖12、圖13、圖14(a)、圖14(b)、圖15(a)、圖15(b)、圖16(a)、圖16(b)、圖17、圖18、圖19、圖20、圖21(a)、圖21(b)、圖22(a)、圖22(b)、圖23(a)、圖23(b)、圖24、圖25(a)、圖25(b)、圖26(a)、圖26(b)、圖27(a)、圖27(b)分別示出了本公開一實施例提供的半導體結構的製造方法中各步驟對應的不同結構示意圖。

圖28(a)、圖28(b)、圖29(a)、圖29(b)、圖30(a)、圖30(b)、圖31(a)、圖31(b)、圖32(a)、圖32(b)、圖33、圖34(a)、圖34(b)、圖34(c)、圖35、圖36(a)、圖36(b)、圖36(c)、圖37(a)、圖37(b)、圖37(c)、圖38(a)、圖38(b)、圖38(c)、圖39(a)、圖39(b)、圖39(c)、圖40(a)、圖40(b)、圖41(a)、圖41(b)、圖42(a)、圖42(b)、圖43(a)、圖43(b)、圖43(c)、圖43(d)分別示出了本公開另一實施例提供的半導體結構的製造方法中各步驟對應的不同結構示意圖。

圖44(a)為圖43(a)的局部放大圖。

圖44(b)為圖43(b)的局部放大圖。

圖44(c)為半導體結構的局部剖面放大圖。

圖45~圖46、圖48~圖49以及圖51~圖52示出了本公開一實施例提供的半導體結構的在後段製程中的不同俯視圖。

圖47示出了本公開又一實施例提供的半導體結構中的臺階區的示意圖；

圖50示出了本公開又一實施例提供的半導體結構中的位元線連接線的局部剖面圖。

1:基板

2:第一溝槽

20:第一子溝槽

23:第四隔離膜

31:閘介電層

32:字線

33:絕緣層

5:第二溝槽

50:第二子溝槽

51:第二隔離膜

57:第三隔離膜

61:第一源汲層

62:第二源汲層

63:第二金屬矽化物層

64:位線

81:介質層

82:電容極板

X:第一方向

Y:第二方向

Claims (10)

1. 一種半導體結構，其包括：基板(1)，所述基板(1)內具有第一溝槽(2)和第二溝槽(5)，且二者的深度方向均為第一方向(X)；所述第一溝槽(2)包括多個在所述第一方向(X)排布的第一子溝槽(20)，所述第二溝槽(5)包括多個在所述第一方向(X)排布的第二子溝槽(50)，且所述第一子溝槽(20)和所述第二子溝槽(50)的側壁呈外凸形；相鄰所述第一子溝槽(20)的交界處具有背向所述第一溝槽(2)凸出的字線(32)；所述第一子溝槽(20)的側壁具有第一源汲層(61)；相鄰所述第二子溝槽(50)的交界處具有背向所述第二溝槽(5)凸出的第二源汲層(62)；所述第二源汲層(62)和所述字線(32)均位於所述第一溝槽(2)與所述第二溝槽(5)之間，且所述第二源汲層(62)與所述字線(32)相對設置。
2. 如請求項1所述的半導體結構，其更包括：閘介電層(31)，所述閘介電層(31)覆蓋所述字線(32)遠離所述第一溝槽(2)內部的側面，所述閘介電層(31)還與所述第一源汲層(61)和所述第二源汲層(62)相接觸。
3. 如請求項1或2所述的半導體結構，其更包括：填充所述第一溝槽(2)的多個電容極板(72)；多個所述電容極板(72)在第三方向(Z)上間隔排布且沿所述第一方向(X)延伸；所述第三方向(Z)垂直於所述第一方向(X)；所述半導體結構更包括：位於所述第一溝槽(2)側壁的介質層(71)，所述介質層(71)還位於所述第一源汲層(61)與所述電容極板(72)之間； 所述半導體結構更包括：填充於所述第二溝槽(5)的多條位線(64)，多條所述位線(64)在第三方向(Z)上間隔排布且沿所述第一方向(X)延伸；所述第三方向(Z)垂直於所述第一方向(X)；所述位線(64)與所述第二源汲層(62)電連接；所述字線(32)沿所述第三方向(Z)延伸；多個所述第一源汲層(61)在所述第三方向(Z)上間隔排列；多個所述第二源汲層(62)在所述第三方向(Z)上間隔排列。
4. 如請求項3所述的半導體結構，其中所述位元線(64)在所述第三方向(Z)上的長度等於所述第一源汲層(61)在所述第三方向(Z)的長度。
5. 如請求項3所述的半導體結構，其中所述第二溝槽(5)包括在第三方向(Z)間隔設置的位線槽(541)和電極槽(542)；所述第一溝槽(2)包括多個在所述第一方向(X)排布的第一子溝槽(20)，所述位線槽(541)包括多個在所述第一方向(X)排布的子位線槽(5410)，所述電極槽(542)包括多個在所述第一方向(X)排布的子電極槽(5420)，所述子位線槽(5410)和所述子電極槽(5420)側壁均呈外凸形；所述第二子溝槽(50)包括所述子電極槽(5420)和所述子位線槽(5410)；所述位線(64)填充於所述位線槽(541)內；所述第二源汲層(62)位於相鄰所述子位線槽(5410)的交界處；所述電極槽(542)內具有電極層(7)，且所述電極層(7)與所述基板(1)電連接；其中，所述電極層(7)包括電連接第一金屬矽化物層(72)、重摻雜層(71)和導電層(73)，所述重摻雜層(71)至少位於相鄰所述子電極槽(5420)的交界處的所述基板(1)內，所述導電層(73)填充於所述電極槽(542)內；第一金屬矽化物層(72)位於所述導電層(73)和所述重摻雜層(71)之間。
6. 如請求項1或2所述的半導體結構，其中所述半導體結構包括陣列區(AR)和外圍區(P)，所述陣列區(AR)的所述基板內具有電晶體組(T0)，所述電晶體組(T0)包括在第一方向(X)排列的多層電晶體(T)；所述電晶體(T)包括一條所述字線(32)、一個所述第二源汲層(62)和兩個所述第一源汲層(61)，所述字線(32)與所述第二源汲層(62)在第二方向(Y)排布，兩個第一源汲層(61)在所述第一方向(X)上排列，並位於所述字線(32)的相對兩側；在所述第一方向(X)上，相鄰兩個所述電晶體(T)共用一個所述第一源汲層(61)；所述外圍區(P)內具有子字線驅動器(SWD)，所述字線(32)與所述子字線驅動器(SWD)電連接，所述子字線驅動器(SWD)不同時為所述第一方向(X)上相鄰兩條所述字線(32)提供開啟訊號。
7. 如請求項6所述的半導體結構，其中所述字線(32)包括在所述第一方向(X)上交替排列的第一字線(321)和第二字線(332)，其中，多條所述第一字線(321)分別與不同的所述子字線驅動器(SWD)電連接，多條所述第二字線(332)連接同一常關訊號源。
8. 如請求項6所述的半導體結構，其中所述電晶體組(T0)為多個，在第三方向(Z)排列的多個所述電晶體組(T0)構成電晶體單元(T1)，且多個所述電晶體單元(T1)在所述第二方向(Y)上排列；所述第三方向(Z)與所述第二方向(Y)垂直，且二者均與所述第一方向(X)垂直；所述字線(32)沿所述第三方向(Z)延伸，且一條所述字線(32)被所述電晶體單元(T1)同一層的多個所述電晶體(T)共用；其中，多個所述子字線驅動器(SWD)分別位於所述陣列區(AR)第三方向(Z)排列的相對兩側；與同一所述電晶體單元(T1)電連接的多個所述子字線驅動器(SWD)位於所述陣列區(AR)的同一側；與相鄰所述電晶體單元(T1)電連接的多個所述子字線驅動器(SWD)分別位於所述陣列區(AR)的不同兩側；其中，所述陣列區(AR)包括存儲區(AR1)和兩個臺階區(AR2)，兩個所述臺階區(AR2)在所述第三方向(Z)上排布且位於所述存儲區(AR1)的相對兩側；所述字線(32)從所述存儲區(AR1)延伸至所述臺階區(AR2)內，且在所述基板(1)上表面指向所述基板(1)下表面的方向上，多條所述字線(32)的長度依次增大；所述臺階區(AR2)內具有多個在所述第一方向(X)延伸的引線柱(36)，多個所述引線柱(36)與多個所述字線(32)一一對應相連，且所述引線柱(36)與子字線驅動器(SWD)電連接。
9. 如請求項6所述的半導體結構，其中所述電晶體組(T0)為多個，且多個所述電晶體組(T0)在所述基板(1)內陣列排布；所述半導體結構更包括：填充於所述第二溝槽(5)內的位線(64)，且每一所述位線(64)連接同一所述電晶體組(T0)的多個所述第二源汲層(62)；多條在所述第二方向(Y)延伸且在第三方向(Z)排列的位線連接線(BL1)；所述位線連接線(BL1)與多條所述位線(64)(BL)電連接；所述外圍區(P)內還具有感測放大器(SA)，所述位線連接線(BL1)與所述感測放大器(SA)電連接；其中，多個所述感測放大器(SA)分別位於所述陣列區(AR)在所述第二方向(Y)排列的相對兩側；相鄰所述位線連接線(BL1)分別連接所述陣列區(AR)不同兩側的所述感測放大器(SA)。
10. 如請求項6所述的半導體結構，其中所述第二溝槽(5)包括在第三方向(Z)間隔設置的位線槽(541)和電極槽(542)；所述電極槽(542)具有電極層(7)，所述電極層(7)與所述基板(1)電連接；所述半導體結構更包括：電極連接線(76)，所述電極連接線(76)與多個所述電極層(7)電連接，所述電極連接線(76)與偏壓訊號源電連接；其中，所述半導體結構更包括：介質層(81)和電容極板(82)，所述介質層(81)位於所述第一溝槽(2)相對的兩個側壁；所述電容極板(82)填充於所述第一溝槽(2)內，所述介質層(81)還位於所述第一源汲層(61)與所述電容極板(82)之間；所述半導體結構更包括：極板連接線(85)，所述極板連接線(85)與多個所述電容極板(82)電連接，所述極板連接線(85)與電容訊號源電連接；其中，所述極板連接線(85)包括相連的第一極板連接線(86)和多條第二極板連接線(87)，其中，所述第一極板連接線(86)在所述第二方向(Y)上延伸，所述第二極板連接線(87)在所述第三方向(Z)上延伸；所述第二極板連接線(87)與多個所述電容極板(82)電連接；所述電極連接線(76)包括相連的第一電極連接線(77)和多條第二電極連接線(78)，其中，所述第一電極連接線(77)在所述第二方向(Y)上延伸，所述第二電極連接線(78)在所述第三方向(Z)上延伸；所述第二電極連接線(78)與多個所述電極層(7)電連接；所述第一極板連接線(86)與所述第一電極連接線(77)分別位於所述陣列區(AR)的相對兩側；所述第二極板連接線(87)與所述第二電極連接線(78)在所述第二方向(Y)上交替排列。

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