KR20210079395A - 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법 - Google Patents

일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법 Download PDF

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Abstract

강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor, FeFET)는 반도체 채널, 반도체 채널의 일 단부와 접촉하는 소스 영역, 반도체 채널의 제2 단부와 접촉하는 드레인 영역, 게이트 전극, 반도체 채널과 게이트 전극 사이에 위치된 강유전성 게이트 유전체 층, 및 게이트 전극과 강유전성 게이트 유전체 층 사이에 위치된 양방향 선택기 재료 층(bidirectional selector material layer)을 포함한다.

Description

일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법
관련 출원
본 출원은 2019년 11월 25일자로 출원된 미국 정규 특허 출원 제16/694,340호의 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 제조 방법에 관한 것이다.
강유전성 재료는 인가된 전기장의 부재 시 전하의 자발적인 분극을 나타내는 재료를 지칭한다. 강유전성 재료 내의 전하의 순 분극(P)은 최소 에너지 상태에서 0이 아니다. 따라서, 재료의 자발적인 강유전성 분극이 발생하고, 강유전성 재료는 반대 극성 유형들의 표면 전하들을 2개의 대향 표면들 상에 축적한다. 그 사이에 걸쳐 인가된 전압(V)의 함수로서 강유전성 재료의 분극(P)은 히스테리시스를 나타낸다. 강유전성 재료의 잔류 분극과 보자력장(coercive field)의 곱은 강유전성 재료의 유효성을 특성화하기 위한 메트릭이다.
강유전성 메모리 디바이스는 정보를 저장하는 데 사용되는 강유전성 재료를 포함하는 메모리 디바이스이다. 강유전성 재료는 메모리 디바이스의 메모리 재료로서 작용한다. 강유전성 재료의 쌍극자 모멘트는 강유전성 재료에 정보를 저장하기 위해 강유전성 재료에 대한 인가된 전기장의 극성에 따라 2개의 상이한 배향들(예를 들어, 결정 격자에서, 산소 및/또는 금속 원자 위치들과 같은 원자 위치들에 기초한 "상향" 또는 "하향" 분극 위치들)로 프로그래밍된다. 강유전성 재료의 쌍극자 모멘트의 상이한 배향들은 강유전성 재료의 쌍극자 모멘트에 의해 생성된 전기장에 의해 검출될 수 있다. 예를 들어, 쌍극자 모멘트의 배향은 전계 효과 트랜지스터 강유전성 메모리 디바이스에서 강유전성 재료에 인접하게 제공된 반도체 채널을 통과하는 전류를 측정함으로써 검출될 수 있다.
본 개시내용의 일 양태에 따르면, 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor, FeFET)는 반도체 채널, 반도체 채널의 일 단부와 접촉하는 소스 영역, 반도체 채널의 제2 단부와 접촉하는 드레인 영역, 게이트 전극, 반도체 채널과 게이트 전극 사이에 위치된 강유전성 게이트 유전체 층, 및 게이트 전극과 강유전성 게이트 유전체 층 사이에 위치된 양방향 선택기 재료 층(bidirectional selector material layer)을 포함한다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 형성하는 방법이 제공되며, 본 방법은: 기판 위에 채널-레벨 절연 층들을 형성하는 단계; 채널-레벨 절연 층들의 레벨들에서 반도체 채널들의 수직 스택을 형성하는 단계; 일 측으로부터 다른 측으로, 강유전성 게이트 유전체 층, 양방향 선택기 재료 층, 및 게이트 전극을 포함하는 스택을, 반도체 채널들의 수직 스택 상에 직접 형성하는 단계; 및 반도체 채널들 각각의 일 단부 상에 소스 영역을, 그리고 반도체 채널들 각각의 다른 단부 상에 드레인 영역을 제공하는 단계를 포함하며, 여기서 반도체 채널들, 소스 영역들, 및 드레인 영역들 각각은 강유전성 게이트 유전체 층과 접촉하고, 채널-레벨 절연 층들 각각은 소스 영역들 중 각자의 것 및 드레인 영역들 중 각각의 것과 접촉한다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스 및 반도체 재료 층의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5는 본 개시내용의 제1 실시예에 따른, 트랜지스터-간-레벨 절연 층(inter-transistor-level insulating layer)들 및 희생 재료 층들에 대해 선택적으로 채널-레벨 절연 층들을 측방향으로 리세스시킨 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 6은 본 개시내용의 제1 실시예에 따른, 관형 구성을 갖는 반도체 채널들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7a는 본 개시내용의 제1 실시예에 따른, 일 측으로부터 다른 측으로, 게이트 유전체 층, 선택기 재료 층, 및 워드 라인을 포함하는 층 스택을 각각의 메모리 개구 내에 형성한 후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7b는 도 7a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 7a의 단면의 평면이다.
도 8a는 본 개시내용의 제1 실시예에 따른, 콘택-레벨 유전체 층 및 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 8a의 개략적인 수직 단면도의 평면이다.
도 9는 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 10은 본 개시내용의 제1 실시예에 따른, 도핑된 반도체 층들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11은 본 개시내용의 제1 실시예에 따른, 도핑된 반도체 층들의 측방향 리세싱 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 12는 본 개시내용의 제1 실시예에 따른, 금속성 재료의 컨포멀 퇴적 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들로부터의 그리고 콘택-레벨 유전체 층 위로부터의 금속성 재료의 제거 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 제1 예시적인 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14는 본 개시내용의 제1 실시예에 따른, 유전체 트렌치 충전 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15a는 본 개시내용의 제1 실시예에 따른, 콘택 비아 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 15b는 도 15a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 15a의 개략적인 수직 단면도의 평면이다.
도 16은 본 개시내용의 제2 실시예에 따른, 절연 층들, 도핑된 반도체 층들, 및 희생 재료 층들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 17은 본 개시내용의 제2 실시예에 따른, 단차형 테라스들 및 역-단차형 유전체 재료 부분의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 18은 본 개시내용의 제2 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 19는 본 개시내용의 제2 실시예에 따른, 관형 구성을 갖는 반도체 채널들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 20은 본 개시내용의 제2 실시예에 따른, 일 측으로부터 다른 측으로, 게이트 유전체 층, 선택기 재료 층, 및 워드 라인을 포함하는 층 스택을 각각의 메모리 개구 내에 형성한 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 21은 본 개시내용의 제2 실시예에 따른, 콘택-레벨 유전체 층 및 후면 트렌치들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 22는 본 개시내용의 제2 실시예에 따른, 후면 리세스들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 23은 본 개시내용의 제2 실시예에 따른, 금속성 재료 층들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 24는 본 개시내용의 제2 실시예에 따른, 유전체 트렌치 충전 구조물들 및 콘택 비아 구조물들의 형성 이후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 25는 본 개시내용의 실시예들에 따른 메모리 요소들의 3차원 어레이의 개략적인 회로도이다.
위에서 논의된 바와 같이, 본 개시내용은 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 제조 방법에 관한 것으로, 그 다양한 양태들이 아래에 기술된다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소"에 전기적으로 연결"된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직인 방향에 직각인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩간 접합(chip-to-chip bonding)에 의해 그들 사이에서 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 내부의 총 평면 수만큼 많은 수의 외부 명령들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우, 즉, 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1을 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 도시되어 있다. 제1 예시적인 구조물은 반도체 기판일 수 있는 기판(9)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상부 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 × 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
일 실시예에서, 주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 적어도 하나의 반도체 디바이스가 주변 회로부에 대해 채용되는 경우, 적어도 하나의 반도체 디바이스는 본 명세서에서 적어도 하나의 주변 디바이스로 지칭된다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 퇴적함으로써 형성될 수 있다. 게이트 유전체, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패턴화되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 퇴적하고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 퇴적될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상부 표면은 유전체 라이너들(761, 762)의 상부 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상부 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
저부 절연 층(31)은 실리콘 산화물과 같은 절연 재료의 퇴적에 의해 적어도 하나의 반도체 디바이스(700)의 형성 전에, 동안에, 또는 후에 기판(9)의 상부 표면(7) 위에 형성될 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다. 대안적인 실시예에서, 적어도 하나의 반도체 디바이스(700)는 CMOS 언더 어레이(CMOS under array, "CUA") 구성으로 메모리 어레이 영역(100) 아래에 형성된다. 이 경우, 주변 디바이스 영역(200)은 생략되거나 CUA 구성과 조합하여 사용될 수 있다. 다른 대안적인 실시예에서, 적어도 하나의 반도체 디바이스(700)는 별개의 기판 상에 형성되고, 이어서 메모리 어레이 영역(100)을 포함하는 기판(9)에 접합될 수 있다.
도 2를 참조하면, 단위 층 스택(42, 32A, 42, 32B)의 2개 이상의 반복을 포함하는 재료 층들의 시퀀스가 저부 절연 층(31) 위에 형성될 수 있다. 단위 층 스택은, 저부로부터 상부로, 희생 재료 층(42)의 제1 인스턴스, 채널-레벨 절연 층(32A), 희생 재료 층(42)의 제2 인스턴스, 및 트랜지스터-간-레벨 절연 층(32B)을 포함할 수 있다. 채널-레벨 절연 층(32A) 및 트랜지스터-간-레벨 절연 층(32B)은 본 명세서에서 집합적으로 절연 층들(32)로 지칭된다.
이와 같이, 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)이 제공된다. 본 명세서에 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 이 경우, 절연 층들(32) 및 희생 재료 층들(42)은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들 내에서 교번한다. 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다.
채널-레벨 절연 층들(32A)은 제1 절연 재료를 포함한다. 일 실시예에서, 제1 절연 재료는 보로실리케이트 유리(borosilicate glass, BSG), 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG), 또는 플루오로실리케이트 유리와 같은 도핑된 실리케이트 유리 재료, 또는 유기실리케이트 유리 재료를 포함할 수 있다. 제1 절연 재료는 비도핑된 실리케이트 유리보다 100:1 희석된 불화수소산 내에서 더 높은 에칭 속도를 가질 수 있다. 일 실시예에서, 채널-레벨 절연 층들(32A) 내의 도핑된 실리케이트 유리 재료 또는 유기실리케이트 유리 재료의 조성은, 100:1 희석된 불화수소산 내에서의 비도핑된 실리케이트 유리의 에칭 속도보다 적어도 3배, 및/또는 적어도 10배만큼 큰, 100:1 희석된 불화수소산 내에서의 에칭 속도를 가질 수 있다. 각각의 채널-레벨 절연 층(32A)의 두께는 10 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
트랜지스터-간-레벨 절연 층들(32B)은 제2 절연 재료를 포함한다. 일 실시예에서, 제2 절연 재료는 채널-레벨 절연 층들(32A)의 유전체 재료와 상이한 조성을 갖는 실리케이트 유리 재료를 포함할 수 있다. 일 실시예에서, 제2 절연 재료는 비도핑된 실리케이트 유리(즉, 비도핑된 실리콘 산화물, 예컨대 실리콘 이산화물)를 포함할 수 있다. 일 실시예에서, 채널-레벨 절연 층들(32A)의 제1 절연 재료는, 섭씨 20도에서의 100:1 희석된 불화수소산 용액 내에서 트랜지스터-간-레벨 절연 층들(32B)의 실리케이트 유리 재료의 에칭 속도의 적어도 3배인, 섭씨 20도에서의 100:1 희석된 불화수소산 용액 내에서의 에칭 속도를 가질 수 있다. 각각의 트랜지스터-간-레벨 절연 층(32B)의 두께는 10 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
희생 재료 층들(42)은 절연 층들(32)의 재료들에 대해 선택적으로 제거될 수 있는 희생 재료를 포함한다. 일반적으로, 희생 재료 층들(42)의 재료는 채널-레벨 절연 층들(32A)의 재료에 대해 선택적으로 그리고 트랜지스터-간-레벨 절연 층들(32B)의 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다. 예를 들어, 희생 재료 층들(42)은 비정질 실리콘, 폴리실리콘, 또는 실리콘-게르마늄 합금을 포함할 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함하고/포함하거나, 이로 본질적으로 이루어진다. 각각의 희생 재료 층(42)의 두께는 15 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
채널-레벨 절연 층들(32A)은 수직 반도체 채널들이 후속적으로 형성되는 절연 층들(32)의 제1 서브세트이다. 트랜지스터-간-레벨 절연 층들(32B)은 수직 전계 효과 트랜지스터들의 수직으로 인접한 쌍들 사이에 배치되는 절연 층들(32)의 제2 서브세트이다.
예시된 예에서, 절연 층들(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42)은 최저부 채널-레벨 절연 층(32A) 아래에 놓이는 최저부 희생 층(42)으로 시작될 수 있고, 최상부 채널-레벨 절연 층(32A) 위에 놓이는 최상부 희생 층(42)으로 종단될 수 있다. 그러나, 대안적인 최저부 층 및/또는 대안적인 최상부 층이 교번하는 스택(32, 42)을 위해 채용될 수 있다. 교번하는 스택(32, 42) 내의 채널-레벨 절연 층들(32A)의 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 일 실시예에서, 교번하는 스택(32, 42)은 수직 방향을 따라 반복되는 주기적 구조를 제공하기 위해 단위 층 스택(42, 32A, 42, 43B)의 다수의 반복을 포함할 수 있다.
절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 퇴적될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
일반적으로, 교번하는 스택(32, 42) 내의 모든 절연 층들(32)의 세트는 채널-레벨 절연 층들(32A) 및 트랜지스터-간-레벨 절연 층들(32B)의 수직으로 교번하는 시퀀스를 포함한다. 다시 말하면, 모든 절연 층들(32)이 교번하는 스택(32, 42)으로부터 선택되는 경우, 절연 층들(32)은 채널-레벨 절연 층들(32A) 및 트랜지스터-간-레벨 절연 층들(32B)의 수직으로 교번하는 시퀀스를 포함한다. 채널-레벨 절연 층들(32A)의 각각의 인스턴스는 각자의 상부 표면 및 각자의 저부 표면을 갖는 수평-연장 층으로서 형성되고, 트랜지스터-간-레벨 절연 층들(32B)의 각각의 인스턴스는 각자의 상부 표면 및 각자의 저부 표면을 갖는 수평-연장 층으로서 형성된다. 일 실시예에서, 희생 재료 층들(42) 중 최저부 희생 재료 층 이외의 그리고 희생 재료 층들(42) 중 최상부 희생 재료 층 이외의 각각의 희생 재료 층(42)은 절연 층들(32) 중 각자의 위에 놓인 절연 층 및 절연 층들(32) 중 각자의 아래에 놓인 절연 층과 접촉한다.
도 3을 참조하면, 단차형 표면들이 본 명세서에서 테라스 영역으로 지칭되는 교번하는 스택(32, 42)의 주변 영역에 형성된다. 본 명세서에 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
테라스 영역은, 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 계단 영역(300) 내에 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9)의 상부 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상부 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최저부 층으로부터 교번하는 스택(32, 42) 내의 최상부 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼들"은 각각의 수직 단차부가 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은 희생 재료 층들(42) 각각이 계단들의 각자의 컬럼에서 물리적으로 노출된 상부 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 후속적으로 형성될 메모리 스택 구조물들의 각각의 블록에 대해 계단들의 2개의 컬럼이 형성되어, 계단들의 하나의 컬럼이 홀수의 희생 재료 층들(42)(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하고 계단들의 다른 컬럼이 짝수의 희생 재료 층들(저부로부터 계산됨)에 대해 물리적으로 노출된 상부 표면들을 제공하도록 한다. 희생 재료 층들(42)의 물리적으로 노출된 표면들의 수직 오프셋들의 각자의 세트를 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 채용하는 구성들이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 가져서, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행을 갖지 않도록 한다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단 영역(300) 사이의 경계에 직각일 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 퇴적에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 퇴적될 수 있다. 퇴적된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 퇴적된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상부 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 채용되는 경우, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구들 및 계단 영역(300) 위에 형성된 제2 세트의 개구들을 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속적으로 형성되는 구조물을 지칭한다. 본 명세서에 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속적으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 영역(300)에서 역-단차형 유전체 재료 부분(65), 및 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼질 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상부 표면으로부터 저부 절연 층(31) 내에 위치된 각자의 저부 표면까지 연장될 수 있다. 메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상부 표면에 실질적으로 직각으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 영역(300)에 형성될 수 있다.
도 5를 참조하면, 희생 재료 층들(42) 및 트랜지스터-간-레벨 절연 층들(32B)의 재료들에 대해 선택적으로 채널-레벨 절연 층들(32A)의 물리적으로 노출된 원통형 측벽들을 측방향으로 리세스시키기 위해 등방성 에칭 공정이 수행될 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하고, 트랜지스터-간-레벨 절연 층들(32B)이 비도핑된 실리케이트 유리를 포함하고, 채널-레벨 절연 층들이 도핑된 실리케이트 유리 또는 유기실리케이트 유리를 포함하는 경우, 채널-레벨 절연 층들(32A)의 물리적으로 노출된 측벽들을 측방향으로 리세스시키기 위해 100:1의 희석도에서 또는 더 높은 희석도에서의 희석된 불화수소산을 채용하는 습식 에칭 공정이 수행될 수 있다. 채널-레벨 절연 층들(32A)의 측벽들의 측방향 리세스 거리는 트랜지스터-간-레벨 절연 층들(32B)의 측벽들의 측방향 리세스 거리보다 적어도 3배, 및/또는 적어도 10배, 예컨대 100배 이상만큼 더 클 수 있다.
선택적으로, 희생 재료 층들(42)의 리세스된 측벽들이 트랜지스터-간-레벨 절연 층들(32B)의 측벽들과 대략 수직으로 일치하도록 희생 재료 층들(42)의 측벽들을 리세스시키기 위해 다른 등방성 에칭 공정이 수행될 수 있다. 환형 원통형 공동들(47)의 수직 스택이 메모리 어레이 영역(100) 내의 각각의 메모리 개구(49) 주위에 형성될 수 있다. 각각의 환형 원통형 공동(47)은 채널-레벨 절연 층(32A)의 리세스된 측벽과 일치하는 외측 경계, 및 각자의 메모리 개구(49) 주위의 희생 재료 층들(42)의 측벽들을 포함하는 원통형 수직 평면과 일치하는 내측 경계를 가질 수 있다. 채널-레벨 절연 층들(32A)의 측벽들과 희생 재료 층들(42)의 측벽들 사이의 측방향 리세스 거리는 3 nm 내지 40 nm, 예컨대 5 nm 내지 20 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 거리도 또한 채용될 수 있다.
도 6을 참조하면, 비정질 실리콘 또는 폴리실리콘과 같은 반도체 재료가, 채널-레벨 절연 층들(32A)의 측방향 리세싱에 의해 형성된 환형 원통형 공동들(47) 내에 컨포멀하게 퇴적될 수 있다. 반도체 재료는 p-형 또는 n-형일 수 있는 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작거나 더 큰 도펀트 농도도 또한 채용될 수 있다. 컨포멀하게 퇴적된 반도체 재료의 두께는 각각의 환형 원통형 공동(47)의 전체 체적이 반도체 재료로 충전되도록 선택될 수 있다. 절연 캡 층(70) 및 저부 절연 층(31)의 절연 재료들에 대해 선택적으로 반도체 재료를 에칭하는 이방성 에칭이, 절연 캡 층(70)에 의해 마스킹되지 않는 반도체 재료의 부분들을 제거하기 위해 수행될 수 있다. 각자의 환형 원통형 공동(47)을 충전하는 반도체 재료의 각각의 나머지 관형 부분은 반도체 채널(60)을 구성한다. 각각의 반도체 채널(60)은 관형 형상을 가질 수 있다.
반도체 채널(60)의 각각의 인스턴스는 채널-레벨 절연 층(32A)의 각자의 인스턴스의 측벽 상에 형성될 수 있다. 일 실시예에서, 각각의 반도체 채널(60)은 원통형 외측 측벽, 및 균일한 측방향 오프셋 거리만큼 원통형 외측 측벽으로부터 내향으로 측방향으로 오프셋되는 내측 원통형 측벽을 가질 수 있으며, 이러한 균일한 측방향 오프셋 거리는 도 5의 처리 단계들에서 채널-레벨 절연 층들(32A)의 리세스된 측벽들을 형성하는 등방성 에칭 공정의 측방향 오프셋 거리와 동일할 수 있다. 일 실시예에서, 각각의 반도체 채널(60)은 환형 평면 상부 표면 및 환형 평면 저부 표면을 가질 수 있다. 반도체 채널(60)의 환형 평면 상부 표면 및 환형 평면 저부 표면의 외측 주변부들은 반도체 채널(60)의 원통형 외측 측벽의 상부 주변부 및 하부 주변부에 인접한다. 반도체 채널(60)의 환형 평면 상부 표면 및 환형 평면 저부 표면의 내측 주변부들은 반도체 채널(60)의 원통형 내측 측벽의 상부 주변부 및 하부 주변부에 인접한다. 각각의 반도체 채널(60)의 높이는 반도체 채널(60)의 원통형 외측 측벽이 접촉하는 채널-레벨 절연 층(32A)의 두께와 동일할 수 있다.
도 7a 및 도 7b를 참조하면, 게이트 유전체 층(54)이 각각의 메모리 개구(49) 주위의 반도체 채널들의 수직 스택 내의 각각의 반도체 채널(60)의 내측 측벽들 상에 형성된다. 게이트 유전체 층(54)은 희생 재료 층들(42) 및 트랜지스터-간-레벨 절연 층들(32B)의 물리적으로 노출된 원통형 측벽들 상에 직접 형성될 수 있다. 게이트 유전체 층(54)은 각각의 메모리 개구(49) 내에서 희생 재료 층들(42) 중 최저부 층으로부터 희생 재료 층들(42) 중 최상부 층까지 연속적인 재료 층으로서 수직으로 연장되고, 트랜지스터-간-레벨 절연 층들(32B) 각각의 측벽들과 직접 접촉한다. 게이트 유전체 층(54)은 각각의 메모리 개구(49) 주위에 위치된 반도체 채널들(54)의 각자의 수직 스택에 의해 채널-레벨 절연 층들(32) 각각으로부터 측방향으로 이격된다.
게이트 유전체 층(54)은 강유전성 재료를 포함한다. 일 실시예에서, 게이트 전기 층(54)은 본질적으로 강유전성 재료만으로 이루어진다. 다른 실시예에서, 게이트 유전체 층(54)은 강유전성 재료 필름 및 비-강유전성 유전체 재료 필름(예를 들어, 실리콘 산화물 필름)의 다중-필름 스택을 포함한다. 본 명세서에 사용되는 바와 같이, "강유전성 재료"는 외부 전기장의 부재 시 자발적인 전기 분극을 나타내는 결정질 재료를 지칭한다. 게이트 유전체 층(54) 내의 강유전성 재료는 절연 강유전성 재료일 수 있다. 일 실시예에서, 게이트 유전체 층(54)은 Al, Zr, 및 Si로부터 선택된 적어도 하나의 도펀트를 포함하고 강유전성 비-중심대칭 사방정계 상을 갖는 하프늄 산화물 층을 포함한다. 대안적으로, 바륨 티타네이트, 비스무트 페라이트, 납 티타네이트, 납 지르코네이트 티타네이트 등과 같은 다른 강유전성 재료들이 사용될 수 있다. 게이트 유전체 층(54)은 1.5 nm 내지 15 nm, 예컨대 3 nm 내지 10 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 게이트 유전체 층(54)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다.
양극성 선택기 재료 층(bipolar selector material layer)(56)이 후속적으로 컨포멀 재료 층으로서 게이트 유전체 층(54) 상에 형성된다. 본 명세서에 사용되는 바와 같이, "양극성 선택기 재료"는 바이어스 극성 의존성을 스위칭하지 않고 그에 걸쳐 인가된 바이어스 전압의 크기에 따라 온/오프 스위치로 기능할 수 있는 임의의 재료를 지칭한다(즉, 재료는, 전압의 절대 값이 임계 값보다 큰 경우, 양 또는 음의 전압 하에서 스위칭한다). 선택기 재료 층은 그에 걸쳐 외부적으로 인가된 전압 바이어스의 크기에 따라 전기 격리의 전기적 연결을 제공하는 비-오옴(non-Ohmic) 재료를 포함할 수 있다. 일 실시예에서, 선택기 재료 층은 적어도 하나의 임계 스위치 재료 층을 포함한다. 적어도 하나의 임계 스위치 재료 층은 오보닉 임계 스위치(ovonic threshold switch, OTS) 재료와 같은 비-선형 전기적 거동을 나타내는 임의의 적합한 임계 스위치 재료를 포함한다.
본 명세서에 사용되는 바와 같이, 오보닉 임계 스위치는, 임계 전압 초과의 전압 하에서 낮은 저항률 상태에서 결정화되지 않고, OTS 재료 층에 걸쳐 임계 유지 전압(critical holding voltage) 초과의 전압에 처해 있지 않을 때 높은 저항률 상태로 다시 되돌아가는 디바이스이다. 본 명세서에 사용되는 바와 같이, "오보닉 임계 스위치 재료"는, 인가된 외부 바이어스 전압의 크기에 따라 재료의 저항률이 감소하도록, 인가된 외부 바이어스 전압 하에서의 비-선형 저항률 곡선을 나타내는 재료를 지칭한다. 다시 말하면, 오보닉 임계 스위치 재료는 비-오옴이고, 더 낮은 외부 바이어스 전압 하에서보다 더 높은 외부 바이어스 전압 하에서 더 전도성으로 된다.
오보닉 임계 스위치 재료(OTS 재료)는 높은 저항률 상태에서 비-결정질(예를 들어, 비정질)일 수 있고, OTS 재료에 걸친 그의 임계 전압 초과의 전압의 인가 동안 낮은 저항률 상태에서 비-결정질 상태로 유지(예를 들어, 비정질 상태로 유지)될 수 있다. OTS 재료는 그의 임계 전압 초과의 높은 전압이 임계 유지 전압 미만으로 낮아질 때 높은 저항률 상태로 다시 되돌아갈 수 있다. 저항률 상태 변화들 전체에 걸쳐, 오보닉 임계 스위치 재료는 비-결정질(예를 들어, 비정질) 상태로 유지될 수 있다.
일 실시예에서, 오보닉 임계 스위치 재료는 기록 및 판독 전류 극성들 둘 모두에서 히스테리시스를 나타내는 칼코게나이드 재료를 포함할 수 있다. 칼코게나이드 재료는 As, N, 및 C로부터 선택된 도펀트로 도핑된 GeTe 화합물 또는 Ge-Se 화합물, 예컨대 Ge-Se-As 화합물 반도체 재료일 수 있다. 오보닉 임계 스위치 재료 층은 임의의 오보닉 임계 스위치 재료를 포함할 수 있다. 일 실시예에서, 오보닉 임계 스위치 재료 층은 적어도 하나의 14족 원소들 및 적어도 하나의 16족 원소의 화합물을 포함할 수 있다. 일 실시예에서, 오보닉 임계 스위치 재료 층은 GeSeAs 합금, GeTeAs, GeSeTeSe 합금, GeSe 합금, SeAs 합금, GeTe 합금, 및 SiTe 합금으로부터 선택된 재료를 포함할 수 있고/있거나, 이들로 본질적으로 이루어질 수 있다.
일 실시예에서, 선택기 재료 층의 재료는, 임계 바이어스 전압 크기(임계 전압으로도 지칭됨)를 초과하는 외부 바이어스 전압의 인가 시 내부에서의 선택기 재료의 저항률이 적어도 두 자릿수만큼(즉, 100배 초과만큼) 감소하도록 선택될 수 있다. 일 실시예에서, 선택기 재료 층의 조성 및 두께는 임계 바이어스 전압 크기가 1 V 내지 6 V의 범위에 있을 수 있도록 선택될 수 있지만, 임계 바이어스 전압 크기에 대해 더 작거나 더 큰 전압도 또한 채용될 수 있다. 선택기 재료 층의 두께는, 예를 들어, 1 nm 내지 50 nm, 예컨대 5 nm 내지 25 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
전도성 재료가 메모리 개구들(49) 및 지지 개구들의 각각의 나머지 비충전된 체적 내에 퇴적될 수 있다. 전도성 재료는 적어도 하나의 금속성 재료 및/또는 고농도로 도핑된 반도체 재료를 포함할 수 있다. 예를 들어, 전도성 재료는 선택적인 전도성 금속성 질화물 라이너(예컨대 TiN 라이너, TaN 라이너, 또는 WN 라이너) 및 금속 충전 재료(예컨대, 텅스텐)를 포함할 수 있다.
전도성 재료, 선택기 재료 층(56), 및 게이트 유전체 층(54)의 잉여 부분들이 적어도 하나의 리세스 에칭 공정 및/또는 화학적 기계적 평탄화(CMP) 공정을 채용할 수 있는 평탄화 공정에 의해 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 절연 캡 층(70)의 상부 표면은 적어도 하나의 리세스 에칭 공정 및/또는 CMP 공정을 위한 정지 층으로서 채용될 수 있다. 메모리 개구들(49) 및 지지 개구들(19) 내의 전도성 재료의 각각의 나머지 부분은 워드 라인(62)을 구성한다. 각각의 반도체 채널의 레벨에 위치된 각각의 워드 라인(62)의 부분들은 각자의 수직 전계 효과 트랜지스터들(80)의 게이트 전극들(62G)을 포함한다.
일 측으로부터 다른 측으로, 게이트 유전체 층(54), 선택기 재료 층(56), 및 워드 라인(62)을 포함하는 층 스택은 각각의 메모리 개구(49) 내의 반도체 채널들(60)의 각자의 수직 스택 상에 형성될 수 있다. 반도체 채널(60)의 각각의 수직 스택은 메모리 개구들(49) 중 각자의 것을 둘러싸고, 채널-레벨 절연 층들(32A) 각각과 접촉한다. 게이트 유전체 층(54)은 강유전성 유전체 재료를 포함하고, 선택기 재료 층(56)은 전압 크기 의존성 스위칭 특성을 제공하는 양극성 스위칭 재료를 포함한다.
각각의 게이트 유전체 층(54)은 교번하는 스택(32, 42)의 각각의 층을 통해 연장되는 관형 게이트 유전체 부분, 및 관형 게이트 유전체 부분의 저부 주변부에 인접한 저부 게이트 유전체 베이스 부분을 포함한다. 각각의 선택기 재료 층(56)은 관형 게이트 유전체 부분에 의해 측방향으로 둘러싸이고, 교번하는 스택(32, 42)의 각각의 층을 통해 연장되는 관형 선택기 재료 부분 및 관형 선택기 재료 부분의 저부 주변부에 인접한 저부 선택기 재료 베이스 부분을 포함한다. 각각의 워드 라인(62)은 각자의 선택기 재료 층(56)의 관형 선택기 재료 부분에 의해 측방향으로 둘러싸이고, 교번하는 스택(32, 42) 내의 각각의 층을 통해 연장된다. 반도체 채널들(60), 게이트 유전체 층들(54), 선택기 재료 층들(56), 및 워드 라인들(62) 각각은 수직 방향을 따라 연장된다.
메모리 개구(49)를 충전하는 게이트 유전체 층(54), 선택기 재료 층(56) 및 워드 라인(62)의 각각의 조합 및 반도체 채널들(60)의 인접한 수직 스택은 메모리 개구 충전 구조물(58)을 함께 구성한다. 지지 개구(19)를 충전하는 모든 재료 부분들 및 반도체 채널들(60)의 인접한 수직 스택의 각각의 조합은 지지 기둥 구조물을 구성한다. 메모리 개구 충전 구조물들(58)의 2차원 어레이들이 메모리 어레이 영역(100)에 형성될 수 있다. 지지 기둥 구조물들(20)의 어레이가 계단 영역(300)에 형성될 수 있다. 반도체 채널들(60)은 역-단차형 유전체 재료 부분(65)을 통해 연장되는 지지 기둥 구조물들(20)의 부분들 상에 존재하지 않는다.
도 8a 및 도 8b를 참조하면, 절연 층(32A, 32B) 및 희생 재료 층들(42)의 교번하는 스택{(32A, 32B), 42} 위에, 그리고 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20) 위에, 콘택 레벨 유전체 층(73)이 형성될 수 있다. 콘택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 콘택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 콘택 레벨 유전체 층(73)은 두께가 50 nm 내지 500 nm의 범위를 가질 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(73) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 개구 충전 구조물들(58)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 콘택 레벨 유전체 층(73), 교번하는 스택{(32A, 32B), 42} 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 콘택 레벨 유전체 층(73)의 상부 표면으로부터 저부 절연 층(31)까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따라서 서로 측방향으로 이격될 수 있다. 메모리 개구 충전 구조물들(58)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 9를 참조하면, 절연 층들(32A, 32B)에 대하여 희생 재료 층들(42)을 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제거는 절연 층들(32A, 32B), 역-단차형 유전체 재료 부분(65)의 재료, 및 게이트 유전체 층들(54)의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32A, 32B) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
절연 층들(32A, 32B) 및 게이트 유전체 층들(54)에 대해 선택적으로 희생 재료 층들(42)을 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 후면 리세스들(43)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공한다.
각각의 후면 리세스(43)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 더 클 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들(49)은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다.
복수의 후면 리세스들(43) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32A, 32B)의 상부 표면 및 위에 놓인 절연 층(32A, 32B)의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 10을 참조하면, 도핑된 반도체 재료가 후면 리세스들(43) 내에 퇴적될 수 있다. 반도체 재료는 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 반도체 재료 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 도펀트 농도도 또한 채용될 수 있다. 복수의 도핑된 반도체 층들(44, 46)이 후면 리세스들 내에 형성될 수 있다. 복수의 도핑된 반도체 층들(44, 46)은 반도체 채널들(60)의 제1 환형 수평 표면들과 접촉하는 소스 층들(44), 및 반도체 채널들(60)의 제2 환형 수평 표면들과 접촉하는 드레인 층들(46)을 포함한다. 소스 층들(44)은 각자의 수직 전계 효과 트랜지스터의 소스 도핑 영역으로서 기능하고, 드레인 층들(46)은 각자의 수직 전계 효과 트랜지스터의 드레인 도핑 영역으로서 기능한다.
일반적으로, 반도체 채널(60)의 단부 부분들과 접촉하는 소스 층들 및 드레인 층들의 도핑된 반도체 영역들은, 반도체 채널을 통해 흐르는 소수 전하 캐리어의 극성 및 전압 바이어스 방식에 따라 각각의 수직 전계 효과 트랜지스터(80)의 소스 영역으로서 또는 드레인 영역으로서 기능할 수 있다. 따라서, 본 개시내용은 소스 층(44)이 각각의 반도체 채널(60)의 저부 단부에 형성되고 드레인 층(46)이 각각의 반도체 채널의 상부 단부에 형성되는 실시예를 채용하여 기술되지만, 임의의 반도체 채널(60)과 접촉하는 소스 층(44) 및 드레인 층(46)의 위치들은 소스 층(44) 및 드레인 층(46)에 걸쳐 채용되는 전압 바이어스 방식에 따라 반전될 수 있다는 것이 이해된다.
도시된 예에서, 반도체 채널(60)의 각각의 환형 저부 표면은 소스 층(44)에 의해 접촉되고, 반도체 채널(60)의 각각의 환형 상부 표면은 드레인 층(46)에 의해 접촉된다. 각각의 소스 층(44)은 채널-레벨 절연 층(32A) 중 각자의 것과 접촉하는 각자의 원통형 측벽을 갖는 반도체 채널들(60)의 2차원 어레이의 환형 저부 표면들과 접촉한다. 각각의 드레인 층(46)은 채널-레벨 절연 층(32A) 중 각자의 것과 접촉하는 각자의 원통형 측벽을 갖는 반도체 채널들(60)의 2차원 어레이의 환형 상부 표면들과 접촉한다. 반도체 채널(60)의 단부 부분과 접촉하고/하거나 그에 대해 근위에 있는 소스 층(44)의 각각의 부분은 소스 영역을 구성한다. 반도체 채널(60)의 단부 부분과 접촉하고/하거나 그에 대해 근위에 있는 드레인 층(46)의 각각의 부분은 드레인 영역을 구성한다. 각각의 희생 재료 층(42)은 소스 층(44) 또는 드레인 층(46)으로 대체될 수 있다.
연속적인 도핑된 반도체 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 연속적인 도핑된 반도체 층(46L)은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 퇴적되는 도핑된 반도체 재료의 연속적으로 연장되는 부분을 포함한다. 후면 공동(79')은 연속적인 도핑된 반도체 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 11을 참조하면, 연속적인 도핑된 반도체 층(46L)은, 예를 들어, 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백(etching back)된다. 후면 리세스들(43) 내의 도핑된 반도체 재료의 각각의 나머지 부분은 소스 층(44) 또는 드레인 층(46)을 구성한다. 일 실시예에서, 소스 층들(44) 및 드레인 층들(46)의 도핑된 반도체 재료는 예를 들어, 절연 층들(32A, 32B), 저부 절연 층(31), 절연 캡 층(70), 및 콘택-레벨 유전체 층(73)의 재료들에 대해 선택적으로 도핑된 반도체 재료를 에칭하는 습식 에칭 공정을 채용하여, 등방성으로 에칭 백될 수 있다. 예시적인 예에서, 소스 층들(44) 및 드레인 층들(46)의 측벽들을 후면 트렌치들(79)로부터 측방향으로 리세스시키기 위해, 고온 트리메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 사용하는 습식 에칭 공정이 수행될 수 있다. 대안적으로, 소스 층들(44) 및 드레인 층들(46)의 도핑된 반도체 재료는 등방성으로 에칭 백되지 않는다.
소스 층들(44) 및 드레인 층들(46)의 측벽들의 측방향 리세스 거리는, 반도체 채널들(60)의 표면들이 물리적으로 노출되지 않고, 각각의 반도체 채널(60)이 적어도 각자의 소스 영역(소스 층(44)의 영역)에 의해 그리고 각자의 드레인 영역(드레인 층(46)의 영역)에 의해 후면 트렌치들(79) 주위의 리세스들의 체적들로부터 이격되도록, 제어될 수 있다. 일 실시예에서, 각각의 후면 트렌치(79) 주위의 소스 층들(44) 및 드레인 층들(46)의 측벽들의 측방향 리세스 거리는 20 nm 내지 100 nm의 범위일 수 있지만, 더 작거나 더 큰 측방향 리세스 거리도 또한 채용될 수 있다.
도 12를 참조하면, 적어도 하나의 금속성 재료가 후면 트렌치들(79) 주위의 측방향 리세스들 내에, 후면 트렌치들(79)의 주변 영역들에서, 그리고 콘택-레벨 유전체 층(73) 위에 퇴적될 수 있다. 적어도 하나의 금속성 재료는 금속성 배리어 라이너 재료 및 금속성 충전 재료를 포함할 수 있다. 금속성 배리어 라이너 재료는 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 이들의 스택을 포함할 수 있다. 일 실시예에서, 금속성 배리어 라이너 재료는 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 라이너 재료의 두께는 1 nm 내지 5 nm, 예컨대 2 nm 내지 3 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 라이너 재료는 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료는 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료는 본질적으로 단일 원소 금속으로 이루어질 수 있다.
복수의 금속성 재료 층들(64, 66)이 복수의 측방향 리세스들 내에 형성될 수 있고, 연속적인 금속성 재료 층(66L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 금속성 재료 층(64, 66)은 금속성 배리어 층(이는 금속성 배리어 라이너 재료를 포함함)의 일부분 및 금속성 충전 재료 층(이는 금속성 충전 재료를 포함함)의 일부분을 포함한다. 연속적인 금속성 재료 층(66L)은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층의 연속적인 부분 및 금속성 충전 재료 층의 연속적인 부분을 포함한다.
소스 층(44)과 접촉하는 각각의 금속성 재료 층(64)은 소스 콘택 층(64)을 구성하고, 드레인 층(46)과 접촉하는 각각의 금속성 재료 층(66)은 드레인 콘택 층(66)을 구성한다. 소스 콘택 층들(64) 및 드레인 콘택 층들(66) 각각은 균일한 폭(이는 도 11의 처리 단계들에서의 측방향 리세스 거리임)을 가질 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 금속성 재료 층들(64, 66)의 형성은 선택적이다. 소스 층들(44) 및 드레인 층들(46)의 도핑된 반도체 재료가 도 11에 도시된 단계에서 등방성으로 에칭 백되지 않는 경우, 금속성 재료 층들(64, 66)은 생략된다. 이러한 경우, 소스 층(44)은 소스 레벨에서 후면 리세스(43)의 전체를 충전하고, 드레인 층(46)은 드레인 레벨에서 후면 리세스(43)의 전체를 충전한다.
도 13a 및 도 13b를 참조하면, 연속적인 금속성 재료 층(66L)의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백된다. 후면 리세스들(43) 내의 적어도 하나의 퇴적된 금속성 재료의 각각의 나머지 부분은 소스 콘택 층(64) 또는 드레인 콘택 층(66)을 구성한다. 따라서, 각각의 희생 재료 층들(42)은 각자의 대체 재료 층{(44, 46), (64, 66)}으로 대체된다. 각각의 대체 재료 층은 소스 층(44)과 소스 콘택 층(64)의 조합 또는 드레인 층(46)과 드레인 콘택 층(66)의 조합을 포함한다. 소스 콘택 층들(64) 및 드레인 콘택 층들(66)은 각자의 금속성 재료 층을 포함할 수 있다.
일반적으로, 소스 층(44)의 일부분을 포함하는 소스 영역(44S)이 각각의 반도체 채널(60)의 일 단부 상에 형성되고, 드레인 층(46)의 일부분을 포함하는 드레인 영역(46D)이 각각의 반도체 채널(60)의 다른 단부 상에 형성된다. 반도체 채널(60), 소스 영역(44S), 및 드레인 영역(46D)의 복수의 인접한 조합들일 수 있는 적어도 하나의 인접한 조합이 각각의 게이트 유전체 층(54) 상에 형성될 수 있다. 각각의 메모리 개구(49) 내의 각각의 게이트 유전체 층(54)과 접촉하는 반도체 채널(60), 소스 영역(44S), 및 드레인 영역(46D)의 인접한 조합들의 총 수는, 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택 내의 채널-레벨 절연 층들(32A)의 총 수와 동일할 수 있다.
대체 재료 층들{(44, 46), (64, 66)} 각각은 소스 영역들(44S)을 포함하는 각자의 소스 층(44) 또는 드레인 영역들(46D)을 포함하는 각자의 드레인 층(46)을 포함한다. 소스 층들(44) 및 드레인 층들(46)은 메모리 개구들(49) 내에 위치된 게이트 유전체 층들(54) 각각 상에 형성된다. 금속성 재료 층들(64, 66)은 소스 층들(44) 및 드레인 층들(46) 중 각자의 것의 측벽 상에 형성되고, 게이트 유전체 층들(54)로부터 측방향으로 이격된다. 금속성 재료 층들(64, 66) 각각은 소스 층들(44) 및 드레인 층들(46) 중 각자의 것의 측벽과 접촉하고, 게이트 유전체 층들(54)과는 접촉하지 않는다. 일 실시예에서, 금속성 재료 층들(64, 66) 중 최상부 층 이외의 그리고 금속성 재료 층들(64, 66) 중 최저부 층 이외의 각각의 금속성 재료 층(64, 66)은 채널-레벨 절연 층들(32A) 중 각자의 것 및 트랜지스터-간-레벨 절연 층들(32B) 중 각자의 것과 접촉한다.
소스 층(44)과 소스 콘택 층(64)의 각각의 조합은 소스-측 전기 전도성 층(44, 64)을 구성한다. 드레인 층(46)과 드레인 콘택 층(66)의 각각의 조합은 드레인-측 전기 전도성 층(46, 66)을 구성한다. 소스-측 전기 전도성 층들(44, 64) 및 드레인-측 전기 전도성 층들(46, 66)은 집합적으로 전기 전도성 층들{(44, 46), (64, 66)}로 지칭된다.
각자의 반도체 채널(60), 각자의 소스 영역(44S), 및 각자의 드레인 영역(46D)의 복수의 인접한 조합들은, 각각의 메모리 개구(49) 주위의 각자의 게이트 유전체 층(54)의 측벽 상에 수직 방향을 따라 배열될 수 있다. 다수의 트랜지스터-간-레벨 절연 층(32B)은, 반도체 채널(60), 소스 영역(44S), 및 드레인 영역(46D)의 조합들의 수직으로 이웃하는 쌍들이 각자의 트랜지스터-간-레벨 절연 층(32B)에 의해 수직으로 이격되도록, 기판(9) 위의 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택 내에 제공될 수 있다.
도 14를 참조하면, 실리콘 산화물과 같은 유전체 재료가 후면 트렌치들 내에 퇴적되어 유전체 벽 구조물들(76)을 형성할 수 있다. 각각의 유전체 벽 구조물(76)은 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택 내의 각각의 절연 층(32A, 32B)의 측벽들과 접촉할 수 있고, 교번하는 스택 내의 각각의 금속성 재료 층(64, 66)과 접촉할 수 있다. 각각의 유전체 벽 구조물(76)은 소스 층들(44) 및 드레인 층들(46)로부터 측방향으로 이격된다. 각각의 유전체 벽 구조물(76)의 상부 표면은 콘택-레벨 유전체 층(73)의 상부 표면과 동일 평면 상에 있을 수 있다. 대안적으로, 도 13a 및 도 13b의 처리 단계들에서 제공된 바와 같은 콘택-레벨 유전체 층(73)의 상부 표면 위에 놓이는 유전체 재료의 수평 부분은 콘택-레벨 유전체 층(73) 내에 통합될 수 있다.
반도체 채널들 중 각자의 것과 접촉하는 게이트 유전체 층들(54)의 각각의 강유전성 재료 부분은, 분극 방향을 데이터 비트로서 저장할 수 있는 메모리 요소를 구성한다. 각각의 강유전성 재료 부분의 분극은 각자의 강유전성 재료 부분 및 인접한 반도체 채널(60)을 포함하는 수직 전계 효과 트랜지스터(80)의 임계 전압을 결정한다. 강유전성 재료 부분 내의 분극 방향이, 강유전성 재료 부분이 인접한 반도체 채널(60) 내의 소수 전하 캐리어를 끌어당기도록 하는 경우, 전계 효과 트랜지스터(80)는 낮은 임계 전압을 갖는다. 강유전성 재료 부분 내의 분극 방향이, 강유전성 재료 부분이 인접한 반도체 채널(60) 내의 소수 전하 캐리어를 밀어내도록 하는 경우, 전계 효과 트랜지스터(80)는 높은 임계 전압을 갖는다.
도 15a 및 도 15b를 참조하면, 콘택 비아 구조물들(88, 86, 8P)이 콘택 레벨 유전체 층(73)을 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 게이트 콘택 비아 구조물들(88)은 메모리 어레이 영역(100) 내의 각자의 워드 라인(62)의 상부 표면 상에 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 소스/드레인 콘택 비아 구조물들(86)은 콘택 레벨 유전체 층(73)을 통해, 그리고 계단 영역(300) 내의 역-단차형 유전체 재료 부분(65)을 통해 소스 층들(44) 및 드레인 층들(46) 중 각자의 것 상에 형성될 수 있다. 주변 디바이스 콘택 비아 구조물들(8P)은 주변 영역(200) 내의 주변 디바이스들(700)의 각자의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 하나의 대안적인 실시예에서, 주변 디바이스들(700)은 별개의 기판 상에 형성되고 이어서 메모리 디바이스들에 접합된다. 그러한 경우, 주변 디바이스 콘택 비아 구조물들(8P)은 생략될 수 있다. 다른 대안적인 실시예에서, 주변 디바이스들(700)은 저부 절연 층(31)과 기판(9) 사이에 형성될 수 있고, 주변 디바이스 콘택 비아 구조물들(8P)은 주변 디바이스들(700)의 다양한 노드들을 강유전성 메모리 요소들의 3차원 어레이의 다양한 노드들에 연결시킬 수 있다.
도 16을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조물이 도시되어 있으며, 이는, 저부 절연 층(31) 및 단위 층 스택의 다수의 반복을 포함하는 재료 층들의 주기적 시퀀스를 형성함으로써 도 1의 제1 예시적인 구조물로부터 도출될 수 있다. 단위 층 스택은 희생 재료 층(42)의 제1 인스턴스, 소스 층(44)일 수 있는 도핑된 반도체 층의 제1 인스턴스, 채널-레벨 절연 층(32A), 드레인 층(46)일 수 있는 도핑된 반도체 층의 제2 인스턴스, 희생 재료 층(42)의 제2 인스턴스, 및 트랜지스터-간-레벨 절연 층(32B)을 포함할 수 있다. 단위 층 스택의 최상부 반복의 트랜지스터-간-레벨 절연 층(32B)은 절연 캡 층(70)으로 대체될 수 있다.
후속적으로 형성될 반도체 채널들은 제1 전도성 유형의 도핑을 갖는다. 도핑된 반도체 층들(44, 46)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 갖는다. 도핑된 반도체 층들(44, 46) 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작거나 더 큰 도펀트 농도도 또한 채용될 수 있다. 각각의 도핑된 반도체 층(44, 46)의 두께는 10 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다.
각각의 도핑된 반도체 층(44, 46)은 채널-레벨 절연 층들(32A) 중 하나 및 희생 재료 층들(42) 중 하나의 수직으로 이웃하는 쌍 사이에 형성되고, 그와 접촉한다. 도핑된 반도체 층들(44, 46) 각각은 소스 층(44) 또는 드레인 층(44)을 포함할 수 있다. 각각의 소스 층(44)은 후속적으로 형성될 반도체 채널들의 2차원 어레이를 위한 소스 영역들의 2차원 어레이를 포함하고, 각각의 드레인 층(46)은 후속적으로 형성될 반도체 채널들의 2차원 어레이를 위한 드레인 영역들의 2차원 어레이를 포함한다.
도 17을 참조하면, 도 3의 처리 단계들은 수정하여 수행되어, 희생 재료 층(42)과 절연 층(32)의 조합을 통해 연장되는 수직 단차부들을 형성하는 이방성 에칭 공정들이, 희생 재료 층(42), 드레인 층(46), 및 트랜지스터-간-레벨 절연 층(32A)의 인접한 조합을 통해, 또는 소스 층(44), 희생 재료 층(42), 및 트랜지스터-간-레벨 절연 층(32B)의 인접한 조합을 통해 연장되는 수직 단차부들을 제공하도록 수정되게 할 수 있다. 이 경우, 단위 층 스택(42, 44, 32A, 46, 42, 32B)의 다수의 반복들을 포함하는 층 스택 내의 다양한 층들의 수직 단차부들을 형성하는 각각의 이방성 에칭 공정의 최종 단계는, 희생 재료 층들(42)의 재료에 대해 선택적이거나 소스 층들(44)의 재료에 대해 선택적일 수 있다. 역-단차형 유전체 재료 부분(65)이 단차형 공동 내에 형성되어, 역-단차형 유전체 재료 부분(65)을 형성할 수 있다.
도 18을 참조하면, 도 4a 및 도 4b의 처리 단계들은, 절연 캡 층(70) 및 단위 층 스택(42, 44, 32A, 46, 42, 32B)의 다수의 반복을 포함하는 층 스택의 마스킹되지 않은 부분들을 통해 에칭하기 위해 이방성 에칭 공정의 에칭 화학작용을 수정하여 수행될 수 있다. 저부 절연 층(31)은 에칭 정지 구조물로서 채용될 수 있다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내에 형성되고, 지지 개구들(19)은 계단 영역(300) 내에 형성된다.
도 19를 참조하면, 도 4에 관하여 전술된 바와 같이, 희생 재료 층들(42), 도핑된 반도체 층들(44, 46), 및 트랜지스터-간-레벨 절연 층들(32B)의 재료들에 대해 선택적으로 채널-레벨 절연 층들(32A)의 물리적으로 노출된 원통형 측벽들을 측방향으로 리세스시키기 위해 등방성 에칭 공정이 수행될 수 있다. 이어서, 반도체 채널들(60)은 도 5에 관하여 전술된 바와 같이 리세스들 내에 형성된다.
각각의 반도체 채널(60)의 일 단부는 소스 층(44)의 수평 표면과 접촉하고, 각각의 반도체 채널(60)의 다른 단부는 드레인 층(46)의 수평 표면과 접촉한다. 반도체 채널(60)과 접촉하고/하거나 그에 대해 근위에 있는 소스 층들(44)의 각각의 부분은 소스 영역(44S)을 구성하고, 반도체 채널(60)과 접촉하고/하거나 그에 대해 근위에 있는 드레인 층들(46)의 각각의 부분은 드레인 영역(46D)을 구성한다. 반도체 채널들(60)의 내측 원통형 측벽들은 절연 층들(32) 및 도핑된 반도체 층들(44, 46)의 위에 놓인 또는 아래에 놓인 측벽들과 수직으로 일치할 수 있다.
도 20을 참조하면, 도 7a 및 도 7b의 처리 단계들은, 메모리 개구들(49) 및 지지 개구들(19) 각각 내에 게이트 유전체 층(54), 선택기 재료 층(56), 및 워드 라인(62)을 포함하는 층 스택을 형성하기 위해 수행될 수 있다. 반도체 채널들(60)은 역-단차형 유전체 재료 부분(65)을 통해 연장되는 지지 기둥 구조물들(20)의 부분들 상에 존재하지 않는다.
도 21을 참조하면, 절연 캡 층(70), 메모리 개구 충전 구조물들(58), 및 지지 기둥 구조물들(20) 위에, 콘택 레벨 유전체 층(73)이 형성될 수 있다. 포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(73) 위에 적용될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 개구 충전 구조물들(58)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 콘택 레벨 유전체 층(73), 단위 층 스택(42, 44, 32A, 46, 42, 32B)의 다수의 반복들, 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 콘택 레벨 유전체 층(73)의 상부 표면으로부터 저부 절연 층(31)까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 직각인 제2 수평 방향(hd2)을 따라서 서로 측방향으로 이격될 수 있다. 메모리 개구 충전 구조물들(58)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 22를 참조하면, 절연 층들(32A, 32B) 및 도핑된 반도체 층들(44, 46)에 대하여 희생 재료 층들(42)을 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 채용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(63)이 형성된다. 희생 재료 층들(42)의 제거는 절연 층들(32A, 32B)의 재료, 도핑된 반도체 층들(44, 46)의 재료, 역-단차형 유전체 재료 부분(65)의 재료, 및 게이트 유전체 층들(54)의 재료에 대해 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32A, 32B) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
절연 층들(32A, 32B), 도핑된 반도체 층들(44, 46), 및 게이트 유전체 층들(54)에 대해 선택적으로 희생 재료 층들(42)을 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 후면 리세스들(63)이 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재하는 동안 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공한다.
각각의 후면 리세스(63)는 측방향으로 연장되는 공동일 수 있으며, 이는 공동의 수직 범위보다 큰 측방향 치수를 갖는다. 희생 재료 층들(42)이 제거된 체적들 내에 복수의 후면 리세스들(63)이 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들(49)은 본 명세서에서 후면 리세스들(63)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다.
복수의 후면 리세스들(63) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(63)는 아래에 놓인 절연 층(예컨대, 트랜지스터-간-레벨 절연 층(32B))의 상부 표면 및 위에 놓인 도핑된 반도체 층(예컨대, 소스 층(44))의 저부 표면에 의해 수직으로 경계지어질 수 있거나, 또는 아래에 놓인 도핑된 반도체 층(예컨대, 드레인 층(46))의 상부 표면 및 위에 놓인 절연 층(예컨대, 트랜지스터-간-레벨 절연 층(32B))의 저부 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(63)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 23을 참조하면, 적어도 하나의 금속성 재료가 후면 리세스들(63) 내에, 후면 트렌치들(79)의 주변 영역들에서, 그리고 콘택-레벨 유전체 층(73) 위에 퇴적될 수 있다. 적어도 하나의 금속성 재료는 금속성 배리어 라이너 재료 및 금속성 충전 재료를 포함할 수 있다. 금속성 배리어 라이너 재료는 전도성 금속성 질화물 재료, 예컨대 TiN, TaN, WN, 또는 이들의 스택을 포함할 수 있다. 일 실시예에서, 금속성 배리어 라이너 재료는 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 금속성 배리어 라이너 재료의 두께는 1 nm 내지 5 nm, 예컨대 2 nm 내지 3 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 금속성 배리어 라이너 재료는 TiN과 같은 전도성 금속 질화물로 본질적으로 이루어질 수 있다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 일 실시예에서, 금속성 충전 재료는 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료는 본질적으로 단일 원소 금속으로 이루어질 수 있다.
복수의 금속성 재료 층들(64, 66)이 복수의 후면 리세스들(63) 내에 형성될 수 있고, 연속적인 금속성 재료 층이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 금속성 재료 층(64, 66)은 금속성 배리어 층(이는 금속성 배리어 라이너 재료를 포함함)의 일부분 및 금속성 충전 재료 층(이는 금속성 충전 재료를 포함함)의 일부분을 포함한다. 연속적인 금속성 재료 층은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층의 연속적인 부분 및 금속성 충전 재료 층의 연속적인 부분을 포함한다.
소스 층(44)과 접촉하는 각각의 금속성 재료 층(64)은 소스 콘택 층(64)을 구성하고, 드레인 층(46)과 접촉하는 각각의 금속성 재료 층(66)은 드레인 콘택 층(66)을 구성한다. 각각의 소스 콘택 층(64)의 면적은 위에 놓인 소스 층(44)의 면적과 동일할 수 있고, 각각의 드레인 콘택 층(66)의 면적은 아래에 놓인 드레인 층(46)의 면적과 동일할 수 있다.
연속적인 금속성 재료 층들의 퇴적된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백된다. 후면 리세스들(63) 내의 적어도 하나의 퇴적된 금속성 재료의 각각의 나머지 부분은 소스 콘택 층(64) 또는 드레인 콘택 층(66)을 구성한다. 따라서, 각각의 희생 재료 층(42)은 소스 콘택 층들(64) 및 드레인 콘택 층들(66) 중 하나를 포함하고/포함하거나 그로 이루어지는 각자의 대체 재료 층으로 대체된다. 소스 콘택 층들(64) 및 드레인 콘택 층들(66)은 각자의 금속성 재료 층을 포함할 수 있다. 소스 층(44)과 소스 콘택 층(64)의 각각의 인접한 조합은 소스-측 전기 전도성 층(44, 64)을 구성하고, 드레인 층(46)과 드레인 콘택 층(66)의 각각의 인접한 조합은 드레인-측 전기 전도성 층(46, 66)을 구성한다. 소스-측 전기 전도성 층들(44, 64) 및 드레인-측 전기 전도성 층들(46, 66)은 집합적으로 전기 전도성 층들{(44, 64), (46, 66)}로 지칭된다.
일반적으로, (소스 층(44)의 일부분을 포함하는) 소스 영역(44S)이 각각의 반도체 채널(60)의 일 단부 상에 형성되고, (드레인 층(46)의 일부분을 포함하는) 드레인 영역(46D)이 각각의 반도체 채널(60)의 다른 단부 상에 형성된다. 반도체 채널(60), 소스 영역(44S), 및 드레인 영역(46D)의 복수의 인접한 조합들일 수 있는 적어도 하나의 인접한 조합이 각각의 게이트 유전체 층(54) 상에 형성될 수 있다. 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택이 기판(9) 위에 형성될 수 있다. 각각의 게이트 유전체 층(54)과 접촉하는 반도체 채널(60), 소스 영역(44S), 및 드레인 영역(46D)의 인접한 조합들의 총 수는, 교번하는 스택[(32A, 32B), {(44, 64), (46, 66)}] 내의 채널-레벨 절연 층들(32A)의 총 수와 동일할 수 있다.
소스 층들(44) 및 드레인 층들(46)은 메모리 개구들(49) 내에 위치된 게이트 유전체 층들(54) 각각 상에 형성되고, 반도체 채널들(60)의 수평 표면들과 접촉한다. 금속성 재료 층들(64, 66)은 게이트 유전체 층들(54) 각각 상에 직접 형성되고, 소스 층들(44) 및 드레인 층들(46) 중 각자의 것에 의해 반도체 채널들(60)로부터 수직으로 이격된다. 금속성 재료 층들(64, 66) 각각은 금속성 재료 층들(64, 66)에 의해 측방향으로 둘러싸인 게이트 유전체 층들(54) 각각의 측벽과 접촉한다.
각자의 반도체 채널(60), 각자의 소스 영역(44S), 및 각자의 드레인 영역(46D)의 복수의 인접한 조합들은, 각각의 메모리 개구(49) 주위의 각자의 게이트 유전체 층(54)의 측벽 상에 수직 방향을 따라 배열될 수 있다. 다수의 트랜지스터-간-레벨 절연 층(32B)은, 반도체 채널(60), 소스 영역(44S), 및 드레인 영역(46D)의 조합들의 수직으로 이웃하는 쌍들이 각자의 트랜지스터-간-레벨 절연 층(32B)에 의해 수직으로 이격되도록, 기판(9) 위의 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택 내에 제공될 수 있다.
도 24를 참조하면, 도 14, 도 15a, 및 도 15b의 처리 단계들이 유전체 벽 구조물들(76) 및 다양한 콘택 비아 구조물(88, 86, 8P)을 형성하기 위해 수행될 수 있다. 예를 들어, 게이트 콘택 비아 구조물들(88)은 메모리 어레이 영역(100) 내의 각자의 워드 라인(62)의 상부 표면 상에 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 소스/드레인 콘택 비아 구조물들(86)은 콘택 레벨 유전체 층(73)을 통해, 그리고 계단 영역(300) 내의 역-단차형 유전체 재료 부분(65)을 통해 소스 층들(44) 및 드레인 층들(46) 중 각자의 것 상에 형성될 수 있다. 금속성 재료 층들(64, 66)은 소스/드레인 콘택 비아 구조물(86)을 형성하기 위한 비아 공동들의 형성 동안 에칭 정지 구조물들로서 채용될 수 있다. 이 경우, 소스/드레인 콘택 비아 구조물들(86) 각각은 소스 콘택 층들(44) 및 드레인 콘택 층들(46) 중 각자의 것과 접촉할 수 있다. 주변 디바이스 콘택 비아 구조물들(8P)은 주변 영역(200) 내의 주변 디바이스들(700)의 각자의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 하나의 대안적인 실시예에서, 주변 디바이스들(700)은 별개의 기판 상에 형성되고 이어서 메모리 디바이스들에 접합된다. 그러한 경우, 주변 디바이스 콘택 비아 구조물들(8P)은 생략될 수 있다. 다른 대안적인 실시예에서, 주변 디바이스들(700)은 저부 절연 층(31)과 기판(9) 사이에 형성될 수 있고, 주변 디바이스 콘택 비아 구조물들(8P)은 주변 디바이스들(700)의 다양한 노드들을 강유전성 메모리 요소들의 3차원 어레이의 다양한 노드들에 연결시킬 수 있다.
도 25를 참조하면, 본 개시내용의 실시예들에 따른 메모리 요소들의 3차원 어레이의 개략적인 회로도가 도시되어 있다. 각각의 전계 효과 트랜지스터(즉, 강유전성 전계 효과 트랜지스터, FeFET)(80A)는 반도체 채널(60), 반도체 채널(60)의 일 단부와 접촉하는 소스 영역(44S), 반도체 채널(60)의 반대측 단부와 접촉하는 드레인 영역(46D), 각각의 반도체 채널(60)에 인접하게 위치된 게이트 전극(62G), 반도체 채널(60)과 게이트 전극(62G) 사이에 위치된 강유전성 게이트 유전체 층(54), 및 게이트 전극(62G)과 강유전성 게이트 유전체 층(54) 사이에 위치된 양방향 선택기 재료 층(56)을 포함한다. 게이트 전극(62G)은 수직 워드 라인(62)(WL1, WL2)의 일부일 수 있다.
소스 영역(44S)은 소스 층(44)의 일부를 포함할 수 있고, 드레인 영역(46D)은 드레인 층(46)의 일부분을 포함할 수 있다. 각각의 소스 층(44)은 소스 라인(44, 64)(SL1, SL2)의 적어도 일부분을 포함할 수 있고, 각각의 드레인 층(46)은 비트 라인(46, 66)(BL1, BL2)의 적어도 일부분을 포함할 수 있다.
각각의 워드 라인(62)(WL1, WL2)은 도 25에 도시된 바와 같은, 제1 수직 전계 효과 트랜지스터(80A) 및 제2 수직 전계 효과 트랜지스터(80B) 등의 스택, 또는 제3 수직 전계 효과 트랜지스터(80C) 및 제4 전계 효과 트랜지스터(80D) 등의 스택과 같은 수직 전계 효과 트랜지스터들(80)의 각자의 수직 스택의 게이트 전극들(62G)을 제어한다.
양방향 선택기 재료 층(56)이 없는 FeFET에서, 프로그램 또는 소거 장애(disturb) 전압은 프로그램 및 소거 전압의 1/2일 수 있다. 본 개시내용의 실시예들의 FeFET(80)의 반도체 채널(60)과 게이트 전극(62G) 사이에 양방향 선택기 재료 층(56)을 추가함으로써, FeFET(80) 상에는 프로그램 또는 소거 장애가 없다. 일 실시예에서, 양방향 선택기 재료 층(56)은 FeFET(80)를 프로그래밍 및 소거하는 데 필요한 프로그램 및 소거 전압의 1/2보다 큰 스위칭 임계 전압을 가질 수 있다. 워드 라인과 비트 라인 전압들 사이의 전압 차이가 양방향 선택기 재료 층(56)의 스위칭 임계 전압보다 큰 경우, 반도체 채널은 워드 라인 전압에 의해 활성화될 수 있다. 워드 라인과 비트 라인 전압들 사이의 전압 차이가 양방향 선택기 재료 층(56)의 스위칭 임계 전압보다 작은 경우, 반도체 채널(60)은 비활성화된다(즉, 게이트 전극 대 반도체 채널 바이어스는 약 0V임).
본 개시내용의 모든 도면들을 참조하면 그리고 본 개시내용의 다양한 실시예들에 따르면, 강유전성 전계 효과 트랜지스터(FeFET)(80)(예컨대, 80A)는 반도체 채널(60), 반도체 채널의 일 단부와 접촉하는 소스 영역(44S), 반도체 채널의 제2 단부와 접촉하는 드레인 영역(46D), 게이트 전극(62G), 반도체 채널과 게이트 전극 사이에 위치된 강유전성 게이트 유전체 층(54), 및 게이트 전극과 강유전성 게이트 유전체 층 사이에 위치된 양방향 선택기 재료 층(56)을 포함한다.
일 실시예에서, FeFET는 또한 수평 표면(7)을 갖는 기판(9)을 포함하며, 여기서 반도체 채널, 강유전성 게이트 유전체 층, 양방향 선택기 재료 층, 및 게이트 전극은 수평 표면(7)에 직각인 수직 방향을 따라 연장된다. 게이트 전극(62G)은 수평 표면에 직각으로 연장되는 수직 워드 라인(62)의 일부분을 포함한다.
일 실시예에서, 소스 영역(44S)은 소스 층(44)의 일부분을 포함하고, 드레인 영역(46D)은 드레인 층(46)의 일부분을 포함하고, 소스 층(44)은 소스 라인(44, 64)의 적어도 일부분을 포함하고, 드레인 층(46)은 비트 라인(46, 66)의 적어도 일부분을 포함한다. 일 실시예에서, 채널-레벨 절연 층(32A)이 소스 영역(44S)과 드레인 영역(46D) 사이에 위치된다.
일 실시예에서, 3차원 FeFET 어레이는 FeFET(80A), FeFET(80A) 아래에 위치된 추가의 FeFET(80B), FeFET(80A)의 소스 라인(44, 64)과 추가의 FeFET(80B)의 비트 라인(46, 66) 사이에 위치된 트랜지스터-간-레벨 절연 층(32B)을 포함한다.
일 실시예에서, FeFET 어레이는 수직 방향을 따라 교번하는 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택을 포함하고; 교번하는 스택 내의 모든 절연 층들(32A, 32B)의 세트는 채널-레벨 절연 층들(32A) 및 트랜지스터-간-레벨 절연 층들(32B)의 수직으로 교번하는 시퀀스를 포함하고; 교번하는 스택 내의 모든 전기 전도성 층들{(44, 64), (46, 66)}의 세트는 소스 층들(44) 및 드레인 층들(46)의 수직으로 교번하는 시퀀스를 포함한다.
일 실시예에서, 금속성 재료 층들(64, 66) 각각은 소스 층들(44) 및 드레인 층들(46) 중 각자의 것의 측벽과 접촉하고, 강유전성 게이트 유전체 층(54)과는 접촉하지 않는다. 일 실시예에서, 금속성 재료 층들(64, 66) 각각은 소스 층들(44) 및 드레인 층들(46) 중 각자의 것의 수평 표면과 접촉하고, 강유전성 게이트 유전체 층(54)과 접촉한다.
일 실시예에서, 복수의 메모리 개구들(49)이 절연 층들(32A, 32B) 및 전기 전도성 층들{(44, 64), (46, 66)}의 교번하는 스택을 통해 수직으로 연장될 수 있다. 강유전성 게이트 유전체 층(54), 양방향 선택기 재료 층(56), 및 수직 워드 라인(62)은 복수의 메모리 개구들(49)의 메모리 개구(49) 내에 위치된다.
일 실시예에서, 강유전성 게이트 유전체 층(54)은 전기 전도성 층들{(44, 64), (46, 66)} 각각을 통해 연장되는 관형 게이트 유전체 부분 및 관형 게이트 유전체 부분의 저부 주변부에 인접한 저부 게이트 유전체 베이스 부분을 포함하고; 양방향 선택기 재료 층(56)은 관형 게이트 유전체 부분에 의해 측방향으로 둘러싸이고, 전기 전도성 층들{(44, 64), (46, 66)} 각각을 통해 연장되는 관형 선택기 재료 부분 및 관형 선택기 재료 부분의 저부 주변부에 인접한 저부 선택기 재료 베이스 부분을 포함하고; 수직 워드 라인(62)은 관형 선택기 재료 부분에 의해 측방향으로 둘러싸이고 전기 전도성 층들{(44, 64), (46, 66)} 각각을 통해 연장된다.
일 실시예에서, 양방향 선택기 재료 층(54)은 오보닉 임계 스위치 재료를 포함한다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (21)

  1. 강유전성 전계 효과 트랜지스터(ferroelectric field effect transistor, FeFET)로서,
    반도체 채널;
    상기 반도체 채널의 일 단부와 접촉하는 소스 영역;
    상기 반도체 채널의 제2 단부와 접촉하는 드레인 영역;
    게이트 전극;
    상기 반도체 채널과 상기 게이트 전극 사이에 위치된 강유전성 게이트 유전체 층; 및
    상기 게이트 전극과 상기 강유전성 게이트 유전체 층 사이에 위치된 양방향 선택기 재료 층(bidirectional selector material layer)을 포함하는, FeFET.
  2. 제1항에 있어서, 상기 FeFET는 수평 표면을 갖는 기판을 추가로 포함하며,
    상기 반도체 채널, 상기 강유전성 게이트 유전체 층, 상기 양방향 선택기 재료 층, 및 상기 게이트 전극은 상기 수평 표면에 직각인 수직 방향을 따라 연장되고;
    상기 게이트 전극은 상기 수평 표면에 직각으로 연장되는 수직 워드 라인의 일부분을 포함하는, FeFET.
  3. 제2항에 있어서,
    상기 소스 영역은 소스 층의 일부분을 포함하고;
    상기 드레인 영역은 드레인 층의 일부분을 포함하고;
    상기 소스 층은 소스 라인의 적어도 일부분을 포함하고;
    상기 드레인 층은 비트 라인의 적어도 일부분을 포함하는, FeFET.
  4. 제3항에 있어서, 상기 소스 영역과 상기 드레인 영역 사이에 위치된 채널-레벨 절연 층을 추가로 포함하는, FeFET.
  5. 3차원 FeFET 어레이로서,
    제4항의 FeFET;
    상기 FeFET 아래에 위치된 추가의 FeFET; 및
    상기 FeFET의 상기 소스 라인과 상기 추가의 FeFET의 비트 라인 사이에 위치된 트랜지스터-간-레벨 절연 층(inter-transistor-level insulating layer)을 포함하는, 3차원 FeFET 어레이.
  6. 제5항에 있어서,
    상기 어레이는 상기 수직 방향을 따라 교번하는 절연 층들 및 전기 전도성 층들의 교번하는 스택을 포함하고;
    상기 교번하는 스택 내의 모든 절연 층들의 세트는 상기 채널-레벨 절연 층들 및 트랜지스터-간-레벨 절연 층들의 수직으로 교번하는 시퀀스를 포함하고;
    상기 교번하는 스택 내의 모든 전기 전도성 층들의 세트는 상기 소스 층들 및 상기 드레인 층들의 수직으로 교번하는 시퀀스를 포함하는, 3차원 FeFET 어레이.
  7. 제6항에 있어서, 상기 소스 층들 및 상기 드레인 층들 중 각자의 것과 접촉하고 상기 절연 층들의 수직으로 이웃하는 쌍들 사이에 위치된 금속성 재료 층들을 추가로 포함하는, 3차원 FeFET 어레이.
  8. 제7항에 있어서, 상기 금속성 재료 층들 각각은 상기 소스 층들 및 상기 드레인 층들 중 각자의 것의 측벽과 접촉하고, 상기 강유전성 게이트 유전체 층과는 접촉하지 않는, 3차원 FeFET 어레이.
  9. 제7항에 있어서, 상기 금속성 재료 층들 각각은 상기 소스 층들 및 상기 드레인 층들 중 각자의 것의 수평 표면과 접촉하고, 상기 강유전성 게이트 유전체 층과 접촉하는, 3차원 FeFET 어레이.
  10. 제6항에 있어서, 상기 3차원 FeFET 어레이는 상기 절연 층들 및 상기 전기 전도성 층들의 상기 교번하는 스택을 통해 수직으로 연장되는 복수의 메모리 개구들을 추가로 포함하며, 상기 강유전성 게이트 유전체 층, 상기 양방향 선택기 재료 층, 및 상기 수직 워드 라인은 상기 복수의 메모리 개구들의 메모리 개구 내에 위치되는, 3차원 FeFET 어레이.
  11. 제10항에 있어서,
    상기 강유전성 게이트 유전체 층은 상기 전기 전도성 층들 각각을 통해 연장되는 관형 게이트 유전체 부분 및 상기 관형 게이트 유전체 부분의 저부 주변부에 인접한 저부 게이트 유전체 베이스 부분을 포함하고;
    상기 양방향 선택기 재료 층은 상기 관형 게이트 유전체 부분에 의해 측방향으로 둘러싸이고, 상기 전기 전도성 층들 각각을 통해 연장되는 관형 선택기 재료 부분 및 상기 관형 선택기 재료 부분의 저부 주변부에 인접한 저부 선택기 재료 베이스 부분을 포함하고;
    상기 수직 워드 라인은 상기 관형 선택기 재료 부분에 의해 측방향으로 둘러싸이고 상기 전기 전도성 층들 각각을 통해 연장되는, 3차원 FeFET 어레이.
  12. 제1항에 있어서, 상기 양방향 선택기 재료 층은 오보닉 임계 스위치 재료(ovonic threshold switch material)를 포함하는, FeFET.
  13. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 채널-레벨 절연 층들을 형성하는 단계;
    상기 채널-레벨 절연 층들의 레벨들에서 반도체 채널들의 수직 스택을 형성하는 단계;
    일 측으로부터 다른 측으로, 강유전성 게이트 유전체 층, 양방향 선택기 재료 층, 및 게이트 전극을 포함하는 스택을, 상기 반도체 채널들의 수직 스택 상에 직접 형성하는 단계; 및
    상기 반도체 채널들 각각의 일 단부 상에 소스 영역을, 그리고 상기 반도체 채널들 각각의 다른 단부 상에 드레인 영역을 제공하는 단계를 포함하며, 상기 반도체 채널들, 상기 소스 영역들, 및 상기 드레인 영역 각각은 상기 강유전성 게이트 유전체 층과 접촉하고, 상기 채널-레벨 절연 층들 각각은 상기 소스 영역들 중 각자의 것 및 상기 드레인 영역 중 각각의 것과 접촉하는, 방법.
  14. 제13항에 있어서,
    상기 강유전성 게이트 유전체 층, 상기 양방향 선택기 재료 층, 및 상기 게이트 전극 각각은 상기 기판 위에 형성되고, 상기 기판의 상부 표면에 직각인 수직 방향을 따라 연장되고;
    상기 채널-레벨 절연 층들 각각은 상부 표면 및 저부 표면을 갖는 수평-연장 층으로서 형성되고;
    상기 반도체 채널들 각각은 상기 채널-레벨 절연 층들 중 각자의 것의 측벽 상에 관형 구조물로서 형성되는, 방법.
  15. 제14항에 있어서, 상기 방법은 트랜지스터-간-레벨 절연 층들이 상기 채널-레벨 절연 층들과 인터페이싱되도록 상기 기판 위에 상기 트랜지스터-간-레벨 절연 층들을 형성하는 단계를 추가로 포함하며,
    상기 반도체 각각은 상기 강유전성 게이트 유전체 층의 측벽과 접촉하고;
    각자의 반도체 채널, 각자의 소스 영역, 및 각자의 드레인 영역의 조합들의 수직으로 이웃하는 쌍들은 상기 트랜지스터-간-레벨 절연 층들 중 각자의 것에 의해 수직으로 이격되는, 방법.
  16. 제15항에 있어서, 상기 방법은,
    상기 기판의 상기 상부 표면 위에 상기 수직 방향을 따라 교번하는 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계 - 상기 교번하는 스택 내의 모든 절연 층들의 세트는 상기 채널-레벨 절연 층들 및 트랜지스터-간-레벨 절연 층들의 수직으로 교번하는 시퀀스를 포함함 -; 및
    상기 희생 재료 층들을 대체 재료 층들로 대체하는 단계를 추가로 포함하며, 상기 대체 재료 층들 각각은 각자의 금속성 재료 층을 포함하는, 방법.
  17. 제15항에 있어서,
    상기 희생 재료 층들 중 최저부 희생 재료 층 이외의 그리고 상기 희생 재료 층들 중 최상부 희생 재료 층 이외의 각각의 희생 재료 층은 상기 절연 층들 중 각자의 위에 놓인(overlying) 절연 층 및 상기 절연 층들 중 각자의 아래에 놓인(underlying) 절연 층과 접촉하고;
    상기 대체 재료 층들 각각은 상기 소스 영역들 중 하나를 포함하는 각자의 소스 층 또는 상기 드레인 영역들 중 하나를 포함하는 각자의 드레인 층을 포함하는, 방법.
  18. 제17항에 있어서,
    상기 소스 층들 및 상기 드레인 층들은 상기 강유전성 게이트 유전체 층 상에 형성되고;
    상기 금속성 재료 층들은 상기 소스 층들 및 상기 드레인 층들 중 각자의 것의 측벽 상에 형성되고, 상기 강유전성 게이트 유전체 층으로부터 측방향으로 이격되는, 방법.
  19. 제15항에 있어서,
    각각의 도핑된 반도체 층이 상기 채널-레벨 절연 층들 중 하나 및 상기 희생 재료 층들 중 하나의 수직으로 이웃하는 쌍 사이에 형성되고 그들과 접촉하도록, 상기 기판 위에 도핑된 반도체 층들을 형성하는 단계 - 상기 도핑된 반도체 층들 각각은 상기 소스 영역들 중 하나를 포함하는 각자의 소스 층 또는 상기 드레인 영역들 중 하나를 포함하는 각자의 드레인 층을 포함함 -; 및
    상기 희생 재료 층들을, 도핑된 반도체 층들 중 각자의 것의 수평 표면과 접촉하는 금속성 재료 층들로 대체하는 단계를 추가로 포함하는, 방법.
  20. 제19항에 있어서, 상기 금속성 재료 층들은 상기 강유전성 게이트 유전체 층의 측벽 상에 형성되는, 방법.
  21. 제15항에 있어서, 상기 방법은 상기 교번하는 스택을 통해 수직으로 연장되는 복수의 메모리 개구들을 형성하는 단계를 추가로 포함하며, 상기 강유전성 게이트 유전체 층, 상기 양방향 선택기 재료 층, 및 상기 게이트 전극은 상기 복수의 메모리 개구들의 메모리 개구 내에 위치되는, 방법.
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