CN113196484A - 包括集成栅极选择器的三维铁电存储器阵列及其形成方法 - Google Patents

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Abstract

本发明公开了一种铁电场效应晶体管(FeFET)，该FeFET包括：半导体沟道；源极区，该源极区接触该半导体沟道的一个端部；漏极区，该漏极区接触该半导体沟道的第二端部；栅极电极；铁电栅极介电层，该铁电栅极介电层位于该半导体沟道和该栅极电极之间；和双向选择器材料层，该双向选择器材料层位于该栅极电极和该铁电栅极介电层之间。

Description

包括集成栅极选择器的三维铁电存储器阵列及其形成方法
相关申请
本申请要求提交于2019年11月25日的美国非临时专利申请序列号16/694340的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及包括集成栅极选择器的三维铁电存储器阵列及其制造方法。
背景技术
铁电材料是指在不存在所施加电场的情况下显示电荷的自发极化的材料。在最小能量状态下，铁电材料内电荷的净极化P为非零。因此，材料发生自发铁电极化，并且铁电材料在两个相对表面上积聚相反极性类型的表面电荷。铁电材料的极化P随跨铁电材料所施加的电压V的变化而显示出滞后。铁电材料的剩余极化和矫顽场的乘积是用于表征铁电材料的有效性的度量。
铁电存储器器件是包含用于存储信息的铁电材料的存储器器件。铁电材料充当存储器器件的存储器材料。根据施加到铁电材料的电场的极性，对铁电材料的偶极矩以两个不同取向(例如，“上”或“下”极化位置，基于晶格中的原子位置，诸如氧原子位置和/或金属原子位置)进行编程，以存储铁电材料中的信息。可通过由铁电材料的偶极矩生成的电场来检测铁电材料的偶极矩的不同取向。例如，可通过测量流过在场效应晶体管铁电存储器器件中邻近铁电材料设置的半导体沟道的电流来检测偶极矩的取向。
发明内容
根据本公开的一个方面，一种铁电场效应晶体管(FeFET)包括：半导体沟道；源极区，该源极区接触半导体沟道的一个端部；漏极区，该漏极区接触半导体沟道的第二端部；栅极电极；铁电栅极介电层，该铁电栅极介电层位于半导体沟道和栅极电极之间；和双向选择器材料层，该双向选择器材料层位于栅极电极和铁电栅极介电层之间。
根据本公开的另一方面，提供了一种形成半导体器件的方法，该方法包括：在衬底上方形成沟道层级绝缘层；在沟道层级绝缘层的层级处形成半导体沟道的竖直堆叠；直接在半导体沟道的竖直堆叠上形成堆叠，该堆叠从一侧到另一侧包括铁电栅极介电层、双向选择器材料层和栅极电极；以及在半导体沟道中的每个半导体沟道的一个端部上提供源极区并且在半导体沟道中的每个半导体沟道的另一端部上提供漏极区，其中半导体沟道、源极区和漏极区中的每一者接触铁电栅极介电层，并且沟道层级绝缘层中的每个沟道层绝缘层接触源极区中的相应一个源极区和漏极区中的相应一个漏极区。
附图说明
图1为根据本公开的第一实施方案的在形成至少一个外围器件和半导体材料层之后的第一示例性结构的示意性竖直剖面图。
图2为根据本公开的第一实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。
图3是根据本公开的第一实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。
图4A为根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图4B为图4A的第一示例性结构的俯视图。竖直平面A-A’为图4A的剖面的平面。
图5为根据本公开的第一实施方案的在使沟道层级绝缘层对于晶体管间层级绝缘层和牺牲材料层选择性地横向凹陷之后的第一示例性结构的示意性竖直剖面图。
图6为根据本公开的第一实施方案的在形成具有管状构型的半导体沟道之后的第一示例性结构的示意性竖直剖面图。
图7A为根据本公开的第一实施方案的在形成层堆叠之后的第一示例性结构的示意性竖直剖面图，该层堆叠从一侧到另一侧在每个存储器开口中包括栅极介电层、选择器材料层和字线。
图7B为图7A的第一示例性结构的俯视图。竖直平面A-A’为图7A的剖面的平面。
图8A为根据本公开的第一实施方案的在形成接触层级介电层和背侧沟槽之后的第一示例性结构的示意性竖直剖面图。
图8B为图8A的第一示例性结构的局部透视俯视图。竖直平面A-A’为图8A的示意性竖直剖面图的平面。
图9为根据本公开的第一实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图10为根据本公开的第一实施方案的在形成掺杂半导体层之后的第一示例性结构的示意性竖直剖面图。
图11为根据本公开的第一实施方案的在使掺杂半导体层横向凹陷之后的第一示例性结构的示意性竖直剖面图。
图12为根据本公开的第一实施方案的在保形沉积金属材料之后的第一示例性结构的示意性竖直剖面图。
图13A为根据本公开的第一实施方案的在从背侧沟槽并且从接触层级介电层上面移除金属材料之后的第一示例性结构的示意性竖直剖面图。
图13B为图13A的第一示例性结构的局部透视俯视图。竖直平面A-A’为图13A的示意性竖直剖面图的平面。
图14为根据本公开的第一实施方案的在形成介电沟槽填充结构之后的第一示例性结构的示意性竖直剖面图。
图15A为根据本公开的第一实施方案的在形成接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图15B为图15A的第一示例性结构的俯视图。竖直平面A-A’为图15A的示意性竖直剖面图的平面。
图16为根据本公开的第二实施方案的在形成绝缘层、掺杂半导体层和牺牲材料层之后的第二示例性结构的示意性竖直剖面图。
图17为根据本公开的第二实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第二示例性结构的示意性竖直剖面图。
图18为根据本公开的第二实施方案的在形成存储器开口和支撑开口之后的第二示例性结构的示意性竖直剖面图。
图19为根据本公开的第二实施方案的在形成具有管状构型的半导体沟道之后的第二示例性结构的示意性竖直剖面图。
图20为根据本公开的第二实施方案的在形成层堆叠之后的第二示例性结构的示意性竖直剖面图，该层堆叠从一侧到另一侧在每个存储器开口中包括栅极介电层、选择器材料层和字线。
图21为根据本公开的第二实施方案的在形成接触层级介电层和背侧沟槽之后的第二示例性结构的示意性竖直剖面图。
图22为根据本公开的第二实施方案的在形成背侧凹陷部之后的第二示例性结构的示意性竖直剖面图。
图23为根据本公开的第二实施方案的在形成金属材料层之后的第二示例性结构的示意性竖直剖面图。
图24为根据本公开的第二实施方案的在形成介电沟槽填充结构和接触通孔结构之后的第二示例性结构的示意性竖直剖面图。
图25为根据本公开的实施方案的存储器元件的三维阵列的示意性电路图。
具体实施方式
如上文所讨论，本公开涉及包括集成栅极选择器的三维铁电存储器阵列及其制造方法，其各个方面在下文中有所描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1，示出了根据本公开的第一实施方案的第一示例性结构。第一示例性结构包括衬底9，该衬底可为半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可具有主表面7，该主表面可为例如衬底半导体层9的最顶表面。主表面7可为半导体表面。在一个实施方案中，主表面7可为单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
在一个实施方案中，外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可包括例如场效应晶体管。如果至少一个半导体器件用于外围电路，则至少一个半导体器件在本文中被称为至少一个外围器件。例如，可通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可随后将其图案化以形成至少一个栅极结构(750，752，754，758)，这些栅极结构中的每个栅极结构均可包括栅极介电750、栅极电极(752，754)和栅极帽盖介电758。栅极电极(752，754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可通过沉积和各向异性蚀刻介电衬垫在至少一个栅极结构(750，752，754，758)周围形成至少一个栅极间隔物756。可例如通过将至少一个栅极结构(750，752，754，758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761，762)中的每一者可包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可为氧化硅层，并且第二介电衬垫762可为氮化硅层。外围电路的至少一个半导体器件可包含随后要形成的存储器器件的驱动器电路。
介电材料诸如氧化硅可沉积在至少一个半导体器件上方，并且可随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬里(761，762)的顶表面共面。随后，可从某个区域移除平面化介电层770和介电衬垫(761，762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
可在形成至少一个半导体器件700之前、期间或之后，通过沉积绝缘材料(诸如氧化硅)来在衬底9的顶表面7上方形成底部绝缘层31。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。可在存储器阵列区100和外围器件区200之间提供用于随后形成导电层的阶梯式平台的楼梯区300。在另选的实施方案中，至少一个半导体器件700以CMOS阵列下(“CUA”)构型形成在存储器阵列区100下方。在这种情况下，外围器件区200可被省略或与CUA构型结合使用。在另一另选的实施方案中，至少一个半导体器件700可形成在单独衬底上，然后结合到包含存储器阵列区100的衬底9。
参考图2，可在底部绝缘层31上方形成包括单元层堆叠(42，32A，42，32B)的两个或更多个重复体的材料层序列。单元层堆叠可从底部到顶部包括牺牲材料层42的第一实例、沟道层级绝缘层32A、牺牲材料层42的第二实例和晶体管间层级绝缘层32B。沟道层级绝缘层32A和晶体管间层级绝缘层32B在本文中统称为绝缘层32。
因此，提供了交替的多个绝缘层32和牺牲材料层42。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。在这种情况下，绝缘层32和牺牲材料层42在交替的多个绝缘层32和牺牲材料层内交替。交替的多个绝缘层32和牺牲材料层42在本文中被称为交替堆叠(32，42)。
沟道层级绝缘层32A包括第一绝缘材料。在一个实施方案中，第一绝缘材料可包括掺杂硅酸盐玻璃材料，诸如硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)或氟硅酸盐玻璃或有机硅酸盐玻璃材料。第一绝缘材料在100∶1稀释的氢氟酸中可具有比未掺杂硅酸盐玻璃更高的蚀刻速率。在一个实施方案中，沟道层级绝缘层32A中的掺杂硅酸盐玻璃材料或有机硅酸盐玻璃材料的组合物在100∶1稀释的氢氟酸中的蚀刻速率可比未掺杂硅酸盐玻璃在100∶1稀释的氢氟酸中的蚀刻速率大至少3倍和/或至少10倍。每个沟道层级绝缘层32A的厚度可在10nm至60nm的范围内，但也可采用更小和更大的厚度。
晶体管间层级绝缘层32B包括第二绝缘材料。在一个实施方案中，第二绝缘材料可包括硅酸盐玻璃材料，该硅酸盐玻璃材料具有与沟道层级绝缘层32A的介电材料不同的组成。在一个实施方案中，第二绝缘材料可包括未掺杂硅酸盐玻璃(即，未掺杂氧化硅，诸如二氧化硅)。在一个实施方案中，沟道层级绝缘层32A的第一绝缘材料在20摄氏度下在100∶1稀释的氢氟酸溶液中的蚀刻速率可为晶体管间层级绝缘层32B的硅酸盐玻璃材料在20摄氏度下在100∶1稀释的氢氟酸溶液中的蚀刻速率的至少三倍。每个晶体管间层级绝缘层32B的厚度可在10nm至60nm的范围内，但也可采用更小和更大的厚度。
牺牲材料层42包括对于绝缘层32的材料可选择性地移除的牺牲材料。一般来讲，牺牲材料层42的材料是对于沟道层级绝缘层32A的材料并且对于晶体管间层级绝缘层32B的材料可选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。例如，牺牲材料层42可包括氮化硅、非晶硅、多晶硅或硅锗合金。在一个实施方案中，牺牲材料层42包括氮化硅和/或基本上由氮化硅组成。每个牺牲材料层42的厚度可在15nm至60nm的范围内，但也可采用更小和更大的厚度。
沟道层级绝缘层32A是其上随后形成竖直半导体沟道的绝缘层32的第一子集。晶体管间层级绝缘层32B是设置在竖直场效应晶体管的竖直相邻对之间的绝缘层32的第二子集。
在例示的示例中，绝缘层32和牺牲材料层42的交替堆叠(32，42)可以最底牺牲层42开始，该最底牺牲层位于最底沟道层级绝缘层32A下面，并且可以最顶牺牲层42终止，该最顶牺牲层覆盖在最顶沟道层级绝缘层32A上面。然而，另选的最底层和/或另选的最顶层可用于交替堆叠(32，42)。交替堆叠(32，42)内的沟道层级绝缘层32A的数量可在2至1024的范围内，通常为8至256，但也可采用更多数量的重复体。在一个实施方案中，交替堆叠(32，42)可包括单元层堆叠(42，32A，42，43B)的多个重复体，以提供沿着竖直方向重复的周期性结构。
绝缘帽盖层70可形成在交替堆叠(32，42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可包括如上所述可用于绝缘层32的介电材料。绝缘帽盖层70可具有比每个绝缘层32更大的厚度。绝缘帽盖层70可通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可为氧化硅层。
一般来讲，交替堆叠(32，42)内的该组所有绝缘层32包括沟道层级绝缘层32A和晶体管间层级绝缘层32B的竖直交替序列。换句话讲，如果所有绝缘层32选自交替堆叠(32，42)，则绝缘层32包括沟道层级绝缘层32A和晶体管间层级绝缘层32B的竖直交替序列。沟道层级绝缘层32A的每个实例形成为具有相应顶表面和相应底表面的水平延伸层，并且晶体管间层级绝缘层32B的每个实例形成为具有相应顶表面和相应底表面的水平延伸层。在一个实施方案中，除牺牲材料层42中的最底牺牲材料层之外并且除牺牲材料层42中的最顶牺牲材料层之外的每个牺牲材料层42接触绝缘层32中的相应上覆绝缘层和绝缘层32中的相应下层绝缘层。
参考图3，在交替堆叠(32，42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32，42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
在楼梯区300中形成平台区，该楼梯区位于存储器阵列区100与外围器件区200之间，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平剖面形状根据距衬底9的顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32，42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32，42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32，42)的阶梯式表面，这些阶梯式表面从交替堆叠(32，42)内的最底层持续地延伸到交替堆叠(32，42)内的最顶层。
阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一实施方案中，可沿着第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。每列楼梯可彼此竖直偏移，使得牺牲材料层42中的每个牺牲材料层在相应列的楼梯中具有物理地暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用具有牺牲材料层42的物理地暴露的表面的相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32，42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32，42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32，42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32，42)的位于楼梯区300中的阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口19延伸穿过在交替堆叠(32，42)内的层的子集。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可从交替堆叠(32，42)的顶表面延伸到位于底部绝缘层31内的相应底表面。存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。
参考图5，可执行各向同性蚀刻工艺以使沟道层级绝缘层32A的物理地暴露的圆柱形侧壁对于牺牲材料层42和晶体管间层级绝缘层32B的材料选择性地横向凹陷。例如，如果牺牲材料层42包括氮化硅，则晶体管间层级绝缘层32B包括未掺杂硅酸盐玻璃，并且沟道层级绝缘层包括掺杂硅酸盐玻璃或有机硅酸盐玻璃，可执行采用了稀释度为100：1或稀释度更高的稀释氢氟酸的湿法蚀刻工艺来使沟道层级绝缘层32A的物理地暴露的侧壁横向凹陷。沟道层级绝缘层32A的侧壁的横向凹陷距离可比晶体管间层级绝缘层32B的侧壁的横向凹陷距离大至少三倍，和/或大至少10倍，诸如大100倍或更大。
任选地，可执行另一各向同性蚀刻工艺以使牺牲材料层42的侧壁凹陷，使得牺牲材料层42的凹陷侧壁与晶体管间层级绝缘层32B的侧壁大致竖直重合。环形圆柱形腔体47的竖直堆叠可围绕存储器阵列区100中的每个存储器开口49形成。每个环形圆柱形腔体47可具有与沟道层级绝缘层32A的凹陷侧壁重合的外边界，和与圆柱形竖直平面重合的内边界，该圆柱形竖直平面包括围绕相应存储器开口49的牺牲材料层42的侧壁。沟道层级绝缘层32A的侧壁与牺牲材料层42的侧壁之间的横向凹陷距离可在3nm至40nm的范围内，诸如5nm至20nm，但也可采用更小和更大的凹陷距离。
参考图6，半导体材料诸如非晶硅或多晶硅可保形地沉积在环形圆柱形腔体47中，该环形圆柱形腔体通过沟道层级绝缘层32A的横向凹陷形成。半导体材料可具有第一导电类型的掺杂，该掺杂可为p型或n型。半导体材料中的第一导电类型的掺杂剂的原子浓度可在1.0×1014/cm3至1.0×1018/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。可选择保形沉积的半导体材料的厚度，使得每个环形圆柱形腔体47的整个体积填充有半导体材料。可执行各向异性蚀刻以移除半导体材料的未被绝缘帽盖层70掩蔽的部分，该各向异性蚀刻对于绝缘帽盖层70和底部绝缘层31的绝缘材料选择性地蚀刻半导体材料。填充相应环形圆柱形腔体47的半导体材料的每个剩余管状部分构成半导体沟道60。每个半导体沟道60可具有管状形状。
半导体沟道60的每个实例可形成在沟道层级绝缘层32A的相应实例的侧壁上。在一个实施方案中，每个半导体沟道60可具有圆柱形外侧壁和圆柱形内侧壁，该圆柱形内侧壁从圆柱形外侧壁横向向内偏移均匀的横向偏移距离，该均匀的横向偏移距离可与在图5的处理步骤处形成沟道层级绝缘层32A的凹陷侧壁的各向同性蚀刻工艺的横向偏移距离相同。在一个实施方案中，每个半导体沟道60可具有环形平坦顶表面和环形平坦底表面。半导体沟道60的环形平坦顶表面和环形平坦底表面的外周边邻接到半导体沟道60的圆柱形外侧壁的上周边和下周边。半导体沟道60的环形平坦顶表面和环形平坦底表面的内周边邻接到半导体沟道60的圆柱形内侧壁的上周边和下周边。每个半导体沟道60的高度可与半导体沟道60的圆柱形外侧壁接触的沟道层级绝缘层32A的厚度相同。
参考图7A和图7B，栅极介电层54形成在围绕每个存储器开口49的半导体沟道的竖直堆叠内的每个半导体沟道60的内侧壁上。栅极介电层54可直接形成在牺牲材料层42和晶体管间层级绝缘层32B的物理地暴露的圆柱形侧壁上。栅极介电层54作为连续材料层从牺牲材料层42中的最底牺牲材料层竖直延伸到每个存储器开口49内的牺牲材料层42中的最顶牺牲材料层，并且直接接触晶体管间层级绝缘层32B中的每个晶体管间层级绝缘层的侧壁。栅极介电层54由位于每个存储器开口49周围的半导体沟道54的相应竖直堆叠与沟道层级绝缘层32中的每个沟道层级绝缘层横向间隔开。
栅极介电层54包括铁电材料。在一个实施方案中，栅极电层54基本上仅由铁电材料组成。在另一实施方案中，栅极介电层54包括铁电材料膜和非铁电介电材料膜(例如，氧化硅膜)的多膜堆叠。如本文所用，“铁电材料”是指在不存在外部电场时表现出自发电极化的晶体材料。栅极介电层54中的铁电材料可为绝缘铁电材料。在一个实施方案中，栅极介电层54包括氧化铪层，该氧化铪层包含选自Al、Zr和Si的至少一种掺杂剂并且具有铁电非中心对称正交晶相。另选地，可使用其他铁电材料，诸如钛酸钡、铁氧体铋、钛酸铅、锆钛酸铅等。栅极介电层54可具有在1.5nm至15nm的范围内，诸如从3nm至10nm的厚度，但也可采用更小和更大的厚度。在一个实施方案中，栅极介电层54可通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。
随后在栅极介电层54上形成双极选择器材料层56作为保形材料层。如本文所用，“双极选择器材料”是指可根据跨其施加的偏置电压的量值用作开/关开关而不切换偏置极性依赖性的任何材料(即，如果电压的绝对值大于阈值，则材料在正电压或负电压下切换)。选择器材料层可包括非欧姆材料，该非欧姆材料提供电隔离的电连接，这取决于跨其所外加的电压偏置的量值。在一个实施方案中，选择器材料层包括至少一个阈值开关材料层。至少一个阈值开关材料层包括表现出非线性电行为的任何合适的阈值开关材料，诸如双向阈值开关(OTS)材料。
如本文所用，双向阈值开关是在高于阈值电压的电压下在低电阻率状态下不结晶，并且当跨OTS材料层未经受高于临界保持电压的电压时恢复到高电阻率状态的器件。如本文所用，“双向阈值开关材料”是指在所施加的外部偏置电压下显示出非线性电阻率曲线，使得材料的电阻率随所施加的外部偏置电压的量值而减小的材料。换句话讲，双向阈值开关材料是非欧姆的，并且在较高的外部偏置电压下变得比在较低的外部偏置电压下更具导电性。
在跨OTS材料施加高于其阈值电压的电压期间，双向阈值开关材料(OTS材料)在高电阻率状态下可为非晶态的(例如，无定形的)，并且在低电阻率状态下可保持非晶态的(例如，保持无定形的)。当高于其阈值电压的高电压降低到低于临界保持电压时，OTS材料可恢复到高电阻率状态。在整个电阻率状态变化期间，双向阈值开关材料可保持非晶态的(例如，无定形的)。
在一个实施方案中，双向阈值开关材料可包括硫属元素化物材料，该硫属元素化物材料在写入电流极性和读取电流极性两者中均表现出滞后。硫族化物材料可以是掺杂有选自As、N和C的掺杂剂的GeTe化合物或Ge-Se化合物，诸如Ge-Se-As化合物半导体材料。双向阈值开关材料层可包含任何双向阈值开关材料。在一个实施方案中，双向阈值开关材料层可包括至少一种14族元素和至少一种16族元素的化合物。在一个实施方案中，双向阈值开关材料层可包括选自GeSeAs合金、GeTeAs、GeSeTeSe合金、GeSe合金、SeAs合金、GeTe合金和SiTe合金的材料和/或可基本上由该材料组成。
在一个实施方案中，可选择选择器材料层的材料，使得其中的选择器材料的电阻率在施加超过临界偏置电压量值(也称为阈值电压)的外部偏置电压时减小至少两个数量级(即，超过100倍)。在一个实施方案中，可选择选择器材料层的组成和厚度，使得临界偏置电压量值可在1V至6V的范围内，但临界偏置电压量值也可采用更小和更大的电压。选择器材料层的厚度可在例如1nm至50nm的范围内，诸如5nm至25nm，但也可采用更小和更大的厚度。
导电材料可沉积在存储器开口49和支撑开口的每个剩余未填充体积中。导电材料可包括至少一种金属材料和/或重掺杂半导体材料。例如，导电材料可包括任选的导电金属氮化物衬垫(诸如TiN衬垫、TaN衬垫或WN衬垫)和金属填充材料(诸如钨)。
可通过平面化工艺从包括绝缘帽盖层70的顶表面的水平平面上方移除导电材料、选择器材料层56和栅极介电层54的多余部分，该平面化工艺可采用至少一种凹陷蚀刻工艺和/或化学机械平面化(CMP)工艺。绝缘帽盖层70的顶表面可用作至少一种凹陷蚀刻工艺和/或CMP工艺的停止层。存储器开口49和支撑开口19中的导电材料的每个剩余部分构成字线62。每个字线62的位于每个半导体沟道的层级处的部分包括相应竖直场效应晶体管80的栅极电极62G。
可在每个存储器开口49内的半导体沟道60的相应竖直堆叠上形成层堆叠(其从一侧到另一侧包括栅极介电层54、选择器材料层56和字线62)。半导体沟道60的每个竖直堆叠围绕存储器开口49中的相应一个存储器开口，并且接触沟道层级绝缘层32A中的每个沟道层级绝缘层。栅极介电层54包括铁电介电材料，并且选择器材料层56包括双极切换材料，该双极切换材料提供电压量值相关的切换特性。
每个栅极介电层54包括延伸穿过交替堆叠(32，42)的每个层的管状栅极介电部分，和邻接到管状栅极介电部分的底部周边的底部栅极介电基部部分。每个选择器材料层56由管状栅极介电部分横向围绕，并且包括延伸穿过交替堆叠(32，42)的每个层的管状选择器材料部分和邻接到管状选择器材料部分的底部周边的底部选择器材料基部部分。每个字线62由相应选择器材料层56的管状选择器材料部分横向围绕并且延伸穿过交替堆叠(32，42)内的每个层。半导体沟道60、栅极介电层54、选择器材料层56和字线62中的每一者沿着竖直方向延伸。
栅极介电层54、选择器材料层56和填充存储器开口49的字线62以及半导体沟道60的邻接竖直堆叠的每个组合一起构成存储器开口填充结构58。填充支撑开口19的所有材料部分和半导体沟道60的邻接竖直堆叠的每个组合构成支撑柱结构。可在存储器阵列区100中形成存储器开口填充结构58的二维阵列。可在楼梯区300中形成支撑柱结构20的阵列。在支撑柱结构20的延伸穿过后向阶梯式介电材料部分65的部分上不存在半导体沟道60。
参考图8A和图8B，接触层级介电层73可形成在绝缘层(32A，32B)和牺牲材料层42的交替堆叠{(32A，32B)，42}上方以及形成在存储器开口填充结构58和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可包括氧化硅。接触层级介电层73可具有在50nm至500nm的范围内的厚度，但也可采用更小和更大的厚度。
光致抗蚀剂层(未示出)可施加在接触层级介电层73上，并且光刻图案化以在存储器开口填充结构58的集群之间的区域中形成开口。光致抗蚀剂层中的图案可采用各向异性蚀刻穿过接触层级介电层73、交替堆叠{(32A，32B)，42}和/或后向阶梯式介电材料部分65进行转移，以形成背侧沟槽79，该背侧沟槽从接触层级介电层73的顶表面竖直向下延伸至底部绝缘层31，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可沿着第一水平方向hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔开。存储器开口填充结构58可布置成沿着第一水平方向hd1延伸的行。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。可例如通过灰化移除光致抗蚀剂层。
参考图9，可例如采用蚀刻工艺将相对于绝缘层(32A，32B)选择性地蚀刻牺牲材料层42的蚀刻剂引入背侧沟槽79中。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42可对于绝缘层(32A，32B)、后向阶梯式介电材料部分65的材料和栅极介电层54的材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层(32A，32B)和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于绝缘层(32A，32B)和栅极介电层54选择性地移除牺牲材料层42的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器开口填充结构58提供结构支撑。
每个背侧凹陷部43可为横向延伸腔体，其横向尺寸大于腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。可在从中移除牺牲材料层42的体积中形成多个背侧凹陷部43。其中形成存储器开口填充结构58的存储器开口49在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。
多个背侧凹陷部43中的每个背侧凹陷部可基本上平行于衬底9的顶表面延伸。背侧凹陷部43可由下层绝缘层(32A，32B)的顶表面和上覆绝缘层(32A，32B)的底表面竖直界定。在一个实施方案中，每个背侧凹陷部43可自始至终具有均匀的高度。
参考图10，可在背侧凹陷部43中沉积掺杂半导体材料。半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。半导体材料中的第二导电类型的掺杂剂的原子浓度可在5.0×1019/cm3至2.0×1021/cm3的范围内，但也可采用更小和更大的掺杂剂浓度。可在多个背侧凹陷部中形成多个掺杂半导体层(44，46)。多个掺杂半导体层(44，46)包括接触半导体沟道60的第一环形水平表面的源极层44和接触半导体沟道60的第二环形水平表面的漏极层46。源极层44用作相应竖直场效应晶体管的源极掺杂区，并且漏极层46用作相应竖直场效应晶体管的漏极掺杂区。
一般来讲，接触半导体沟道60的端部部分的源极层和漏极层的掺杂半导体区可用作每个竖直场效应晶体管80的源极区或漏极区，这取决于电压偏置方案和流过半导体沟道的少数电荷载流子的极性。因此，虽然采用在每个半导体沟道60的底端处形成源极层44并且在每个半导体沟道的顶端处形成漏极层46的实施方案描述了本公开，但应当理解，接触任何半导体沟道60的源极层44和漏极层46的位置可颠倒，这取决于跨源极层44和漏极层46采用的电压偏置方案。
在例示的示例中，半导体沟道60的每个环形底表面由源极层44接触，并且半导体沟道60的每个环形顶表面由漏极层46接触。每个源极层44接触具有相应圆柱形侧壁的半导体沟道60的二维阵列的环形底表面，该圆柱形侧壁接触沟道层级绝缘层32A中的相应一个沟道层级绝缘层。每个漏极层46接触具有相应圆柱形侧壁的半导体沟道60的二维阵列的环形顶表面，该圆柱形侧壁接触沟道层级绝缘层32A中的相应一个沟道层级绝缘层。源极层44的接触半导体沟道60的端部部分和/或在该端部部分近侧的每个部分构成源极区。漏极层46的接触半导体沟道60的端部部分和/或在该端部部分近侧的每个部分构成漏极区。每个牺牲材料层42可用源极层44或漏极层46替换。
连续掺杂半导体层46L可形成在每个背侧沟槽79的侧壁上以及形成在接触层级介电层73上方。连续掺杂半导体层46L包括沉积在背侧沟槽79中或沉积在接触层级介电层73上方的掺杂半导体材料的连续延伸部分。在每个背侧沟槽79的未填充有连续金属材料层46L的部分内存在背侧腔体79’。
参考图11，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀连续掺杂半导体层46L。背侧凹陷部43中的掺杂半导体材料的每个剩余部分构成源极层44或漏极层46。在一个实施方案中，可例如采用湿法蚀刻工艺各向同性地回蚀源极层44和漏极层46的掺杂半导体材料，该湿法蚀刻工艺蚀刻对于绝缘层(32A，32B)、底部绝缘层31、绝缘帽盖层70和接触层级介电层73的材料选择性地蚀刻掺杂半导体材料。在例示性示例中，可执行使用了热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺来使源极层44和漏极层46的侧壁从背侧沟槽79横向凹陷。另选地，源极层44和漏极层46的掺杂半导体材料未被各向同性地回蚀。
可控制源极层44和漏极层46的侧壁的横向凹陷距离，使得半导体沟道60的表面不被物理地暴露，并且每个半导体沟道60至少通过相应源极区(源极层44的区)和相应漏极区(漏极层46的区)与背侧沟槽79周围的凹陷部的体积间隔开。在一个实施方案中，源极层44和漏极层46的侧壁围绕每个背侧沟槽79的横向凹陷距离可在20nm至100nm的范围内，但也可采用更小和更大的横向凹陷距离。
参考图12，至少一种金属材料可沉积在背侧沟槽79周围的横向凹陷部中、沉积在背侧沟槽79的外围区处以及沉积在接触层级介电层73上方。至少一种金属材料可包括金属阻挡衬垫材料和金属填充材料。金属阻挡衬垫材料可包括导电金属氮化物材料，诸如TiN、TaN、WN或其堆叠。在一个实施方案中，金属阻挡衬垫材料可通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡衬垫材料的厚度可在1nm至5nm的范围内，诸如2nm至3nm，但也可采用更小和更大的厚度。在一个实施方案中，金属阻挡衬垫材料可基本上由导电金属氮化物诸如TiN组成。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料可以基本上由至少一种元素金属组成。金属填充材料的至少一种元素金属可选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料可以基本上由单个元素金属组成。
多个金属材料层(64，66)可形成在多个横向凹陷部中，并且连续金属材料层66L可形成在每个背侧沟槽79的侧壁上以及形成在接触级介电层73上方。每个金属材料层(64，66)包括金属阻挡层(其包括金属阻挡衬垫材料)的一部分和金属填充材料层(其包括金属填充材料)的一部分。连续金属材料层66L包括位于背侧沟槽79中或接触层级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。
接触源极层44的每个金属材料层64构成源极接触层64，并且接触漏极层46的每个金属材料层66构成漏极接触层66。源极接触层64和漏极接触层66中的每一者可具有均匀宽度(该均匀宽度是在图11的处理步骤处的横向凹陷距离)，并且可沿着第一水平方向hd1横向延伸。金属材料层(64，66)的形成是任选的。如果源极层44和漏极层46的掺杂半导体材料在图11所示的步骤中没有各向同性地回蚀，则省略金属材料层(64，66)。在这种情况下，源极层44在源极层级处填充整个背侧凹陷部43，并且漏极层46在漏极层级处填充整个背侧凹陷部43。
参考图13A和图13B，例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方回蚀连续金属材料层66L的沉积的金属材料。背侧凹陷部43中的至少一种沉积金属材料的每个剩余部分构成源极接触层64或漏极接触层66。因此，每个牺牲材料层42用相应的替换材料层{(44，46)，(64，66)}替换。每个替换材料层包括源极层44和源极接触层64的组合或漏极层46和漏极接触层66的组合。源极接触层64和漏极接触层66可包括相应的金属材料层。
一般来讲，源极区44S(包括源极层44的一部分)形成在每个半导体沟道60的一个端部上，并且漏极区46D(包括漏极层46的一部分)形成在每个半导体沟道60的另一端部上。半导体沟道60、源极区44S和漏极区46D的至少一个邻接组合(其可为多个邻接组合)可形成在每个栅极介电层54上。接触每个存储器开口49中的每个栅极介电层54的半导体沟道60、源极区44S和漏极区46D的邻接组合的总数可与绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠内的沟道层级绝缘层32A的总数相同。
替换材料层{(44，46)，(64，66)}中的每个替换材料层包括含有源极区44S的相应源极层44或含有漏极区46D的相应漏极层46。源极层44和漏极层46形成在位于存储器开口49中的栅极介电层54中的每个栅极介电层上。金属材料层(64，66)形成在源极层44和漏极层46中的相应一者的侧壁上，并且与栅极介电层54横向间隔开。金属材料层(64，66)中的每个金属材料层接触源极层44和漏极层46中的相应一者的侧壁，并且不接触栅极介电层54。在一个实施方案中，除金属材料层(64，66)中的最顶金属材料层之外并且除金属材料层(64，66)中的最底金属材料层之外的每个金属材料层(64，66)接触沟道层级绝缘层32A中的相应一个沟道层级绝缘层和晶体管间层级绝缘层32B中的相应一个晶体管间层级绝缘层。
源极层44和源极接触层64的每个组合构成源极侧导电层(44，64)。漏极层46和漏极接触层66的每个组合构成漏极侧导电层(46，66)。源极侧导电层(44，64)和漏极侧导电层(46，66)统称为导电层{(44，46)，(64，66)}。
相应半导体沟道60、相应源极区44S和相应漏极区46D的多个邻接组合可沿着竖直方向围绕每个存储器开口49布置在相应栅极介电层54的侧壁上。多个晶体管间层级绝缘层32B可在衬底9上方设置在绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠内，使得半导体沟道60、源极区44S和漏极区46D的组合的竖直相邻对由相应晶体管间层级绝缘层32B竖直间隔开。
参考图14，介电材料诸如氧化硅可沉积在背侧沟槽中以形成介电壁结构76。每个介电壁结构76可接触绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠内的每个绝缘层(32A，32B)的侧壁，并且可接触交替堆叠内的每个金属材料层(64，66)。每个介电壁结构76与源极层44和漏极层46横向间隔开。每个介电壁结构76的顶表面可与接触层级介电层73的顶表面共面。另选地，如在图13A和图13B的处理步骤处提供的覆盖在接触层级介电层73的顶表面上面的介电材料的水平部分可并入到接触层级介电层73中。
栅极介电层54的接触半导体沟道中的相应一个半导体沟道的每个铁电材料部分构成存储器元件，该存储器元件可将极化方向存储为数据位。每个铁电材料部分的极化确定竖直场效应晶体管80的阈值电压，该竖直场效应晶体管包括相应铁电材料部分和邻接半导体沟道60。如果铁电材料部分中的极化方向使得铁电材料部分吸引邻接半导体沟道60中的少数电荷载流子，则场效应晶体管80具有低阈值电压。如果铁电材料部分中的极化方向使得铁电材料部分排斥邻接半导体沟道60中的少数电荷载流子，则场效应晶体管80具有高阈值电压。
参考图15A和图15B，可穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成接触通孔结构(88，86，8P)。例如，可穿过存储器阵列区100中的相应字线62的顶表面上的接触层级介电层73形成栅极接触通孔结构88。可在源极层44和漏极层46中的相应一者上穿过接触层级介电层73，并且穿过楼梯区300中的后向阶梯式介电材料部分65形成源极/漏极接触通孔结构86。可直接在外围区200中的外围器件700的相应节点上穿过后向阶梯式介电材料部分65形成外围器件接触通孔结构8P。在一个另选的实施方案中，外围器件700形成在单独的衬底上，然后结合到存储器器件。在这种情况下，可省略外围器件接触通孔结构8P。在另一另选的实施方案中，外围器件700可形成在底部绝缘层31与衬底9之间，并且外围器件接触通孔结构8P可将外围器件700的各个节点连接到铁电存储器元件的三维阵列的各个节点。
参考图16，示出了根据本公开的第二实施方案的第二示例性结构，可通过形成底部绝缘层31和包括单元层堆叠的多个重复体的材料层的周期性序列来从图1的第一示例性结构得到该第二示例性结构。单元层堆叠可包括牺牲材料层42的第一实例、掺杂半导体层(其可为源极层44)的第一实例、沟道层级绝缘层32A、掺杂半导体层(其可为漏极层46)的第二实例、牺牲材料层42的第二实例和晶体管间层级绝缘层32B。单元层堆叠的最顶重复体的晶体管间层级绝缘层32B可用绝缘帽盖层70替换。
随后要形成的半导体沟道具有第一导电类型的掺杂。掺杂半导体层(44，46)具有与第一导电类型相反的第二导电类型的掺杂。掺杂半导体层(44，46)中的第二导电类型的掺杂剂的原子浓度可在5.0×1019/cm3至2.0×1021/cm3的范围内，但也可采用更小和更大的原子浓度。每个掺杂半导体层(44，46)的厚度可在10nm至50nm的范围内，但也可采用更小和更大的厚度。
每个掺杂半导体层(44，46)形成在沟道层级绝缘层32A中的一个沟道层级绝缘层和牺牲材料层42中的一个牺牲材料层的竖直相邻对之间，并且接触该竖直相邻对。掺杂半导体层(44，46)中的每个掺杂半导体层可包括源极层44或漏极层44。每个源极层44包括用于随后要形成的半导体沟道的二维阵列的源极区的二维阵列，并且每个漏极层46包括用于随后要形成的半导体沟道的二维阵列的漏极区的二维阵列。
参考图17，可通过修改来执行图3的处理步骤，以便修改形成延伸穿过牺牲材料层42和绝缘层32的组合的竖直阶梯的各向异性蚀刻工艺，以提供延伸穿过牺牲材料层42、漏极层46和晶体管层级绝缘层32A的邻接组合，或穿过源极层44、牺牲材料层42和晶体管间层级绝缘层32B的邻接组合的竖直阶梯。在这种情况下，形成包括单元层堆叠(42，44，32A，46，42，32B)的多个重复体的层堆叠中的各个层的竖直阶梯的每个各向异性蚀刻工艺的终端步骤可对于牺牲材料层42的材料选择性地进行或对于源极层44的材料选择性地进行。后向阶梯式介电材料部分65可形成在阶梯式腔体中以形成后向阶梯式介电材料部分65。
参考图18，可通过对各向异性蚀刻工艺的蚀刻化学性质的修改来执行图4A和图4B的处理步骤，以蚀刻穿过绝缘帽盖层70和包括单元层堆叠(42，44，32A，46，42，32B)的多个重复体的层堆叠的未掩蔽部分。底部绝缘层31可用作蚀刻停止结构。存储器开口49形成在存储器阵列区100中，并且支撑开口19形成在楼梯区300中。
参考图19，可执行各向同性蚀刻工艺以使沟道层级绝缘层32A的物理地暴露的圆柱形侧壁横向凹陷，该沟道层级绝缘层对牺牲材料层42、掺杂半导体层(44，46)和晶体管间层级绝缘层32B的材料具有选择性，如上文相对于图4所述。然后，在凹陷部中形成半导体沟道60，如上文相对于图5所述。
每个半导体沟道60的一个端部接触源极层44的水平表面，并且每个半导体沟道60的另一端部接触漏极层46的水平表面。源极层44的接触半导体沟道60和/或在半导体沟道近侧的每个部分构成源极区44S，并且漏极层46的接触半导体沟道60和/或在半导体沟道近侧的每个部分构成漏极区46D。半导体沟道60的圆柱形内侧壁可与绝缘层32和掺杂半导体层(44，46)的上覆侧壁或下层侧壁竖直重合。
参考图20，可执行图7A和图7B的处理步骤以形成层堆叠，该层堆叠包括处于存储器开口49和支撑开口19中的每一者中的栅极介电层54、选择器材料层56和字线62。在支撑柱结构20的延伸穿过后向阶梯式介电材料部分65的部分上不存在半导体沟道60。
参考图21，接触层级介电层73可形成在绝缘帽盖层70、存储器开口填充结构58和支撑柱结构20上方。光致抗蚀剂层(未示出)可施加在接触层级介电层73上，并且光刻图案化以在存储器开口填充结构58的集群之间的区域中形成开口。光致抗蚀剂层中的图案可采用各向异性蚀刻穿过接触层级介电层73、单元层堆叠(42，44，32A，46，42，32B)的多个重复体和/或后向阶梯式介电材料部分65进行转移，以形成背侧沟槽79，该背侧沟槽从接触层级介电层73的顶表面竖直向下延伸至底部绝缘层31，并且横向延伸穿过存储器阵列区100和楼梯区300。
在一个实施方案中，背侧沟槽79可沿着第一水平方向hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向hd2彼此横向间隔开。存储器开口填充结构58可布置成沿着第一水平方向hd1延伸的行。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。可例如通过灰化移除光致抗蚀剂层。
参考图22，可例如采用蚀刻工艺将相对于绝缘层(32A，32B)和掺杂半导体层(44，46)选择性地蚀刻牺牲材料层42的蚀刻剂引入背侧沟槽79中。在从中移除牺牲材料层42的体积中形成背侧凹陷部63。牺牲材料层42可对于绝缘层(32A，32B)的材料、掺杂半导体层(44，46)的材料、后向阶梯式介电材料部分65的材料和栅极介电层54的材料选择性地移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层(32A，32B)和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于绝缘层(32A，32B)、掺杂半导体层(44，46)和栅极介电层54选择性地移除牺牲材料层42的蚀刻工艺可以是采用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中采用的各种其他材料选择性地蚀刻氮化硅。当背侧凹陷部63存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器开口填充结构58提供结构支撑。
每个背侧凹陷部63可为横向延伸腔体，其横向尺寸大于腔体的竖直范围。可在从中移除牺牲材料层42的体积中形成多个背侧凹陷部63。其中形成存储器开口填充结构58的存储器开口49在本文中被称为前侧开口或前侧腔体，与背侧凹陷部63形成对比。
多个背侧凹陷部63中的每个背侧凹陷部可基本上平行于衬底9的顶表面延伸。背侧凹陷部63可由下层绝缘层(诸如晶体管间层级绝缘层32B)的顶表面和上覆掺杂半导体层(诸如源极层44)的底表面竖直界定，或者可由下层掺杂半导体层(诸如漏极层46)的顶表面和上覆绝缘层(诸如晶体管间层级绝缘层32B)的底表面竖直界定。在一个实施方案中，每个背侧凹陷部63可自始至终具有均匀的高度。
参考图23，至少一种金属材料可沉积在背侧凹陷部63中、沉积在背侧沟槽79的外围区处以及沉积在接触层级介电层73上方。至少一种金属材料可包括金属阻挡衬垫材料和金属填充材料。金属阻挡衬垫材料可包括导电金属氮化物材料，诸如TiN、TaN、WN或其堆叠。在一个实施方案中，金属阻挡衬垫材料可通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡衬垫材料的厚度可在1nm至5nm的范围内，诸如2nm至3nm，但也可采用更小和更大的厚度。在一个实施方案中，金属阻挡衬垫材料可基本上由导电金属氮化物诸如TiN组成。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。在一个实施方案中，金属填充材料可以基本上由至少一种元素金属组成。金属填充材料的至少一种元素金属可选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料可以基本上由单个元素金属组成。
多个金属材料层(64，66)可形成在多个背侧凹陷部63中，并且连续金属材料层可形成在每个背侧沟槽79的侧壁上以及形成在接触层级介电层73上方。每个金属材料层(64，66)包括金属阻挡层(其包括金属阻挡衬垫材料)的一部分和金属填充材料层(其包括金属填充材料)的一部分。连续金属材料层包括位于背侧沟槽79中或接触层级介电层73上方的金属阻挡层的连续部分和金属填充材料层的连续部分。
接触源极层44的每个金属材料层64构成源极接触层64，并且接触漏极层46的每个金属材料层66构成漏极接触层66。每个源极接触层64的面积可与上覆源极层44的面积相同，并且每个漏极接触层66的面积可与下层漏极层46的面积相同。
例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧接触沟槽79的侧壁并且从接触层级介电层73上方回蚀连续金属材料层的沉积的金属材料。背侧凹陷部63中的至少一种沉积金属材料的每个剩余部分构成源极接触层64或漏极接触层66。因此，每个牺牲材料层42用相应替换材料层替换，该相应替换材料层包括源极接触层64和漏极接触层66中的一者和/或由源极接触层和漏极接触层中的一者组成。源极接触层64和漏极接触层66可包括相应的金属材料层。源极层44和源极接触层64的每个邻接组合构成源极侧导电层(44，64)，并且漏极层46和漏极接触层66的每个邻接组合构成漏极侧导电层(46，66)。源极侧导电层(44，64)和漏极侧导电层(46，66)统称为导电层{(44，64)，(46，66)}。
一般来讲，源极区44S(包括源极层44的一部分)形成在每个半导体沟道60的一个端部上，并且漏极区46D(包括漏极层46的一部分)形成在每个半导体沟道60的另一端部上。半导体沟道60、源极区44S和漏极区46D的至少一个邻接组合(其可为多个邻接组合)可形成在每个栅极介电层54上。绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠可形成在衬底9上方。接触每个栅极介电层54的半导体沟道60、源极区44S和漏极区46D的邻接组合的总数可与交替堆叠[(32A，32B)，{(44，64)，(46，66)}]内的沟道层级绝缘层32A的总数相同。
源极层44和漏极层46形成在位于存储器开口49中的栅极介电层54中的每个栅极介电层上，并且接触半导体沟道60的水平表面。金属材料层(64，66)直接形成在栅极介电层54中的每个栅极介电层上，并且通过源极层44和漏极层46中的相应一者与半导体沟道60竖直间隔开。金属材料层(64，66)中的每个金属材料层接触由金属材料层(64，66)横向包围的栅极介电层54中的每个栅极介电层的侧壁。
相应半导体沟道60、相应源极区44S和相应漏极区46D的多个邻接组合可沿着竖直方向围绕每个存储器开口49布置在相应栅极介电层54的侧壁上。多个晶体管间层级绝缘层32B可在衬底9上方设置在绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠内，使得半导体沟道60、源极区44S和漏极区46D的组合的竖直相邻对由相应晶体管间层级绝缘层32B竖直间隔开。
参考图24，可执行图14、图15A和图15B的处理步骤以形成介电壁结构76和各种接触通孔结构(88，86，8P)。例如，可穿过存储器阵列区100中的相应字线62的顶表面上的接触层级介电层73形成栅极接触通孔结构88。可在源极层44和漏极层46中的相应一者上穿过接触层级介电层73，并且穿过楼梯区300中的后向阶梯式介电材料部分65形成源极/漏极接触通孔结构86。在形成用于形成源极/漏极接触通孔结构86的通孔腔体期间，可采用金属材料层(64，66)作为蚀刻停止结构。在这种情况下，源极/漏极接触通孔结构86中的每个源极/漏极接触通孔结构可接触源极接触层44和漏极接触层46中的相应一者。可直接在外围区200中的外围器件700的相应节点上穿过后向阶梯式介电材料部分65形成外围器件接触通孔结构8P。在一个另选的实施方案中，外围器件700形成在单独的衬底上，然后结合到存储器器件。在这种情况下，可省略外围器件接触通孔结构8P。在另一另选的实施方案中，外围器件700可形成在底部绝缘层31与衬底9之间，并且外围器件接触通孔结构8P可将外围器件700的各个节点连接到铁电存储器元件的三维阵列的各个节点。
参考图25，示出了根据本公开的实施方案的存储器元件的三维阵列的示意性电路图。每个场效应晶体管(即，铁电场效应晶体管，FeFET)80A包括：半导体沟道60；源极区44S，该源极区接触半导体沟道60的一个端部；漏极区46D，该漏极区接触半导体沟道60的相对端部；栅极电极62G，该栅极电极与每个半导体沟道60相邻定位；铁电栅极介电层54，该铁电栅极介电层位于半导体沟道60和栅极电极62G之间；和双向选择器材料层56，该双向选择器材料层位于栅极电极62G和铁电栅极介电层54之间。栅极电极62G可以是竖直字线62(WL1，WL2)的一部分。
源极区44S可包括源极层44的一部分，并且漏极区46D可包括漏极层46的一部分。每个源极层44可包括源极线(44，64)(SL1，SL2)的至少一部分，并且每个漏极层46可包括位线(46，66)(BL1，BL2)的至少一部分。
每个字线62(WL1，WL2)控制竖直场效应晶体管80的相应竖直堆叠的栅极电极62G，诸如第一竖直场效应晶体管80A和第二竖直场效应晶体管80B等的堆叠，或第三竖直场效应晶体管80C和第四场效应晶体管80D等的堆叠，如图25所示。
在无双向选择器材料层56的FeFET中，编程或擦除干扰电压可以是编程和擦除电压的一半。通过在本公开的实施方案的FeFET 80的栅极电极62G与半导体沟道60之间添加双向选择器材料层56，在FeFET 80上不存在编程或擦除干扰。在一个实施方案中，双向选择器材料层56的切换阈值电压可大于对FeFET 80进行编程和擦除所需的编程和擦除电压的一半。如果字线电压和位线电压之间的电压差大于双向选择器材料层56的切换阈值电压，则可由字线电压激活半导体沟道。如果字线电压和位线电压之间的电压差小于双向选择器材料层56的切换阈值电压，则停用半导体沟道60(即，栅极电极至半导体沟道偏压为约0V)。
参考所有附图并且根据本公开的各种实施方案，铁电场效应晶体管(FeFET)80(例如，80A)包括：半导体沟道60；源极区44S，该源极区接触半导体沟道的一个端部；漏极区46D，该漏极区接触半导体沟道的第二端部；栅极电极62G；铁电栅极介电层54，该铁电栅极介电层位于半导体沟道和栅极电极之间；和双向选择器材料层56，该双向选择器材料层位于栅极电极和铁电栅极介电层之间。
在一个实施方案中，FeFET还包括衬底9，该衬底具有水平表面7，其中半导体沟道、铁电栅极介电层、双向选择器材料层和栅极电极沿着垂直于水平表面7的竖直方向延伸。栅极电极62G包括垂直于水平表面延伸的竖直字线62的一部分。
在一个实施方案中，源极区44S包括源极层44的一部分，漏极区46D包括漏极层46的一部分，源极层44包括源极线(44，64)的至少一部分，并且漏极层46包括位线(46，66)的至少一部分。在一个实施方案中，沟道层级绝缘层32A位于源极区44S与漏极区46D之间。
在一个实施方案中，三维FeFET阵列包括：FeFET 80A；附加FeFET 80B，该附加FeFET位于FeFET 80A下方；晶体管间层级绝缘层32B，该晶体管间层级绝缘层位于FeFET80A的源极线(44，64)与附加FeFET 80B的位线(46，66)之间。
在一个实施方案中，FeFET阵列包括沿着竖直方向交替的绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠；交替堆叠内的一组所有绝缘层(32A，32B)包括沟道层级绝缘层32A和晶体管间层级绝缘层32B的竖直交替序列；并且交替堆叠内的一组所有导电层{(44，64)，(46，66)}包括源极层44和漏极层46的竖直交替序列。
在一个实施方案中，金属材料层(64，66)中的每个金属材料层接触源极层44和漏极层46中的相应一者的侧壁，并且不接触铁电栅极介电层54。在一个实施方案中，金属材料层(64，66)中的每个金属材料层接触源极层44和漏极层46中的相应一者的水平表面，并且接触铁电栅极介电层54。
在一个实施方案中，多个存储器开口49可竖直延伸穿过绝缘层(32A，32B)和导电层{(44，64)，(46，66)}的交替堆叠。铁电栅极介电层54、双向选择器材料层56和竖直字线62位于多个存储器开口49中的存储器开口49内。
在一个实施方案中，铁电栅极介电层54包括延伸穿过导电层{(44，64)，(46，66)}中的每个导电层的管状栅极介电部分和邻接到管状栅极介电部分的底部周边的底部栅极介电基部部分；双向选择器材料层56由管状栅极介电部分横向围绕并且包括延伸穿过导电层{(44，64)，(46，66)}中的每个导电层的管状选择器材料部分和邻接到管状选择器材料部分的底部周边的底部选择器材料基部部分；并且竖直字线62由管状选择器材料部分横向围绕并且延伸穿过导电层{(44，64)，(46，66)}中的每个导电层。
在一个实施方案中，双向选择器材料层54包括双向阈值开关材料。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (21)

1.一种铁电场效应晶体管(FeFET)，所述FeFET包括：
半导体沟道；
源极区，所述源极区接触所述半导体沟道的一个端部；
漏极区，所述漏极区接触所述半导体沟道的第二端部；
栅极电极；
铁电栅极介电层，所述铁电栅极介电层位于所述半导体沟道和所述栅极电极之间；和
双向选择器材料层，所述双向选择器材料层位于所述栅极电极和所述铁电栅极介电层之间。
2.根据权利要求1所述的FeFET，所述FeFET还包括衬底，所述衬底具有水平表面，其中：
所述半导体沟道、所述铁电栅极介电层、所述双向选择器材料层和所述栅极电极沿着垂直于所述水平表面的竖直方向延伸；并且
所述栅极电极包括垂直于所述水平表面延伸的竖直字线的一部分。
3.根据权利要求2所述的FeFET，其中：
所述源极区包括源极层的一部分；
所述漏极区包括漏极层的一部分；
所述源极层包括源极线的至少一部分；并且
所述漏极层包括位线的至少一部分。
4.根据权利要求3所述的FeFET，所述FeFET还包括沟道层级绝缘层，所述沟道层级绝缘层位于所述源极区和所述漏极区之间。
5.一种三维FeFET阵列，所述三维FeFET阵列包括：
根据权利要求4所述的FeFET；
附加FeFET，所述附加FeFET位于所述FeFET下方；和
晶体管间层级绝缘层，所述晶体管间层级绝缘层位于所述FeFET的所述源极线和所述附加FeFET的位线之间。
6.根据权利要求5所述的三维FeFET阵列，其中：
所述阵列包括沿着所述竖直方向交替的绝缘层和导电层的交替堆叠；
所述交替堆叠内的一组所有绝缘层包括所述沟道层级绝缘层和晶体管间层级绝缘层的竖直交替序列；并且
所述交替堆叠内的一组所有导电层包括所述源极层和所述漏极层的竖直交替序列。
7.根据权利要求6所述的三维FeFET阵列，所述三维FeFET阵列还包括金属材料层，所述金属材料层接触所述源极层和所述漏极层中的相应一者并且位于所述绝缘层的竖直相邻对之间。
8.根据权利要求7所述的三维FeFET阵列，其中所述金属材料层中的每个金属材料层接触所述源极层和所述漏极层中的相应一者的侧壁，并且不接触所述铁电栅极介电层。
9.根据权利要求7所述的三维FeFET阵列，其中所述金属材料层中的每个金属材料层接触所述源极层和所述漏极层中的相应一者的水平表面，并且接触所述铁电栅极介电层。
10.根据权利要求6所述的三维FeFET阵列，所述三维FeFET阵列还包括多个存储器开口，所述多个存储器开口竖直延伸穿过所述绝缘层和所述导电层的所述交替堆叠，其中所述铁电栅极介电层、所述双向选择器材料层和所述竖直字线位于所述多个存储器开口中的存储器开口内。
11.根据权利要求10所述的三维FeFET阵列，其中：
所述铁电栅极介电层包括延伸穿过所述导电层中的每个导电层的管状栅极介电部分和邻接到所述管状栅极介电部分的底部周边的底部栅极介电基部部分；
所述双向选择器材料层由所述管状栅极介电部分横向包围，并且包括延伸穿过所述导电层中的每个导电层的管状选择器材料部分和邻接到所述管状选择器材料部分的底部周边的底部选择器材料基部部分；并且
所述竖直字线由管状选择器材料部分横向围绕并且延伸穿过所述导电层中的每个导电层。
12.根据权利要求1所述的FeFET，其中所述双向选择器材料层包括双向阈值开关材料。
13.一种形成半导体器件的方法，所述方法包括：
在衬底上方形成沟道层级绝缘层；
在所述沟道层级绝缘层的层级处形成半导体沟道的竖直堆叠；
直接在所述半导体沟道的竖直堆叠上形成堆叠，所述堆叠从一侧到另一侧包括铁电栅极介电层、双向选择器材料层和栅极电极；以及
在所述半导体沟道中的每个半导体沟道的一个端部上提供源极区并且在所述半导体沟道中的每个半导体沟道的另一端部上提供漏极区，其中所述半导体沟道、所述源极区和所述漏极区中的每一者接触所述铁电栅极介电层，并且所述沟道层级绝缘层中的每个沟道层级绝缘层接触所述源极区中的相应一个源极区和所述漏极区中的相应一个漏极区。
14.根据权利要求13所述的方法，其中：
所述铁电栅极介电层、所述双向选择器材料层和所述栅极电极中的每一者形成在所述衬底上方，并且沿着垂直于所述衬底的顶表面的竖直方向延伸；
所述沟道层级绝缘层中的每个沟道层级绝缘层形成为具有顶表面和底表面的水平延伸层；并且
所述半导体沟道中的每个半导体沟道形成为所述沟道层级绝缘层中的相应一个沟道层级绝缘层的侧壁上的管状结构。
15.根据权利要求14所述的方法，所述方法还包括在所述衬底上方形成晶体管间层级绝缘层，使得所述晶体管间层级绝缘层与所述沟道层级绝缘层交界，其中：
所述半导体中的每个半导体接触所述铁电栅极介电层的侧壁；并且
相应半导体沟道、相应源极区和相应漏极区的组合的竖直相邻对由所述晶体管间层级绝缘层中的相应一个晶体管间层级绝缘层竖直间隔开。
16.根据权利要求15所述的方法，所述方法还包括：
形成沿着所述竖直方向在所述衬底的所述顶表面上方交替的绝缘层和牺牲材料层的交替堆叠，其中所述交替堆叠内的一组所有绝缘层包括所述沟道层级绝缘层和所述晶体管间层级绝缘层的竖直交替序列；以及
将所述牺牲材料层用替换材料层替换，所述替换材料层中的每个替换材料层包括相应金属材料层。
17.根据权利要求15所述的方法，其中：
除所述牺牲材料层中的最底牺牲材料层之外并且除所述牺牲材料层中的最顶牺牲材料层之外的每个牺牲材料层接触所述绝缘层中的相应上覆绝缘层和所述绝缘层中的相应下层绝缘层；
所述替换材料层中的每个替换材料层包括含有所述源极区中的一个源极区的相应源极层或含有所述漏极区中的一个漏极区的相应漏极层。
18.根据权利要求17所述的方法，其中：
所述源极层和所述漏极层形成在所述铁电栅极介电层上；并且
所述金属材料层形成在所述源极层和所述漏极层中的相应一者的侧壁上，并且与所述铁电栅极介电层横向间隔开。
19.根据权利要求15所述的方法，所述方法还包括：
在所述衬底上方形成掺杂半导体层，使得每个掺杂半导体层形成在所述沟道层级绝缘层中的一个沟道层级绝缘层和所述牺牲材料层中的一个牺牲材料层的竖直相邻对之间并接触所述竖直相邻对，其中所述掺杂半导体层中的每个掺杂半导体层包括含有所述源极区中的一个源极区的相应源极层或含有所述漏极区中的一个漏极区的相应漏极层；以及
将所述牺牲材料层用金属材料层替换，所述金属材料层接触掺杂半导体层中的相应一个掺杂半导体层的水平表面。
20.根据权利要求19所述的方法，其中所述金属材料层形成在所述铁电栅极介电层的侧壁上。
21.根据权利要求15所述的方法，所述方法还包括形成多个存储器开口，所述多个存储器开口竖直延伸穿过所述交替堆叠，其中所述铁电栅极介电层、所述双向选择器材料层和所述栅极电极位于所述多个存储器开口的存储器开口内。
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