CN113517304A - 存储器件及其形成方法 - Google Patents

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Abstract

提供了一种存储器件及其形成方法。该存储器件包括位于衬底上的第一层和位于第一层上的第二层。第一层包括第一层堆叠件；穿过第一层堆叠件的第一栅电极；第一层堆叠件和第一栅电极之间的第一沟道层；以及第一沟道层和第一栅电极之间的第一铁电层。第二层包括第二层堆叠件；穿过第二层堆叠件的第二栅电极；第二层堆叠件和第二栅电极之间的第二沟道层；以及第二沟道层和第二栅电极之间的第二铁电层。

Description

存储器件及其形成方法
技术领域
本申请的实施涉及存储器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数式增长。IC材料和设计的技术进步已生产出几代集成电路，其每一代都比上一代更小、更复杂。在IC的发展过程中，功能密度(即每个芯片区互连器件的数量)普遍增加，而其几何尺寸(即使用制造工艺中可制造的最小元件(或线路))则在减小。这种按比例缩小工艺通常带来提高生产效率和降低相关成本的好处。
这种按比例缩小还增加了处理和制造IC的复杂性，为实现这些优势，在IC加工和制造方面需要进行相似的发展。例如，已经引入了三维(3D) 存储器件，例如3D或非(NOR)型存储器来代替平面存储器件。然而， 3D存储器件并非在所有方面都完全令人满意，出现了应该解决的其他问题。
发明内容
本申请的一些实施例提供了一种存储器件，包括：第一层，设置在衬底上，其中，所述第一层包括：第一层堆叠件；第一栅电极，穿过所述第一层堆叠件；第一沟道层，设置在所述第一层堆叠件和所述第一栅电极之间；以及第一铁电层，设置在所述第一沟道层和所述第一栅电极之间；以及第二层，设置在所述第一层上，其中，所述第二层包括：第二层堆叠件；第二栅电极，穿过所述第二层堆叠件；第二沟道层，设置在所述第二层堆叠件和所述第二栅电极之间；以及第二铁电层，设置在所述第二沟道层和所述第二栅电极之间。
本申请的另一些实施例提供了一种形成存储器件的方法，包括：在衬底上形成第一层堆叠件，其中，所述第一层堆叠件包括依次堆叠的第一介电层、第一导电层、第二介电层和第二导电层；在所述第一层堆叠件中形成第一开口以穿过所述第一层堆叠件；在所述第一开口中形成第一栅极结构；去除所述第二导电层的部分和所述第二介电层的部分，以暴露所述第一导电层的部分，从而形成阶梯形区域；在所述第一层堆叠件上形成第二层堆叠件，其中，所述第二层堆叠件包括依次堆叠的第三导电层、第三介电层、第四导电层和第四介电层；在所述第一层堆叠件和所述第二层堆叠件之间的所述阶梯形区域中分别形成第一电路径和第二电路径，其中，所述第一电路径电连接到所述第一导电层和所述第四导电层，并且所述第二电路径电连接到所述第二导电层和所述第三导电层；在所述第二层堆叠件中形成第二开口以穿过所述第二层堆叠件；以及在所述第二层堆叠件中形成第二栅极结构，其中，所述第二栅极结构和所述第一栅极结构彼此电独立。
本申请的又一些实施例提供了一种存储器件，包括：层堆叠件，设置在衬底上，其中，所述层堆叠件包括依次堆叠的第一介电层、第一源极/漏极(S/D)层、第二介电层和第二源极/漏极层；第一导电柱，穿过所述层堆叠件；第一铁电层，包裹所述第一导电柱；以及第一沟道层，设置在所述层堆叠件和所述第一铁电层之间，其中，所述第一铁电层与所述第一沟道层和所述第一导电柱接触。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图6A是根据第一实施例的形成三维(3D)存储器件的方法的截面图。
图6B是沿着图6A的横截面I-I’的平面图。
图7A是根据第二实施例的3D存储器件的截面图。
图7B是沿着图7A的截面II-II’的平面图。
图8是根据第三实施例的3D存储器件的截面图。
图9是根据第四实施例的3D存储器件的截面图。
图10至图16是根据第五实施例的形成3D存储器件的方法的截面图。
图17是根据第六实施例的3D存储器件的截面图。
图18是根据第七实施例的3D存储器件的截面图。
图19示出了根据一些实施例的形成3D存储器件的方法的流程图。
具体实施方式
以下公开内容提供了许多不同的实施例或示例，用于实现所提供的主题的不同部件。以下将描述元件和布置的具体示例，以简化本发明。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可包括在第一部件和第二部件之间可形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各种示例中重复参考数字和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间关系术语来描述如图所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在涵盖除附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式进行定向(旋转90度或者处于其他方向)，而其中所使用的空间相关描述符可做相应解释。
根据一些实施例，三维(3D)存储器件包括具有多个第一存储器单元的第一层和具有堆叠在第一层上方的多个第二存储器单元的第二层。第二存储器单元堆叠在第一存储器单元上，从而使得容易的修改来增加存储器件中存储器单元的数量，从而提高存储器单元密度。此外，介电材料(例如，隔离结构)设置在第一和第二存储器单元之间，以减少或消除两个垂直相邻的存储器单元之间的漏电流，从而提高器件性能。
图1至图6A是根据第一实施例的形成3D存储器件100的方法的截面图。图6B是沿着图6A的横截面I-I’的平面图。3D存储器件100是具有铁电材料的3D存储器件，并且可以是但不限于3D或NOR型存储器件。
参考图1，在半导体制造的前段制程(FEOL)工艺中，在半导体衬底 102的器件区域中形成多个电子组件104，诸如晶体管、电阻器、电容器、电感器、二极管等。半导体衬底102可以是体衬底，诸如掺杂或未掺杂的硅衬底，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底102可以包括其它诸如锗的半导体材料；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、 AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。也可以使用其他衬底，诸如多层或梯度衬底。电子组件104可以使用半导体制造中已知或使用的任何合适的形成方法形成在半导体衬底102中/上。
在形成电子组件104之后，在半导体衬底102上方形成互连结构以连接电子组件104，从而形成功能电路。互连结构可以包括多个介电层(例如，106、108)和形成在介电层中的导电部件105(例如，通孔、金属线)。在一些实施例中，互连结构在半导体制造的后段制程(BEOL)工艺中形成。互连结构的形成在本领域中是已知的，因此这里不再重复细节。为了避免混乱和便于讨论，在下文的讨论中，半导体衬底102、电子组件104和半导体衬底102上的互连结构统称为衬底101，并且图1中所示的衬底101 的细节可以在随后的图中省略。
图2至图6A示出了根据第一实施例的形成3D存储器件100的BEOL 工艺中的另外工艺步骤。现在参考图2，在衬底101上形成层堆叠件110。详细地，层堆叠件110可以包括依次形成在衬底101上的介电层112、导电层114、介电层116和导电层118。
在一些实施例中，介电层112和介电层116可以包括诸如有机介电材料或无机介电材料的介电材料。有机介电材料可以是诸如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物。无机介电材料可以包括：诸如氮化硅等的氮化物；诸如氧化硅的氧化物；诸如氮氧化硅的氮氧化物；磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等，或其组合。介电层112可以通过旋涂、层压、化学气相沉积(CVD)等形成。在一些实施例中，介电层112和介电层116具有相同的介电材料，诸如氧化硅。然而，本发明的实施例不限于此，在其他实施例中，介电层112和116具有不同的介电材料。
在一些实施例中，导电层114和导电层118可以包括导电材料，诸如金属。例如，导电层114和导电层118可以由相同的诸如W、Ru等的源极 /漏极(S/D)材料形成。在这种情况下，导电层114和118也可以分别称为第一源极/漏极金属层114和第二源极/漏极金属层118。
根据形成的器件的类型(例如，N型或P型)，第一源极/漏极金属层 114和第二源极/漏极金属层118可以由N型金属或P型金属形成。在一些实施例中，使用Sc、Ti、Cr、Ni、Al等作为用于形成第一源极/漏极金属层 114和第二源极/漏极金属层118的N型金属。在一些实施例中，Nb、Pd、 Pt、Au等作为用于形成第一源极/漏极金属层114和第二源极/漏极金属层 118的P型金属。N型或P型金属层可以由合适的形成方法形成，诸如CVD、物理气相沉积(PVD)、原子层沉积(ALD)等。在一些替代实施例中，源极/漏极金属层114和源极/漏极金属层118具有不同的金属材料。
接下来，参考图3，在层堆叠件110中形成多个开口10以暴露衬底101。也就是说，开口10穿过层堆叠件110，并且衬底101暴露在开口10的底部。此外，开口10暴露介电层112、介电层116的侧壁和导电层114、导电层118的侧壁。注意，在本文的讨论中，层堆叠件110的侧壁包括该层堆叠件的所有组成层(例如，112、114、116和118)的对应侧壁。例如，被开口10暴露的层堆叠件110的侧壁包括介电层112、介电层116的侧壁以及被开口10暴露的导电层114、导电层118的侧壁。
在一些实施例中，开口10通过诸如等离子蚀刻工艺的各向异性蚀刻工艺形成。可以在层堆叠件110上形成诸如图案化的光刻胶层的掩模图案。然后，可以通过使用掩模图案作为蚀刻掩模来执行各向异性蚀刻工艺，以形成开口10。在各向异性蚀刻工艺完成之后，掩模图案(例如，图案化的光刻胶层)可以通过合适诸如灰化或剥离的去除工艺来去除。
参考图4，首先形成沟道层120以覆盖开口10的侧壁。在一些实施例中，通过沉积沟道材料来形成沟道层120，该沟道材料共形地覆盖开口10 的底部和侧壁，并进一步覆盖导电层118的上表面；然后执行各向异性蚀刻工艺以去除开口10底部和导电层118上表面上的沟道材料。在这种情况下，沟道层120可以具有邻近导电层118的圆形或弯曲的顶面。在一些实施例中，沟道层120可以具有平坦的顶面，如图4所示。
在一些实施例中，沟道层120可以包括诸如铟镓锌氧化物(IGZO)的金属氧化物，通过合适的诸如PVD、CVD、ALD等的形成方法来形成。用于沟道层120的其他合适材料包括氧化锌(ZnO)、氧化铟钨(IWO)、氧化钨(WO)、氧化钽(TaO)和氧化钼(MoO)。在示例实施例中，介电层112和介电层116由SiO2形成，导电层114和导电层118由钨形成，以及沟道层120由IGZO形成。
接下来，如图4所示，在开口10中形成铁电层122以覆盖沟道层120。铁电层122可以包括铁电材料，诸如由La、Y、Si、或Ge掺杂的HZO、 HSO、HfSiO、HfLaO、HfO2、HfZrO2、ZrO2或HfO2，并且可以通过PVD、 CVD、ALD等形成。在一些实施例中，铁电层122通过沉积铁电材料形成，该铁电材料共形地覆盖沟道层120、开口10的底部，并进一步覆盖导电层 118的上表面；然后执行各向异性蚀刻工艺以去除开口10底部和导电层118 上表面上的铁电材料。在这种情况下，铁电层122可以具有圆形或弯曲的顶面。
此后，如图4所示，形成导电材料以填充开口10。导电材料可以包括铜、钨、钴、铝、氮化钨、钌、银、金、铑、钼、镍、镉、锌、它们的合金、它们的组合等，并且可以通过合适的沉积方法形成，诸如CVD、PVD、 ALD、电镀等。在形成导电材料之后，可以执行平坦化工艺，诸如化学机械平坦化(CMP)工艺，以从导电层118的上表面去除导电材料的多余部分。在这种情况下，开口10中导电材料的剩余部分形成导电柱124(也称为栅电极124)。
在形成导电柱124之后，如图4所示，在开口10中形成多个栅极结构 125。详细地，每个栅极结构125可以包括沟道层120、铁电层122和导电柱124。铁电层122包裹导电柱124。铁电层122夹在沟道层120和导电柱 124之间并与其物理接触。沟道层120设置在层堆叠件110和铁电层122 之间。也就是说，沟道层120(或栅极结构125)被介电层112、介电层116 和导电层114、导电层118包围。
参考图5，通过使用蚀刻掩模的一个或多个蚀刻工艺(例如，各向异性蚀刻工艺)去除导电层118的部分和介电层116的部分，从而形成阶梯形区域150。可以调整每个蚀刻工艺的蚀刻时间，以实现不同的蚀刻量(例如，深度)。
如图5所示，在形成阶梯形区域150之后，导电层114的上表面的部分被暴露。在图5的示例中，介电层112和导电层114具有相同的宽度W1。介电层116和导电层118具有小于宽度W1的相同宽度W2。也就是说，阶梯形区域150中的导电层118具有与介电层116的相应侧壁沿同一条线对齐的侧壁。另外，导电层114和导电层118各自的宽度在朝向衬底101的方向上增加，使得上导电层118的宽度小于下导电层114的宽度。阶梯形区域150有利于随后形成的接触件128接近导电层114(见图6A)。
参考图6A，在图5的结构上形成介电材料126。多个接触件128(也称为接触插塞)形成在介电材料126中，并电耦合到导电柱124或导电层 114和导电层118。在一些实施例中，电耦合到导电柱124的接触件128也称为栅极接触件128G，并且电耦合到导电层114和导电层118的接触件128 也称为源极/漏极接触件128SD。在一些实施例中，接触导电层114的源极 /漏极接触件128SD的长度大于接触导电层118的源极/漏极接触件128SD 的长度。
介电材料126可以包括有机介电材料或无机介电材料。有机介电材料可以是诸如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物。无机介电材料可以包括：诸如氮化硅等的氮化物；诸如氧化硅的氧化物；诸如氮氧化硅的氮氧化物；磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃 (BSG)、掺硼磷硅酸盐玻璃(BPSG)等，或其组合。介电材料126可以通过旋涂、层压、CVD等形成。此外，可以通过在介电材料126中形成开口以暴露下面的导电部件(例如，124、114或118)，并用导电材料(诸如，铜、钨、钴、金、银、它们的合金、它们的组合等)填充开口来形成接触件128。
接下来，多个连接件130(也称为导电连接件或导电凸块)形成在接触件128上方并电耦合到接触件128。连接件130可以是焊球、金属柱、受控塌陷芯片连接(C4)凸块、微凸块、无电镍-无电钯-浸金技术(ENEPIG) 形成的凸块、它们的组合(例如，具有附着于其上的焊球的金属柱)等。连接件130可以包括诸如焊料、铜、铝、金、镍、银、钯、锡等的导电材料，或者它们的组合。在一些实施例中，作为示例，连接件130包括共晶材料，并且可以包括焊料凸块或焊料球。焊料可以是诸如铅基和无铅焊料，诸如用于铅基焊料的铅-锡组合物；包括锑化铟的无铅焊料；锡、银和铜 (SAC)组分；和其他具有共同熔点并在电气应用中形成导电焊料连接的低共熔材料。连接件130可以形成网格，诸如球栅阵列(BGA)。在一些实施例中，可以执行回流工艺，在一些实施例中，给予连接件130部分球形的形状。可选地，连接件130可以包括其他形状。连接件130还可以包括非球形导电连接件。
在一些实施例中，连接件130包括通过溅射、印刷、电镀、化学镀、 CVD等形成的金属部件(诸如铜柱或铜线)，其上具有或不具有焊接材料。金属柱可以是无焊料的，并且具有基本垂直的侧壁或锥形侧壁。
图6B示出了图6A的但是沿着图6A中的截面I-I’的3D存储器件。在图6B的截面图中，铁电层122包裹(例如，环绕)导电柱124，并且沟道层120包裹铁电层122。虚线160右侧的区域对应于3D存储器件100的阶梯形区域150。
如图6A所示，图6A中的虚线框示出了3D存储器件100的存储器单元140。3D存储器件100包括多个这样的存储器单元。存储器单元140包括穿过层堆叠件110的栅极结构125，以及导电层114和导电层118(以下称为S/D层124)。栅极结构125可以包括导电柱124(以下称为栅电极 124)、包裹栅电极124的铁电层122、沟道层120以及层堆叠件110和铁电层122之间的沟道层120。在所示实施例中，由于沟道层120设置在层堆叠件110的S/D层114和118之间，3D存储器件100的每个存储器单元 140是具有铁电层122的晶体管。图6A中的虚线箭头145示出了当存储器单元的晶体管导通时沟道层120中可能的电流流动方向。
在图6A的示例中，示出了并排的两个存储器单元。为了避免混乱，除了存储器单元140，其他存储器单元没有用虚线框标记。存储器单元140 可通过电耦合到存储器单元的晶体管的栅极和S/D端子的连接件130(例如，标记为Vg1、Vs1和Vd1的连接件130)来编程(例如，写入和/或读取)。类似地，标记为Vg2、Vs1、Vd1的连接件130可以用于编程设置在存储器单元140旁边的另一个存储器单元。
为了在特定存储器单元(例如存储器单元140)上执行写操作，在对应于存储器单元140的铁电层122的部分上施加写电压。例如，可以通过将第一电压施加到存储器单元140的栅电极124(通过标记为Vg1的连接件130)，并将第二电压施加到S/D层114和S/D118(通过标记为Vs1或 Vd1的连接件130)，来施加写电压。第一电压和第二电压之间的电压差设定铁电层122的极化方向。根据铁电层122的极化方向，存储器单元140 的相应晶体管的VT电压可以从低阈值电压VL切换到高阈值电压VH，反之亦然。晶体管的阈值电压值(VL或VH)可用于指示存储在存储器单元中的位“0”或“1”。
为了在存储器单元140上执行读取操作，将作为低阈值电压VL和高阈值电压VH之间的电压的读取电压施加到晶体管，例如，在栅电极124和第二S/D层118之间。取决于铁电层122的极化方向(或晶体管的阈值电压)，存储器单元140的晶体管可以导通或不导通。结果，当施加电压例如在第一S/D层114处，电流可以或可以不通过沟道层120在第一S/D层114和第二S/D层118之间流动。因此，可以检测电流以确定存储在存储器单元中的数字位。
应当注意，在本实施例中，栅极结构125垂直设置在衬底101上，并穿过层堆叠件110，使得S/D层114和S/D层118包裹或包围栅极结构125，从而形成类似的全环绕栅极(GAA)存储器件。在这种情况下，存储器单元被设置在同一层的S/D层114和S/D层118包围，使得存储器单元共享相同的S/D电压(Vs1或Vd1)，从而简化了S/D层的布线布局。此外，与平面存储器件相比，本实施例的存储器件能够有效地利用芯片在水平方向上的面积，并增加存储器件的集成密度，从而有利于芯片的小型化。
作为另一例子，虽然所公开的实施例说明了形成S/D层114和S/D层118的所述工艺，但是这些实施例是说明性的而非限制性的。在替代实施例中，可通过取代工艺来形成S/D层114和118。具体地，在衬底101上形成包括依次堆叠的第一氧化物层、第一氮化物层、第二氧化物层和第二氮化物层的层堆叠件。在层堆叠件中形成开口10以暴露衬底101。栅极结构125分别形成在开口10中。一个或多个狭缝形成在开口10的旁边，并穿过层堆叠件。然后，第一氮化物层和第二氮化物层被源极/漏极(S/D) 材料(诸如W、Ru等)代替。在一些实施例中，取代工艺包括以下步骤：通过诸如湿法蚀刻工艺的蚀刻工艺去除第一氮化物层和第二氮化物层，以便在第一氧化物层和第二氧化物层之间形成多个间隙；并且在第一氧化物层和第二氧化物层之间的间隙中填充S/D材料，从而形成S/D层114和S/D 层118。在取代过程之前，去除S/D层114和S/D层118部分以形成阶梯形区域150。
图7A是根据第二实施例的3D存储器件300的截面图。图7B是沿着图7A的截面II-II’的平面图。3D存储器件200类似于图6A的3D存储器件100，但是具有增加(例如，加倍)存储器单元密度的附加处理。
在一些实施例中，为了形成3D存储器件200，遵循图1至图5中针对 3D存储器件100的工艺步骤。接下来，在每个导电柱124中形成槽形开口。槽形开口从远离衬底101的导电柱124的上表面垂直延伸到面向衬底101 的导电柱124的下表面。在俯视图中，槽形开口沿着例如导电柱124的直径延伸，并将导电柱124分成两个独立的栅柱124A和栅柱124B(以下称为栅电极)。在图7B所示的示例中，槽形开口也延伸到铁电层122和沟道层120中，并且将铁电层122切割成两个单独的段122A和122B，并且进一步将沟道层120切割成两个单独的段120A和120B。也就是说，槽形开口将栅极结构125切割成两个分开的部分125A和125B。
另外，如图7A所示，每个栅电极124A和栅电极124B具有沿着铁电层122的上表面延伸的顶部，因此，导电柱124A(或导电柱124B)有L 形横截面。栅电极124A和栅电极124B的顶部使得更灵活地选择耦合到栅电极的连接件130的位置。在一些替代实施例中，如果嵌入层堆叠件110 中的栅电极124A和栅电极124B的宽度大到足以耦合到连接件130，则可以省略栅电极124A和栅电极124B的顶部。
接下来，如图7A所示，形成诸如氧化硅、氮化硅等的介电材料127，以填充槽形开口。介电材料127可以称为隔离结构，以电隔离栅电极124A 和栅电极124B。此后，在导电层118上形成介电材料126，并且在介电材料126中形成接触件128，以电耦合到各自下面的导电部件(例如，栅电极124A/124B或S/D层114/118)。接下来，连接件130形成在相应的接触件128上并电耦合到相应的接触件128。图7B示出了图7A的3D存储器件200的但是沿图7A中截面II-II’的截面图。在一些实施例中，槽形开口的填充和介电材料126的形成在同一沉积工艺中一起执行，因此，填充槽形开口的介电材料127与导电层118上的介电材料126相同。然而，本发明的实施例不限于此，在其他实施例中，介电材料127和介电材料126 可以在不同的沉积工艺中形成，并且可以具有不同的介电材料。
由于介电材料127将导电柱124分成两个独立的、独立控制的(例如，具有不同的栅电压)栅电极124A和栅电极124B，3D存储器件200中的存储器单元的数量是3D存储器件100的两倍。图7A中的虚线框140A和虚线框140B示出了在对应于图6A中的存储器单元140的区域中形成的两个存储器单元。如图7A所示，每个存储器单元140A/140B是图6A中存储器单元140的一半大小。在图7A的示例中，有四个连接件130(标记为Vg1、 Vg2、Vg3和Vg4)，每个连接件电耦合到存储器单元的晶体管的栅极。此外，有两个标记为Vs1和Vd1的连接件130，其中两个连接件130耦合到存储器单元的晶体管的S/D层114和S/D层118。因此，图7A的示例示出了四个存储器单元，其中每个存储器单元可以通过向每个存储器单元的晶体管的栅极和S/D端子施加适当的电压来编程。
图8是根据第三实施例的3D存储器件300的截面图。
3D存储器件300类似于图6A的3D存储器件100，但是在图6A中标记为Vg1和Vg2的连接件130被衬底101中的导电部件136代替。导电部件136可以形成为衬底101的互连结构的部分。此外，导电区域132形成在衬底101中，位于栅电极124下方(例如，位于栅电极124正下方并与之物理接触)，并与栅电极124电耦合。在一些实施例中，导电区域132 是包括外延生长的半导体材料的外延区域。在一些实施例中，导电区域132 是掺杂区域，例如掺杂有N型或P型掺杂剂的半导体区域。图8还示出了电路径134，诸如衬底101中的导电线，将导电部件136与相应的导电区域132连接起来。电路径134可以是衬底101的互连结构中的导电线。3D存储器件300的栅极电压通过导电部件136施加到栅电极124。
图9是根据第四实施例的3D存储器件400的截面图。
3D存储器件400类似于图8的3D存储器件300，但是导电区域132 通过另一诸如衬底通孔(TSV)的电路径135电耦合到衬底101的底面处的连接件138。因此，3D存储器件400的栅极电压施加在连接件138上。
应当注意，在一些实施例中，3D存储器件300或400的栅极电压可以从衬底101的互连结构施加，从而简化栅电极的布线布局。此外，所公开的实施例允许容易的修改以增加存储器件中的存储器单元的数量，从而提高存储器单元密度。所公开的3D存储器件的形成方法可以容易地集成到现有的BEOL工艺中，从而使得以低生产成本将存储器件集成到各种半导体器件中。
图10至图16是根据第五实施例的形成3D存储器件500的方法的截面图。3D存储器件500类似于图6A的3D存储器件100，但是具有增加(例如，加倍)存储器单元密度的另外工艺。
在一些实施例中，为了形成3D存储器件500，遵循图1至图6A中针对3D存储器件100的工艺步骤。接下来，参考图10，在图6A的结构上方形成介电材料226a。在一些实施例中，介电材料226a可以包括有机介电材料或无机介电材料。有机介电材料可以是诸如聚苯并噁唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的聚合物。无机介电材料可以包括：诸如氮化硅等的氮化物；诸如氧化硅的氧化物；诸如氮氧化硅的氮氧化物；磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG) 等，或其组合。介电材料226a可以通过旋涂、层压、CVD等形成。
参考图11，多个接触件228a(也称为接触插塞)形成在介电材料226a 中，并且电耦合到标记为Vs1和Vd1的连接件130。在一些实施例中，接触件228a可以通过在介电材料226a中形成开口以暴露标记为Vs1和Vd1 的下面的连接件130并且用诸如铜、钨、钴、金、银、它们的合金、它们的组合等的导电材料填充开口来形成。在形成导电材料之后，可以执行诸如CMP工艺的平坦化工艺，以从介电材料226a的上表面去除导电材料的多余部分。
参考图12，导电层214和介电层212依次形成在介电材料226a上。然后，导电层214和介电层212被图案化以暴露阶梯形区域150中标记为Vd1 的接触件228a的顶面，同时标记为Vs1的接触件228a被导电层214和介电层212覆盖。导电层214和/或介电层212的结构、材料和功能类似于导电层114和/或介电层112的结构、材料和功能，并且已经在上述实施例中进行了描述，因此在此省略其细节。
参考图13，介电材料226b形成在导电层214和介电层212的旁边，并且覆盖介电材料226a。接触件228b形成在接触件228a上，接触件228a 耦合到标记为Vd1的连接件130。也就是说，接触228a被延长以达到介电层212的顶面的高度。介电材料226b和介电材料226a可以具有相同诸如 SiO2的介电材料。换句话说，介电材料226a和226b可以称为相同的介电层或膜226。此外，接触件228a和228b可以具有相同的诸如铜的金属材料。换句话说，接触件228a和228b可以认为相同的接触插塞或导电通孔228。在一些实施例中，接触标记为Vd1的连接件130的接触件228的长度大于接触标记为Vs1的连接件130的接触件228a的长度。
参考图14，导电层218和介电层216依次形成在介电材料226b和导电层214上，从而形成层堆叠件210。具体而言，导电层218与连接到标为Vd1的连接件130的接触插塞228物理接触。另一方面，导电层214与连接到标记为Vs1的连接件130的接触件228物理接触。在图14的示例中，介电层212和导电层214具有相同的宽度W3。介电层216和导电层218 具有大于宽度W3的相同宽度W4。也就是说，阶梯形区域150中的导电层 214具有与介电层212的相应侧壁沿同一条线对齐的侧壁。
导电层218和/或介电层216的结构、材料和功能类似于导电层118和 /或介电层116的结构、材料和功能，并且已经在上述实施例中进行了描述，因此在此省略其细节。
参考图15，多个栅极结构225分别形成在穿过层堆叠件210的多个开口20中。详细地，每个栅极结构225可以包括沟道层220、铁电层222和导电柱224。铁电层222包裹导电柱224。铁电层222夹在沟道层220和导电柱224之间并与其物理接触。沟道层220设置在层堆叠件210和铁电层 222之间。也就是说，沟道层220(或栅极结构225)被介电层212、介电层216和导电层214、导电层218包围。沟道层220、铁电层222和导电柱 224的结构、材料和功能类似于沟道层120、铁电层122和导电柱124的结构、材料和功能，并且已经在上述实施例中进行了描述，因此这里省略了细节。
参考图16，在图15的结构上形成介电材料227。然后，在介电材料 227中形成多个接触件229(也称为接触插塞)，并电耦合到导电柱224。在一些实施例中，电耦合到导电柱224的接触件229也称为栅极接触件 229G。接下来，多个连接件230(也称为导电连接件或导电凸块)形成在接触件229上方并电耦合到接触件229。介电材料227、接触件229和连接件230的结构、材料和功能类似于介电材料126、接触件128和连接件130 的结构、材料和功能，并且已经在上述实施例中进行了描述，因此这里省略了细节。
如图16所示，在形成连接件230之后，完成存储器件500。详细地，存储器件500可以包括衬底101上的第一层T1和堆叠在第一层T1上方的第二层T2。第一层T1可以包括第一层堆叠件110和穿过第一层堆叠件110 的第一栅极结构125。第二层T2可以包括第二层堆叠件210和穿过第二层堆叠件210的第二栅极结构225。存储器件500还包括在第一层T1和第二层T2之间的阶梯形区域150中的第一电路径P1和第二电路径P2。第一电路径P1电连接到导电层114和导电层218，并且具有来自标记为Vd1的连接件130的第一S/D电压。第二电路径P2电连接到导电层118和导电层 214，并且具有来自标记为Vs1的连接件130的第二S/D电压。即，导电层 114和导电层218共享第一S/D电压，而导电层118和导电层214共享不同于第一S/D电压的第二S/D电压。
此外，图16中的虚线框还示出了3D存储器件500的存储器单元240。3D存储器件500包括多个这样的存储器单元。存储器单元240包括穿过第二层堆叠件210的第二栅极结构225，和导电层214和218(以下称为S/D 层224)。第二栅极结构225可以包括导电柱224(以下称为栅电极224)、包裹栅电极224的铁电层222、沟道层220以及第二层堆叠件210和铁电层222之间的沟道层220。由于沟道层220设置在第二层堆叠件210的S/D 层214和218之间，在所示实施例中，3D存储器件500的每个存储器单元 240是具有铁电层222的晶体管。图16中的虚线箭头245示出了当存储器单元的晶体管导通时沟道层220中可能的电流流动方向。
由于具有存储器单元240的第二层T2堆叠在具有存储器单元140的第一层T1上方，3D存储器件500中的存储器单元的数量是3D存储器件100 的两倍。在图16的示例中，示出了四个存储器单元。为了避免混乱，除了存储器单元140和存储器单元240，其他存储器单元没有用虚线框标记。存储器单元140可通过电耦合到存储器单元的晶体管的栅极和S/D端子的连接件130(例如，标记为Vg1、Vs1和Vd1的连接件130)来编程(例如，写入和/或读取)。类似地，标记为Vg2、Vs1、Vd1的连接件130可以用于编程设置在存储器单元140旁边的另一个存储器单元。存储器单元240 可通过连接件230和连接件130来编程，其中连接件230电耦合到存储器单元的晶体管的栅极端子，例如标记为Vg3的连接件230，并且连接件130 电耦合到存储器单元的晶体管的S/D端子，例如标记为Vs1和Vd1的连接件130。类似地，标记为Vg2的连接件230和标记为Vs1、Vd1的连接件 130可以用于编程设置在存储器单元240旁边的其他存储器单元。在一些实施例中，栅极结构125和栅极结构225彼此电独立，使得布线布局和操作更加灵活。
应当注意，在本实施例中，存储器单元240堆叠在存储器单元140上，以允许容易的修改来增加存储器件中的存储器单元的数量，从而提高存储器单元密度。此外，介电材料226a设置在存储器单元140和存储器单元240 之间，以减少或消除两个垂直相邻的存储器单元140和240之间的漏电流，从而提高器件性能。作为另一例子，虽然所公开的实施例示出了衬底101 上方的两层T1和T2，但是这些实施例是说明性的而非限制性的。本领域技术人员将容易理解，可以在衬底101上方形成多于两层。这将使得在3D 存储器件中形成更多的存储器单元。
图17是根据第六实施例的3D存储器件600的截面图。
3D存储器件600类似于图16的3D存储器件500，即，3D存储器件 600的结构、材料和功能类似于3D存储器件500的结构、材料和功能，并且已经在上述实施例中进行了描述，因此这里省略其细节。3D存储器件500 和600之间的主要区别在于栅极结构225和栅极结构125通过存储器单元 140和240之间的第三电路径P3共享相同的栅极电压(Vg1或Vg2)，从而简化了电路复杂性。
图18是根据第七实施例的3D存储器件700的截面图。
3D存储器件700类似于图16的3D存储器件500，即，3D存储器件 700的结构、材料和功能类似于3D存储器件500的结构、材料和功能，并且已经在上述实施例中进行了描述，因此这里省略其细节。3D存储器件500 和700之间的主要区别在于存储器件700的导电层114、导电层118、导电层214和导电层218彼此电独立。
具体而言，存储器件700包括堆叠在第一层T1上方的第二层T2。第二层T2’可以包括第二层堆叠件210’，第二层堆叠件210’包括依次形成在介电材料226a上的介电层212、导电层214、介电层216和导电层218。在图18的示例中，介电层212和导电层214具有相同的宽度W5。介电层216 和导电层218具有小于宽度W5的相同宽度W6。也就是说，阶梯形区域 150中的导电层218具有与介电层216的相应侧壁沿同一条线对齐的侧壁。第二栅极结构225穿过第二层堆叠件210’。介电材料227形成在第二层堆叠件210’和第二栅极结构225上方。接触件229形成在介电材料227中，并电耦合到导电柱224或导电层214和导电层218。在一些实施例中，电耦合到导电柱224的接触件229也称为栅极接触件229G，电耦合到导电层 214和导电层218(以下称为S/D层)的接触件229也称为源极/漏极接触件229SD。连接件230形成在接触件229上方并与接触件229电耦合。
在图18的示例中，有四个连接件130和230(标记为Vg1、Vg2、Vg3 和Vg4)，每个连接件电耦合到存储器单元的晶体管的栅极。此外，有两个标记为Vs1和Vd1的连接件130，其中两个连接件130耦合到存储器单元的晶体管的S/D层114和S/D层118。此外，有两个标记为Vs2和Vd2 的连接件230，其中两个连接件230耦合到存储器单元的晶体管的S/D层 214和218。因此，图18的示例示出了四个存储器单元，其中每个存储器单元可以通过向每个存储器单元的晶体管的栅极和S/D端子施加适当的电压来编程。
注意，尽管在图18中仅示出了两个层T1和T2’，但是本发明的实施例不限于此。在其他实施例中，可以在衬底101上方形成两层以上。这将使得在3D存储器件中形成更多的存储器单元。所公开的3D存储器件的形成方法可以容易地集成到现有的BEOL工艺中，从而使得以低生产成本将存储器件集成到各种半导体器件中。
此外，3D存储器件500、600和700的第一层T1可以由图9所示的结构400代替。在这种情况下，可以在衬底101的底面下堆叠另一层或层堆叠件，从而增加存储器单元密度。
图19示出了根据一些实施例的形成存储器件的方法的流程图1000。应当理解，图19所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将意识到许多变化、替代和修改。例如，可以添加、去除、取代、重新排列或重复如图19所示的各种步骤。
参考图19，在框1010，在衬底上形成第一层堆叠件，其中第一层堆叠件包括顺序堆叠的第一介电层、第一导电层、第二介电层和第二导电层。在框1020，在第一层堆叠件中形成第一开口以穿过第一层堆叠件。在框 1030，在第一开口中形成第一栅极结构。在框1040，去除第二导电层的一部分和第二介电层的一部分，以暴露第一导电层的一部分，从而形成阶梯形区域。在框1050，在第一层堆叠件上形成第二层堆叠件，其中第二层堆叠件包括顺序堆叠的第三导电层、第三介电层、第四导电层和第四介电层。在框1060，第一电路径和第二电路径分别形成在第一层堆叠件和第二层堆叠件之间的阶梯形区域中，其中第一电路径电连接到第一导电层和第四导电层，第二电路径电连接到第二导电层和第三导电层。在框1070，在第二层堆叠件中形成第二开口以穿过第二层堆叠件。在框1080，在第二层堆叠件中形成第二栅极结构，其中第二栅极结构和第一栅极结构彼此电独立。
根据一个实施例，存储器件包括位于衬底上的第一层和位于第一层上的第二层。第一层包括第一层堆叠件；穿过第一层堆叠件的第一栅电极；第一层堆叠件和第一栅电极之间的第一沟道层；以及第一沟道层和第一栅电极之间的第一铁电层。第二层包括第二层堆叠件；穿过第二层堆叠件的第二栅电极；第二层堆叠件和第二栅电极之间的第二沟道层；以及第二沟道层和第二栅电极之间的第二铁电层。
在一些实施例中，所述第一层堆叠件包括：第一介电层；第一导电层，设置在所述第一介电层上；第二介电层，设置在所述第一导电层上；以及第二导电层，设置在所述第二介电层上，其中，所述第一沟道层与所述第一介电层、所述第一导电层、所述第二介电层和所述第二导电层接触。在一些实施例中，所述第一介电层和所述第一导电层具有第一宽度，所述第二介电层和所述第二导电层具有第二宽度，并且所述第二宽度小于所述第一宽度。在一些实施例中，所述第二层堆叠件包括：第三导电层，设置在所述第二导电层上方；第三介电层，设置在所述第三导电层上；第四导电层，设置在所述第三介电层上；以及第四介电层，设置在所述第四导电层上，其中，所述第二沟道层与所述第三导电层、所述第三介电层、所述第四导电层和所述第四介电层接触。在一些实施例中，所述第三导电层和所述第三介电层具有第三宽度，所述第四导电层和所述第四介电层具有第四宽度，并且所述第四宽度大于所述第三宽度。在一些实施例中，所述第一导电层和所述第四导电层连接到第一连接件，并且所述第二导电层和所述第三导电层连接到不同于所述第一连接件的第二连接件。在一些实施例中，所述第一栅电极和所述第二栅电极连接到第三连接件。在一些实施例中，所述第二层堆叠件包括：第三介电层，设置在所述第二导电层上方；第三导电层，设置在所述第三介电层上；第四介电层，设置在所述第三导电层上；以及第四导电层，设置在所述第四介电层上，其中，所述第二沟道层与所述第三介电层、所述第三导电层、所述第四介电层和所述第四导电层接触。在一些实施例中，所述第三导电层和所述第三介电层具有第三宽度，所述第四导电层和所述第四介电层具有第四宽度，并且所述第四宽度小于所述第三宽度。在一些实施例中，所述第一导电层、所述第二导电层、所述第三导电层和所述第四导电层彼此电独立。
根据实施例，形成存储器件的方法包括：在衬底上形成第一层堆叠件，其中，第一层堆叠件包括依次堆叠的第一介电层、第一导电层、第二介电层和第二导电层；在第一层堆叠件中形成第一开口以穿过第一层堆叠件；在第一开口中形成第一栅极结构；去除第二导电层的部分和第二介电层的部分，以暴露第一导电层的部分，从而形成阶梯形区域；在所述第一层堆叠件上形成第二层堆叠件，其中，所述第二层堆叠件包括依次堆叠的第三导电层、第三介电层、第四导电层和第四介电层；在第一层堆叠件和第二层堆叠件之间的阶梯形区域中分别形成第一电路径和第二电路径，其中第一电路径电连接到第一导电层和第四导电层，第二电路径电连接到第二导电层和第三导电层；在第二层堆叠件中形成第二开口以穿过第二层堆叠件；以及在第二层堆叠件中形成第二栅极结构，其中第二栅极结构和第一栅极结构彼此电独立。
在一些实施例中，所述形成所述第一栅极结构包括：在所述第一开口的侧壁上形成第一沟道层，其中，所述第一导电层和所述第二导电层围绕所述第一沟道层并与所述第一沟道层物理接触；在所述第一沟道上形成第一铁电层；以及用导电材料填充所述第一开口以形成第一栅电极。在一些实施例中，形成所述第二栅极结构包括：在所述第二开口的侧壁上形成第二沟道层，其中，所述第三导电层和所述第四导电层围绕所述第二沟道层并与所述第二沟道层物理接触；在所述第二沟道上形成第二铁电层；以及用导电材料填充所述第二开口以形成第二栅电极。在一些实施例中，所述第一电路径包括与所述第一导电层物理接触的第一接触插塞，所述第二电路径包括与所述第二导电层物理接触的第二接触插塞，并且所述第一接触插塞的长度大于所述第二接触插塞的长度。在一些实施例中，所述第二电路径包括与所述第三导电层物理接触的第三接触插塞，所述第一电路径包括与所述第四导电层物理接触的第四接触插塞，并且所述第四接触插塞的长度大于所述第三接触插塞的长度。
根据实施例，存储器件包括：设置在衬底上的层堆叠件，其中层堆叠件包括依次堆叠的第一介电层、第一源极/漏极层、第二介电层和第二源极 /漏极层；穿过层堆叠件的第一导电柱；包裹第一导电柱的第一铁电层；以及第一铁电层之间的第一沟道层，其中第一铁电层与第一沟道层和第一导电柱接触。
在一些实施例中，所述第一源极/漏极层的部分被所述第二介电层和所述第二源极/漏极层暴露，以形成阶梯形区域。在一些实施例中，存储器件还包括：第一接触插塞，设置在所述阶梯形区域中的所述第一源极/漏极层上；第二接触插塞，设置在所述阶梯形区域中的所述第二源极/漏极层上，其中，所述第一接触插塞的长度大于所述第二接触插塞的长度；第二导电柱，设置在所述第一导电柱的旁边并穿过所述层堆叠件；第二铁电层，包裹所述第二导电柱；以及第二沟道层，设置在所述层堆叠件和所述第二铁电层之间，其中，所述第二铁电层与所述第二沟道层和所述第二导电柱接触，并且所述第一导电柱和所述第二导电柱彼此电独立。在一些实施例中，存储器件还包括：隔离结构，嵌入在所述第一导电柱中以将所述第一导电柱分成两个栅极柱。在一些实施例中，存储器件还包括：导电区，设置在所述第一导电柱下方的所述衬底中，其中，所述导电区与所述第一导电柱的底面接触；连接件，设置在所述衬底中或所述衬底的底面上；以及电路径，电连接到所述导电区域和所述连接件。
上面概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行对其各种更改、替换和变更。

Claims (10)

1.一种存储器件，包括：
第一层，设置在衬底上，其中，所述第一层包括：
第一层堆叠件；
第一栅电极，穿过所述第一层堆叠件；
第一沟道层，设置在所述第一层堆叠件和所述第一栅电极之间；以及
第一铁电层，设置在所述第一沟道层和所述第一栅电极之间；以及
第二层，设置在所述第一层上，其中，所述第二层包括：
第二层堆叠件；
第二栅电极，穿过所述第二层堆叠件；
第二沟道层，设置在所述第二层堆叠件和所述第二栅电极之间；以及
第二铁电层，设置在所述第二沟道层和所述第二栅电极之间。
2.根据权利要求1所述的存储器件，其中，所述第一层堆叠件包括：
第一介电层；
第一导电层，设置在所述第一介电层上；
第二介电层，设置在所述第一导电层上；以及
第二导电层，设置在所述第二介电层上，其中，所述第一沟道层与所述第一介电层、所述第一导电层、所述第二介电层和所述第二导电层接触。
3.根据权利要求2所述的存储器件，其中，所述第一介电层和所述第一导电层具有第一宽度，所述第二介电层和所述第二导电层具有第二宽度，并且所述第二宽度小于所述第一宽度。
4.根据权利要求2所述的存储器件，其中，所述第二层堆叠件包括：
第三导电层，设置在所述第二导电层上方；
第三介电层，设置在所述第三导电层上；
第四导电层，设置在所述第三介电层上；以及
第四介电层，设置在所述第四导电层上，其中，所述第二沟道层与所述第三导电层、所述第三介电层、所述第四导电层和所述第四介电层接触。
5.根据权利要求4所述的存储器件，其中，所述第三导电层和所述第三介电层具有第三宽度，所述第四导电层和所述第四介电层具有第四宽度，并且所述第四宽度大于所述第三宽度。
6.根据权利要求4所述的存储器件，其中，所述第一导电层和所述第四导电层连接到第一连接件，并且所述第二导电层和所述第三导电层连接到不同于所述第一连接件的第二连接件。
7.根据权利要求4所述的存储器件，其中，所述第一栅电极和所述第二栅电极连接到第三连接件。
8.根据权利要求2所述的存储器件，其中，所述第二层堆叠件包括：
第三介电层，设置在所述第二导电层上方；
第三导电层，设置在所述第三介电层上；
第四介电层，设置在所述第三导电层上；以及
第四导电层，设置在所述第四介电层上，其中，所述第二沟道层与所述第三介电层、所述第三导电层、所述第四介电层和所述第四导电层接触。
9.一种形成存储器件的方法，包括：
在衬底上形成第一层堆叠件，其中，所述第一层堆叠件包括依次堆叠的第一介电层、第一导电层、第二介电层和第二导电层；
在所述第一层堆叠件中形成第一开口以穿过所述第一层堆叠件；
在所述第一开口中形成第一栅极结构；
去除所述第二导电层的部分和所述第二介电层的部分，以暴露所述第一导电层的部分，从而形成阶梯形区域；
在所述第一层堆叠件上形成第二层堆叠件，其中，所述第二层堆叠件包括依次堆叠的第三导电层、第三介电层、第四导电层和第四介电层；
在所述第一层堆叠件和所述第二层堆叠件之间的所述阶梯形区域中分别形成第一电路径和第二电路径，其中，所述第一电路径电连接到所述第一导电层和所述第四导电层，并且所述第二电路径电连接到所述第二导电层和所述第三导电层；
在所述第二层堆叠件中形成第二开口以穿过所述第二层堆叠件；以及
在所述第二层堆叠件中形成第二栅极结构，其中，所述第二栅极结构和所述第一栅极结构彼此电独立。
10.一种存储器件，包括：
层堆叠件，设置在衬底上，其中，所述层堆叠件包括依次堆叠的第一介电层、第一源极/漏极(S/D)层、第二介电层和第二源极/漏极层；
第一导电柱，穿过所述层堆叠件；
第一铁电层，包裹所述第一导电柱；以及
第一沟道层，设置在所述层堆叠件和所述第一铁电层之间，其中，所述第一铁电层与所述第一沟道层和所述第一导电柱接触。
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