CN110047844A - 三维垂直单晶体管铁电存储器及其制备方法 - Google Patents
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Abstract
本发明提供了一种三维垂直单晶体管铁电存储器及其制备方法。该铁电存储器包括：衬底；绝缘介质层，设置于衬底上；沟道结构，贯穿绝缘介质层并与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区；栅堆叠结构，环绕沟道结构设置，且栅堆叠结构设置于与沟道区相对的绝缘介质层中，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的铁电绝缘层和栅极。具有上述结构的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种三维垂直单晶体管铁电存储器及其制备方法。
背景技术
基于铁电材料的FeRAM具有单元小密度高、功耗低、写操作速度快并可实现非挥发性长期存储，未来有望取代传统的高速内存DRAM，SRAM等，并在高性能计算芯片中的嵌入式内存(eDRAM,eFLASH等)，包括内存计算、人工智能芯片等达到广泛应用。
人工智能芯片需要大量的即时内存单元，因此更高密度更低功耗DRAM、FLASH成为重要的关键技术。传统1T1C DRAM未来持续提高存储密度，器件结构已分别从Accesstransistor与存储电容的平面结构走向3D结构，并整体走向垂直3D结构。而传统的NAND存储器也走向了全面3D化。
此外，在3D NAND中采用高迁移率沟道，例如SiGe沟道可以在相同的物理厚度下，获得更高的电容耦合，有利于提高器件的存储密度和P/E速度，降低器件的操作电压，实现更大的存储窗口和更好的可靠性。
同时，FRAM也从1T1C走向了1T，乃至器件结构3D化。因此，如何借助3D-NAND的制造方法来制备具有完全垂直和3D结构的1T FRAM，以实现高密度的高速内存，取代传统的DRAM，成为了目前亟需实现的目标。
发明内容
本发明的主要目的在于提供一种三维垂直单晶体管铁电存储器及其制备方法，以借助3D-NAND的制造工艺实现存储器的高密度的高速内存。
为了实现上述目的，根据本发明的一个方面，提供了一种三维垂直单晶体管铁电存储器，包括：衬底；绝缘介质层，设置于衬底上；沟道结构，贯穿绝缘介质层并与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区；栅堆叠结构，环绕沟道结构设置，且栅堆叠结构设置于与沟道区相对的绝缘介质层中，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的铁电绝缘层和栅极。
进一步地，沟道材料选自Si、Ge、GeSi和III-V化合物半导体中的任一种或多种，优选形成沟道区的沟道材料的迁移率>1000cm2/V·s。
进一步地，形成铁电绝缘层的铁电材料选自HZO、HAlO、HSiO、和PZT中的任一种或多种。
进一步地，形成绝缘介质层的绝缘材料选自硅氧化物、氮氧化物和SiCN中的任一种或多种。
进一步地，三维垂直单晶体管铁电存储器还包括隔离氧化层，隔离氧化层环绕沟道结构，且栅堆叠结构环绕隔离氧化层。
进一步地，三维垂直单晶体管铁电存储器还包括金属接触层，金属接触层贯穿绝缘介质层并与源漏区连接。
根据本发明的另一方面，提供了一种三维垂直单晶体管铁电存储器的制备方法，包括以下步骤：S1，在衬底上形成绝缘材料层，并形成贯穿绝缘材料层的沟道结构，以使沟道材料层与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区；S2，去除绝缘材料层中与沟道区相对的部分，并在绝缘材料层中的镂空区域形成环绕沟道结构的栅堆叠结构，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的隔离氧化层、铁电绝缘层和栅极。
进一步地，步骤S1包括以下步骤：S11，在衬底上沉积形成多层非掺杂隔离绝缘层和多层重掺杂隔离绝缘层，以形成绝缘材料层，其中，绝缘材料层具有多组交替层叠的非掺杂隔离绝缘层和重掺杂隔离绝缘层；S12，在绝缘材料层中形成与衬底连通的第一通孔，并在第一通孔中填充沟道材料；S13，对重掺杂隔离绝缘层进行退火处理，以使重掺杂隔离绝缘层中的掺杂介质横向扩散至沟道材料中形成源漏区，剩余的沟道材料构成沟道区。
进一步地，在形成第一通孔的步骤与填充沟道材料的步骤之间，步骤S12还包括：在第一通孔的侧壁沉积形成隔离氧化层。
进一步地，绝缘材料层包括第一绝缘层堆叠和第二绝缘层堆叠，步骤S11包括：在衬底上交替形成至少一组层叠的非掺杂隔离绝缘层和重掺杂隔离绝缘层，以形成第一绝缘层堆叠，且第一绝缘层堆叠的最外层为非掺杂隔离绝缘层；在第一绝缘层堆叠上形成假栅层；在假栅层上交替形成至少一组层叠的非掺杂隔离绝缘层和重掺杂隔离绝缘层，以形成第二绝缘层堆叠，且第二绝缘层堆叠的靠近假栅层的一侧为非掺杂隔离绝缘层。
进一步地，步骤S2包括以下步骤：S21，在沟道结构两侧的绝缘材料层中形成与衬底连通的第二通孔，以使部分假栅层裸露，并去除假栅层，以形成与沟道结构连接的第三通孔，第三通孔与第二通孔连通；S22，在第三通孔中顺序填充铁电材料和栅极材料，以使铁电材料包裹栅极材料，形成栅堆叠结构。
进一步地，步骤S22包括：在第二通孔与第三通孔中顺序填充铁电材料和栅极材料，以使铁电材料包裹栅极材料；回刻位于第二通孔中的铁电材料和栅极材料，以使与第二通孔对应的部分衬底裸露；回刻位于第三通孔中的铁电材料和栅极材料，以使第三通孔中靠近第二通孔的部分表面裸露，优选选择型横向腐蚀铁电材料和栅极材料以进行回刻；在裸露的第三通孔中填充绝缘材料，以形成包裹栅堆叠结构的绝缘介质层。
进一步地，在步骤S2中，形成第二通孔，以使部分重掺杂隔离绝缘层裸露，在步骤S2之后，制备方法还包括以下步骤：去除重掺杂隔离绝缘层，以形成与源漏区连接的第四通孔；在第四通孔中填充金属材料，以形成与源漏区连接的金属接触层。
应用本发明的技术方案，提供了一种三维垂直单晶体管铁电存储器，该铁电存储器包括绝缘介质层、沟道结构和栅堆叠结构，沟道结构贯穿绝缘介质层并与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区，栅堆叠结构环绕沟道结构设置，且栅堆叠结构设置于与沟道区相对的绝缘介质层中，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的铁电绝缘层和栅极，具有上述结构的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了本发明实施方式所提供的一种三维垂直单晶体管铁电存储器的剖面结构示意图；
图2示出了图1所示的三维垂直单晶体管铁电存储器的俯视结构示意图；
图3示出了在本申请实施方式所提供的三维垂直单晶体管铁电存储器的制备方法中，在衬底上交替形成多组层叠的非掺杂隔离绝缘层和重掺杂隔离绝缘层后的基体剖面结构示意图；
图4示出了在图3所示的绝缘材料层中形成与衬底连通的第一通孔后的基体剖面结构示意图；
图5示出了在图4所示的绝缘材料层和第一通孔表面形成氧化材料层后的基体剖面结构示意图；
图6示出了在图5所示的绝缘材料层和第一通孔表面形成氧化材料层后的基体剖面结构示意图；
图7示出了在图6所示的第一通孔中填充沟道材料后的基体剖面结构示意图；
图8示出了对图7所示的重掺杂隔离绝缘层进行退火处理后的基体剖面结构示意图；
图9示出了在图8所示的沟道结构两侧的绝缘材料层中形成与衬底连通的第二通孔后的基体剖面结构示意图；
图10示出了去除图9所示的假栅层以形成与沟道结构连接的第三通孔后的基体剖面结构示意图；
图11示出了在图10所示的第三通孔中顺序填充铁电材料和栅极材料后的基体剖面结构示意图；
图12示出了回刻位于图11所示的第二通孔中的铁电材料和栅极材料后的基体剖面结构示意图；
图13示出了回刻位于图12所示的第三通孔中的铁电材料和栅极材料后的基体剖面结构示意图；
图14示出了在图13所示的裸露的第三通孔中填充绝缘材料后的基体剖面结构示意图；
图15示出了去除图14所示的重掺杂隔离绝缘层以形成与源漏区连接的第四通孔后的基体剖面结构示意图；
图16示出了在图15所示的第四通孔中填充金属材料后的基体剖面结构示意图。
其中，上述附图包括以下附图标记：
10、衬底；20、绝缘介质层；211、非掺杂隔离绝缘层；212、重掺杂隔离绝缘层；210、第一通孔；220、第二通孔；230、第三通孔；240、第四通孔；30、假栅层；40、沟道结构；410、源漏区；420、沟道区；421、沟道材料；50、隔离氧化层；510、氧化物材料层；60、栅堆叠结构；610、铁电绝缘层；611、铁电材料；620、栅极；621、栅极材料；70、金属接触层。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所介绍的，如何借助3D-NAND的制造方法来制备具有完全垂直和3D结构的1T FRAM，以实现高密度的高速内存，取代传统的DRAM，成为了目前亟需实现的目标。本申请的发明人针对上述问题进行研究，提出了一种三维垂直单晶体管铁电存储器，如图1和图2所示，包括衬底10、绝缘介质层20、沟道结构40和栅堆叠结构60，绝缘介质层20设置于衬底10上；沟道结构40贯穿绝缘介质层20并与衬底10连接，沟道结构40具有源漏区410以及连接源漏区410的沟道区420；栅堆叠结构60环绕沟道结构40设置，且栅堆叠结构60设置于与沟道区420相对的绝缘介质层20中，栅堆叠结构60包括沿远离沟道结构40的方向顺序层叠的铁电绝缘层610和栅极620。
在本发明的上述铁电存储器中，沟道结构贯穿绝缘介质层并与衬底连接，沟道结构具有源漏区以及连接源漏区的沟道区，栅堆叠结构环绕沟道结构设置，且栅堆叠结构设置于与沟道区相对的绝缘介质层中，栅堆叠结构包括沿远离沟道结构的方向顺序层叠的铁电绝缘层和栅极，具有上述结构的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
在本发明的上述铁电存储器中，沿平行于衬底10的方向上述沟道结构40的截面可以为正圆形、长方形、椭圆形、圆角长方形等结构，如图2所示。
在本发明的上述铁电存储器中，沟道材料421可以选自Si、Ge、GeSi和III-V化合物半导体中的任一种或多种，包括非晶态、多晶体、单晶态等。3D NAND的制造方法中通常采用高迁移率沟道，以在相同的物理厚度下获得更高的电容耦合，从而提高器件的存储密度和P/E速度，降低器件的操作电压，实现更大的存储窗口和更好的可靠性，由于本发明的上述铁电存储器借助3D-NAND的制造方法制备而成，因此形成沟道区420的沟道材料421为高迁移率半导体沟道材料。优选地，上述沟道材料421的迁移率>1000cm2/V·s。
在本发明的上述铁电存储器中，形成栅极620的栅极材料可以为多晶硅、非晶硅和金属栅材料中的任一种；优选地，形成铁电绝缘层610的铁电材料611选自HZO、HAlO、HSiO、和PZT中的任一种或多种。但并不局限于上述优选的种类，本领域技术人员可以根据现有技术对上述铁电材料611的种类进行合理选取。
在本发明的上述铁电存储器中，优选地，形成绝缘介质层20的绝缘材料选自硅氧化物、氮氧化物和SiCN中的任一种或多种。但并不局限于上述优选的种类，本领域技术人员可以根据现有技术对上述绝缘材料的种类进行合理选取。
本发明的上述铁电存储器还可以包括隔离氧化层50和金属接触层70，如图1所示，上述隔离氧化层50环绕沟道结构40，且栅堆叠结构60环绕隔离氧化层50，上述金属接触层70贯穿绝缘介质层20并与源漏区410连接。本领域技术人员可以根据现有技术对上述隔离氧化层50和金属接触层70的种类进行合理选取，如形成上述隔离氧化层50的材料可以为SiO2，形成上述金属接触层70的金属材料可以为W、Co或Al等。
根据本发明的另一方面，还提供了一种三维垂直单晶体管铁电存储器的制备方法，如图2至图15所示，包括以下步骤：S1，在衬底10上形成绝缘材料层，并形成贯穿绝缘材料层的沟道结构40，以使沟道材料421层与衬底10连接，沟道结构40具有源漏区410以及连接源漏区410的沟道区420；S2，去除绝缘材料层中与沟道区420相对的部分，并在绝缘材料层中的镂空区域形成环绕沟道结构40的栅堆叠结构60，栅堆叠结构60包括沿远离沟道结构40的方向顺序层叠的隔离氧化层50、铁电绝缘层610和栅极620。
本发明的上述铁电存储器的制备方法中，通过借助3D-NAND的制造方法来制备具有完全垂直和3D结构的1T FRAM，使制备得到的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
下面将更详细地描述根据本发明提供的三维垂直单晶体管铁电存储器的制备方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，执行步骤S1：在衬底10上形成绝缘材料层，并形成贯穿绝缘材料层的沟道结构40，以使沟道材料421层与衬底10连接，沟道结构40具有源漏区410以及连接源漏区410的沟道区420，如图3至图8所示。
上述步骤S1可以包括以下步骤：S11，在衬底10上沉积形成多层非掺杂隔离绝缘层211和多层重掺杂隔离绝缘层212，以形成绝缘材料层，其中，绝缘材料层具有多组交替层叠的非掺杂隔离绝缘层211和重掺杂隔离绝缘层212，如图3所示；S12，在绝缘材料层中形成与衬底10连通的第一通孔210，并在第一通孔210中填充沟道材料421，如图4至图7所示所示；S13，对重掺杂隔离绝缘层212进行退火处理，以使重掺杂隔离绝缘层212中的掺杂介质横向扩散至沟道材料421中形成源漏区410，剩余的沟道材料421构成沟道区420，如图8所示。
在上述步骤S11中，形成非掺杂隔离绝缘层211的材料可以为氮氧化物、硅氧化物、SiCN和α-C等。形成重掺杂隔离绝缘层212的材料可以为掺杂的氮氧化物、硅氧化物、low-k和SiCN等。
在一种优选的实施方式中，上述绝缘材料层包括第一绝缘层堆叠和第二绝缘层堆叠，上述步骤S11包括：在衬底10上交替形成至少一组层叠的非掺杂隔离绝缘层211和重掺杂隔离绝缘层212，以形成第一绝缘层堆叠，且第一绝缘层堆叠的最外层为非掺杂隔离绝缘层211；在第一绝缘层堆叠上形成假栅层30；在假栅层30上交替形成至少一组层叠的非掺杂隔离绝缘层211和重掺杂隔离绝缘层212，以形成第二绝缘层堆叠，且第二绝缘层堆叠的靠近假栅层30的一侧为非掺杂隔离绝缘层211，如图3所示。
在上述步骤S12中，上述沟道材料421可以选自Si、Ge、GeSi和III-V化合物半导体中的任一种或多种，包括非晶态、多晶体、单晶态等。优选地，上述沟道材料421为高迁移率半导体沟道材料；更为优选地，上述沟道材料421的迁移率为>1000cm2/V·s。本发明的上述铁电存储器借助3D-NAND的制造方法制备而成，而3D NAND的制造方法中通常采用高迁移率沟道，以在相同的物理厚度下获得更高的电容耦合，从而提高器件的存储密度和P/E速度，降低器件的操作电压，实现更大的存储窗口和更好的可靠性。
在形成第一通孔210的步骤与填充沟道材料421的步骤之间，上述步骤S12还可以包括在第一通孔210的侧壁沉积形成隔离氧化层50的步骤。具体地，形成上述隔离氧化层50的步骤可以包括：在衬底10上沉积氧化物材料如SiO2，形成氧化物材料层510，如图5所示；然后，对绝缘材料层上的氧化物材料层510进行表面腐蚀，以去除位于第一通孔210两侧的氧化物材料层510，以形成仅位于第一通孔210表面的隔离氧化层50，如图6所示。
在上述步骤S13中，本领域技术人员可以根据现有技术对退火处理的工艺条件进行合理设定，以使重掺杂隔离绝缘层212中的掺杂介质能够实现横向扩散，进入沟道材料421中形成源漏区410，在此不再赘述。
在完成步骤S1之后，执行步骤S2：去除绝缘材料层中与沟道区420相对的部分，并在绝缘材料层中的镂空区域形成环绕沟道结构40的栅堆叠结构60，栅堆叠结构60包括沿远离沟道结构40的方向顺序层叠的隔离氧化层50、铁电绝缘层610和栅极620，如图9至图14所示。
上述步骤S2可以包括以下步骤：S21，在沟道结构40两侧的绝缘材料层中形成与衬底10连通的第二通孔220，以使部分假栅层30裸露，并去除假栅层30，以形成与沟道结构40连接的第三通孔230，第三通孔230与第二通孔220连通，如图9和图10所示；S22，在第三通孔230中顺序填充铁电材料611和栅极材料621，以使铁电材料611包裹栅极材料621，形成栅堆叠结构60，如图11至图14所示。
在上述步骤S21中，先通过刻蚀工艺在绝缘材料层中形成上述第二通孔220，如图9所示；然后，可以通过选择性腐蚀工艺去除假栅层30，以形成与第二通孔220连通的第三通孔230，如图10所示，本领域技术人员可以根据假栅层30的实际种类对选择性腐蚀工艺的腐蚀剂进行合理选择，在此不再赘述。
在一种优选的实施方式中，上述步骤S22包括：在第二通孔220与第三通孔230中顺序填充铁电材料611和栅极材料621，以使铁电材料611包裹栅极材料621，如图11所示；回刻位于第二通孔220中的铁电材料611和栅极材料621，以使与第二通孔220对应的部分衬底10裸露，如图12所示；回刻位于第三通孔230中的铁电材料611和栅极材料621，以使第三通孔230中靠近第二通孔220的部分表面裸露，如图13所示；在裸露的第三通孔230中填充绝缘材料，绝缘材料与剩余的非掺杂隔离绝缘层211共同形成包裹栅堆叠结构60的绝缘介质层20，如图14所示。
在上述优选的实施方式中，可以采用选择型横向腐蚀工艺对铁电材料611和栅极材料621以进行回刻，本领域技术人员可以根据铁电材料611和栅极材料621的实际种类对选择性腐蚀工艺的腐蚀剂进行合理选择，在此不再赘述。
在上述步骤S2中，形成第二通孔220，以使部分重掺杂隔离绝缘层212裸露，在步骤S2之后，制备方法还可以包括以下步骤：去除重掺杂隔离绝缘层212，以形成与源漏区410连接的第四通孔240，如图15所示；在第四通孔240中填充金属材料，以形成与源漏区410连接的金属接触层70，如图16所示。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
本发明通过借助3D-NAND的制造方法来制备具有完全垂直和3D结构的1T FRAM，使制备得到的铁电存储器能够取代传统的DRAM，实现高密度的高速内存。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种三维垂直单晶体管铁电存储器，其特征在于，包括：
衬底(10)；
绝缘介质层(20)，设置于所述衬底(10)上；
沟道结构(40)，贯穿所述绝缘介质层(20)并与所述衬底(10)连接，所述沟道结构(40)具有源漏区(410)以及连接所述源漏区(410)的沟道区(420)；
栅堆叠结构(60)，环绕所述沟道结构(40)设置，且所述栅堆叠结构(60)设置于与所述沟道区(420)相对的所述绝缘介质层(20)中，所述栅堆叠结构(60)包括沿远离所述沟道结构(40)的方向顺序层叠的铁电绝缘层(610)和栅极(620)。
2.根据权利要求1所述的三维垂直单晶体管铁电存储器，其特征在于，所述沟道材料(421)选自Si、Ge、GeSi和III-V化合物半导体中的任一种或多种，优选形成所述沟道区(420)的沟道材料(421)的迁移率>1000cm2/V·s。
3.根据权利要求1所述的三维垂直单晶体管铁电存储器，其特征在于，形成所述铁电绝缘层(610)的铁电材料(611)选自HZO、HAlO、HSiO、和PZT中的任一种或多种。
4.根据权利要求1所述的三维垂直单晶体管铁电存储器，其特征在于，形成所述绝缘介质层(20)的绝缘材料选自硅氧化物、氮氧化物和SiCN中的任一种或多种。
5.根据权利要求4所述的三维垂直单晶体管铁电存储器，其特征在于，所述三维垂直单晶体管铁电存储器还包括隔离氧化层(50)，所述隔离氧化层(50)环绕所述沟道结构(40)，且所述栅堆叠结构(60)环绕所述隔离氧化层(50)。
6.根据权利要求4所述的三维垂直单晶体管铁电存储器，其特征在于，所述三维垂直单晶体管铁电存储器还包括金属接触层(70)，所述金属接触层(70)贯穿所述绝缘介质层(20)并与所述源漏区(410)连接。
7.一种三维垂直单晶体管铁电存储器的制备方法，其特征在于，包括以下步骤：
S1，在衬底(10)上形成绝缘材料层，并形成贯穿所述绝缘材料层的沟道结构(40)，以使所述沟道材料(421)层与所述衬底(10)连接，所述沟道结构(40)具有源漏区(410)以及连接所述源漏区(410)的沟道区(420)；
S2，去除所述绝缘材料层中与所述沟道区(420)相对的部分，并在所述绝缘材料层中的镂空区域形成环绕所述沟道结构(40)的栅堆叠结构(60)，所述栅堆叠结构(60)包括沿远离所述沟道结构(40)的方向顺序层叠的隔离氧化层(50)、铁电绝缘层(610)和栅极(620)。
8.根据权利要求7所述的制备方法，其特征在于，所述步骤S1包括以下步骤：
S11，在所述衬底(10)上沉积形成多层非掺杂隔离绝缘层(211)和多层重掺杂隔离绝缘层(212)，以形成所述绝缘材料层，其中，所述绝缘材料层具有多组交替层叠的所述非掺杂隔离绝缘层(211)和所述重掺杂隔离绝缘层(212)；
S12，在所述绝缘材料层中形成与所述衬底(10)连通的第一通孔(210)，并在所述第一通孔(210)中填充沟道材料(421)；
S13，对所述重掺杂隔离绝缘层(212)进行退火处理，以使所述重掺杂隔离绝缘层(212)中的掺杂介质横向扩散至所述沟道材料(421)中形成源漏区(410)，剩余的所述沟道材料(421)构成所述沟道区(420)。
9.根据权利要求8所述的制备方法，其特征在于，在形成所述第一通孔(210)的步骤与填充所述沟道材料(421)的步骤之间，所述步骤S12还包括：
在所述第一通孔(210)的侧壁沉积形成所述隔离氧化层(50)。
10.根据权利要求8所述的制备方法，其特征在于，所述绝缘材料层包括第一绝缘层堆叠和第二绝缘层堆叠，所述步骤S11包括：
在所述衬底(10)上交替形成至少一组层叠的非掺杂隔离绝缘层(211)和重掺杂隔离绝缘层(212)，以形成所述第一绝缘层堆叠，且所述第一绝缘层堆叠的最外层为所述非掺杂隔离绝缘层(211)；
在所述第一绝缘层堆叠上形成假栅层(30)；
在所述假栅层(30)上交替形成至少一组层叠的非掺杂隔离绝缘层(211)和重掺杂隔离绝缘层(212)，以形成所述第二绝缘层堆叠，且所述第二绝缘层堆叠的靠近所述假栅层(30)的一侧为所述非掺杂隔离绝缘层(211)。
11.根据权利要求10所述的制备方法，其特征在于，所述步骤S2包括以下步骤：
S21，在所述沟道结构(40)两侧的所述绝缘材料层中形成与所述衬底(10)连通的第二通孔(220)，以使部分所述假栅层(30)裸露，并去除所述假栅层(30)，以形成与所述沟道结构(40)连接的第三通孔(230)，所述第三通孔(230)与所述第二通孔(220)连通；
S22，在所述第三通孔(230)中顺序填充铁电材料(611)和栅极材料(621)，以使所述铁电材料(611)包裹所述栅极材料(621)，形成所述栅堆叠结构(60)。
12.根据权利要求11所述的制备方法，其特征在于，所述步骤S22包括：
在所述第二通孔(220)与所述第三通孔(230)中顺序填充铁电材料(611)和栅极材料(621)，以使所述铁电材料(611)包裹所述栅极材料(621)；
回刻位于所述第二通孔(220)中的所述铁电材料(611)和所述栅极材料(621)，以使与所述第二通孔(220)对应的部分衬底(10)裸露；
回刻位于所述第三通孔(230)中的所述铁电材料(611)和所述栅极材料(621)，以使所述第三通孔(230)中靠近所述第二通孔(220)的部分表面裸露，优选选择型横向腐蚀所述铁电材料(611)和所述栅极材料(621)以进行所述回刻；
在裸露的所述第三通孔(230)中填充绝缘材料，以形成包裹所述栅堆叠结构(60)的绝缘介质层(20)。
13.根据权利要求11所述的制备方法，其特征在于，在所述步骤S2中，形成所述第二通孔(220)，以使部分所述重掺杂隔离绝缘层(212)裸露，在所述步骤S2之后，所述制备方法还包括以下步骤：
去除所述重掺杂隔离绝缘层(212)，以形成与所述源漏区(410)连接的第四通孔(240)；
在所述第四通孔(240)中填充金属材料，以形成与所述源漏区(410)连接的金属接触层(70)。
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