CN109285836A - 半导体存储设备及其制造方法及包括存储设备的电子设备 - Google Patents

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Abstract

公开了一种半导体存储设备及其制造方法及包括该存储设备的电子设备。根据实施例，半导体存储设备可以包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区；以及在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接，其中，各存储单元还包括绕沟道区外周形成的栅堆叠，相应存储单元行中各存储单元的栅堆叠中的栅导体层沿着行的方向彼此连续地延伸从而构成相应的字线。

Description

半导体存储设备及其制造方法及包括存储设备的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及基于竖直型器件的半导体存 储设备及其制造方法以及包括这种半导体存储设备的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中， 源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置， 水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极 和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件， 竖直型器件更容易缩小。纳米线(nanowire)或纳米板(nano sheet)竖 直型环绕栅场效应晶体管(V-GAAFET，Vertical Gate-all-around Field Effect Transistor)是未来高性能和高密度集成器件的候选之一。
但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材 料。另外，难以在竖直型晶体管下方建立埋入位线，也难以形成高密度 的位线。而且，在存储器阵列中，字线和位线仍然占据了很大面积。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进特性的 半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设 备。
根据本公开的一个方面，提供了一种半导体存储设备，包括：衬底； 设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和 列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别 位于上下两端的源/漏区以及位于源/漏区之间的沟道区；以及在衬底上 形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应 列中各存储单元下端的源/漏区电连接，其中，各存储单元还包括绕沟道 区外周形成的栅堆叠，相应存储单元行中各存储单元的栅堆叠中的栅导 体层沿着行的方向彼此连续地延伸从而构成相应的字线。
根据本公开的另一方面，提供了一种制造半导体存储设备的方法， 包括：在衬底上设置第一源/漏层、沟道层、第二源/漏层和硬掩模层的 叠层；将所述叠层构图为按行和列排列的子叠层的阵列，且在每一行中， 相邻子叠层之间存在桥接部分；在各子叠层列中的第一源/漏层的下部处 形成沿列的方向延伸的多条位线；以及在硬掩模层下方，绕沟道层的外 周形成栅堆叠，其中，在每一行中，栅堆叠具有与硬掩模层的桥接部分 相对应的桥接部分，所述桥接部分构成相应的字线。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体存 储设备。
根据本公开实施例的半导体存储设备基于竖直型器件如 V-GAAFET。有源区特别是其中的沟道区可以包括单晶半导体材料，可 以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。字线可以 由连续延伸的栅堆叠本身构成，这可以节省面积。另外，可以在有源区 下方形成埋入位线。这种埋入位线构造有利于竖直型器件的集成，并可 以节省面积。
根据本公开的实施例，埋入位线以及字线中至少之一可以按自对准 的方式形成。这可以利于制造，并有助于节省面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1至26(c)示出了根据本公开实施例的制造半导体存储设备的流程 的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描 述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中， 省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非 是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可 能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限 制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不 同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上” 时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在 居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”， 那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的半导体存储设备基于竖直型器件。竖直型器件 可以包括竖直延伸的柱状(例如，圆柱状或六面体状，即截面呈圆形或 四边形如方形或矩形)有源区。在有源区的直径或边长较小时，这种竖 直型器件可以构成纳米V-GAAFET。有源区可以包括分别位于上下两端 的源/漏区以及位于源/漏区之间的沟道区。
根据本公开的实施例，可以通过外延生长来设置有源区。有利地， 可以通过不同的半导体层来分别设置源/漏区和沟道区。例如，可以分别 生长第一源/漏层、沟道层和第二源/漏层，以在其中分别形成下端源/漏 区、沟道区和上端源/漏区。各层之间可以彼此邻接，当然中间也可能存 在其他半导体层，例如泄漏抑制层或开态电流增强层(带隙比相邻层大 或小的半导体层)。由于分别外延生长，至少一对相邻层之间可以具有清 晰的晶体界面。另外，可以对各层进行分别掺杂，从而至少一对相邻层 之间可以具有掺杂浓度界面。
根据本公开的实施例，沟道层或沟道区可以包括单晶半导体材料， 以改善器件性能。当然，源/漏层或源/漏区也可以包括单晶半导体材料。 于是，整个有源区都可以由单晶半导体材料构成。沟道层或沟道区的单 晶半导体材料与源/漏层或源/漏区的单晶半导体材料可以是共晶体。沟 道层或沟道区单晶半导体材料的电子或空穴迁移率可以大于第一、第二 源/漏层或源/漏区的电子或空穴迁移率。另外，第一、第二源/漏层或源/ 漏区的禁带宽度可以大于沟道层或沟道区单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层或沟道区单晶半导体材料与第一、第 二源/漏层或源/漏区可以具有相同的晶体结构。在这种情况下，第一、 第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以大于沟道层 或沟道区单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道 层或沟道区单晶半导体材料的载流子迁移率可以大于其在没有应变的情 况下的载流子迁移率，或沟道层或沟道区单晶半导体材料的较轻载流子 的有效质量可以小于其在没有应变的情况下的较轻载流子的有效质量， 或沟道层或沟道区单晶半导体材料的较轻载流子的浓度可以大于其在没 有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层或源 /漏区在没有应变的情况下的晶格常数可以小于沟道层或沟道区单晶半 导体材料在没有应变的情况下的晶格常数。于是，沟道层或沟道区单晶 半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率，或 沟道层或沟道区单晶半导体材料的电子的有效质量小于其在没有应变的 情况下的电子的有效质量，例如当沟道层单晶半导体材料的＜110＞方向 与源漏之间的电流密度矢量平行时。
竖直型器件还可以包括绕有源区特别是沟道区外周形成的栅堆叠。 通过以自对准的方式来形成栅堆叠，栅长可以由沟道区自身的厚度来确 定，而不是如常规技术中那样依赖于耗时刻蚀来确定。如上所述，形成 有沟道区的沟道层可以通过外延生长来形成，从而其厚度可以很好地控 制。因此，可以很好地控制栅长。栅堆叠可以与沟道层(沟道区)实质 上共面。这样，可以减少或甚至避免栅堆叠与源/漏区的交迭，有助于降 低栅与源/漏之间的寄生电容。根据本公开的实施例，沟道层可以包括与 第一、第二源/漏层不同的半导体材料，而第一源/漏层和第二源/漏层可 以包括相同的半导体材料。
根据本公开的实施例，竖直型器件可以是常规场效应晶体管(FET)。 在常规FET的情况下，源/漏区可以具有相同导电类型(例如，n型或p 型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电 通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下， 沟道区两侧的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进 入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿 FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区 之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术 语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿 FET中并不存在通常意义上的“沟道”。
这种竖直型器件可以充当储存单元中的开关器件，且存储单元还可 以包括与之相连的存储元件(例如，电容器)(例如，可以构成1T1C配 置)。备选地，存储单元可以完全基于竖直型器件，例如，栅堆叠可以包 括存储配置，如浮栅构造或电荷俘获层(ChargeTrapping Layer)或铁电 材料(Ferro-electric material)等。本领域技术人员可以设想其他配置的 存储单元。存储单元可以按行和列排列成阵列。对于基于竖直型器件的 存储单元，非常易于三维(3D)集成。具体地，可以叠置多层存储单元 的平面阵列，从而形成存储单元的3D阵列。这种存储单元可以构成动 态随机存取存储器(DRAM)。
根据本公开的实施例，字线可以通过每一存储单元行中各存储单元 的栅堆叠之间的桥接部分(将同一行存储单元的栅堆叠彼此电连接在一 起)来形成。这种桥接部分可以通过栅堆叠(特别是其中的栅导体层) 延伸而形成的。例如，每一存储单元行中的各存储单元的栅堆叠(特别 是其中的栅导体层)可以沿着行的方向连续延伸，从而构成相应的字线。 因此，字线可以与栅堆叠(特别是其中的栅导体层)实质上共面。
根据本公开的实施例，位线可以埋入在有源区下方，更具体地，在 下端源/漏区下方。例如，各条位线可以分别沿着相应存储单元列的方向 延伸，对准相应存储单元列中各存储单元的下端源/漏区。这种配置有利 于位线与存储单元下端源/漏区的电连接。例如，存储单元的有源区可以 直接叠置于相应的位线上，从而下端源/漏区与位线直接接触并因此电连 接。这种埋入位线的配置有利于存储单元的集成。
根据本公开的实施例，位线可以至少部分地基于自对准技术来形成。 例如，位线与存储单元相交迭的部分(在此，称作“第一部分”)的至少 部分外周的形状可以与相应存储单元特别是其有源区的部分外周的形状 基本相同。这部分外周在形成时是以相应存储单元的外周的形状为掩模 的，故而是“自对准”的(如下所述，可能有进一步刻蚀，从而稍有缩 进)。也即，第一部分位于相应存储单元的正下方，大致中心对准。自对 准的位线有助于位线与下端源/漏区之间的电接触，且由于位线对准于存 储单元的下方，不会占用额外面积。
位线还可以包括在各第一部分之间延伸的第二部分。为了构图的方 便，第二部分可以呈(直线)条状。而第一部分的部分外周如上所述呈 现与相应存储单元的部分外周基本相同的形状。因此，与常规技术中大 致均匀粗细的位线不同，根据本公开实施例的位线可以具有变化的粗细， 例如，位线的第一部分可以粗于位线的第二部分(在此，所谓“粗细”， 可以是指垂直于其纵向延伸方向上的维度，通常也可以称作线宽)。
更具体地，位线的第二部分可以包括实质上沿着存储单元列的方向 延伸且彼此相对的第一侧壁和第二侧壁，而位线的第一部分可以包括将 与之邻接的第二部分各自的第一侧壁连接在一起的第三侧壁以及将与之 邻接的第二部分各自的第二侧壁连接在一起的第四侧壁。位线的第一部 分的第三侧壁和第四侧壁中至少之一可以是通过自对准技术形成的，从 而相对于相应的第一或第二侧壁在垂直于存储单元列的方向上突出。由 于自对准，所述第三侧壁和第四侧壁中至少之一相对于相应存储单元的 有源区的部分外周实质上共形地形成，从而所述第三侧壁和第四侧壁中 至少之一与相应存储单元的有源区的部分外周在俯视图中限定了实质上 均匀粗细的图形。
根据本公开的实施例，同一存储单元列中的各存储单元的下端源/ 漏区的下部可以一体延伸，通过其表面部分与金属元素发生反应生成的 金属半导体化合物来形成位线。由于这种反应发生在下端源/漏区的表面 上，因而位线自对准于存储单元的下方。
这种半导体存储设备例如可以如下制造。根据本公开的实施例，可 以在衬底上设置第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层。 在此，设置硬掩模层主要是为了构图的方便。例如，可以通过外延生长 来设置该叠层。于是，可以形成单晶的沟道层(当然也可以形成单晶的 源/漏层)。
可以在该叠层中特别是第一源/漏层、沟道层和第二源/漏层中限定 有源区。例如，可以将硬掩模层、第二源漏层、沟道层和第一源/漏层依 次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状 或六面体状)。为形成存储单元阵列，可以限定按行和列排列的柱状有源 区的阵列。为此，可以将叠层构图为按行和列排列的子叠层的阵列。另 外，为了形成上述栅堆叠之间的桥接部分从而构成位线，在每一行中， 相邻子叠层之间可以存在桥接部分。
根据本公开的实施例，可以通过有源区，特别是处于下方的第一源/ 漏层中的半导体元素与金属元素发生反应来生成导电的金属半导体化合 物，由此形成位线。为确保位线在各有源区列下方连续延伸，在对第一 源/漏层进行构图时，可以将其构图为分别与各有源区列相对应的连续延 伸的多个条形。
在这种情况下，对于第一源/漏层而言，一方面，其需要形成各存储 单元的下端源/漏区，另一方面，其需要形成与各列相对应的连续条形。 因此，对于第一源/漏层的构图可以在不同步骤中进行。例如，可以利用 限定阵列的掩模来对第一源/漏层的上部进行构图，另外可以利用限定位 线的掩模来对第一源/漏层的下部进行构图。
对第一源/漏层的下部进行的构图可以按自对准的方式进行。这种情 况下，可以在叠层上形成掩模层，掩模层遮蔽各子叠层列中沿列的方向 相邻的子叠层之间的位置，并露出各子叠层列之间的位置，且露出相邻 子叠层列中的硬掩模层彼此相对的部分侧壁。由于硬掩模层部分侧壁的 露出，在对第一源/漏层进行选择性刻蚀时，硬掩模层的这部分露出侧壁 可以与掩模层一起，限定第一源/漏层中切口的形状。相应地，由切口限 定的位线边界可以由硬掩模层的侧壁来限定(可能由于进一步刻蚀而稍 有缩进)。而硬掩模层与之下的有源区是自对准的，因此位线也可以自对 准于子叠层列下方。例如，掩模层可以包括分别在各子叠层列中沿列的 方向相邻的子叠层之间延伸的条状图案。
根据本公开的实施例，这种掩模层可以通过无掩模的方式来形成。 例如，可以将相邻子叠层沿列方向的间隔设置为小于相邻子叠层沿行方 向的间隔。这种情况下，可以淀积膜厚大于相邻子叠层沿列方向的间隔 一半但小于相邻子叠层沿行方向的间隔的一半的掩模材料层(将填满沿 列方向相邻的子叠层之间的间隔，而不会填满沿行方向相邻的子叠层之 间的间隔)，然后对淀积的掩模材料层回蚀不少于淀积厚度的厚度。于是， 可以去除沿行方向相邻的子叠层之间的掩模材料层，而留下沿列方向相 邻的子叠层之间的掩模材料层，得到上述掩模层。
根据本公开的实施例，特别是在利用体衬底的情况下，所述叠层还 可以包括牺牲层。在对第一源/漏层进行构图时，可以利用相同的掩模层 来切断牺牲层，以在牺牲层中形成切口。随后可以通过这些切口来对牺 牲层进行处理以便去除牺牲层。
由于去除牺牲层会导致第一源/漏层的底部悬空，可以设置保持层来 保持子叠层，以防止它们在制造过程中坍塌。为此，可以以每两列相邻 的子叠层列为一个组，在各组中两子叠层列之间的位置处形成第一保持 层(可以是电介质材料)。另外，在各组之间，可以不形成保持层，以露 出牺牲层，以便对牺牲层进行处理。于是，可以经由牺牲层的露出部分， 对牺牲层进行选择性刻蚀，以去除牺牲层。在由于牺牲层的去除而留下 的空间，可以形成第二保持层(可以是电介质材料，例如与第一保持层 的材料相同)。
第一保持层也可以通过无掩模的方式来形成。例如，可以将各组中 的相邻子叠层列之间的间隔设置为小于相邻两组中的彼此相对的子叠层 列之间的间隔。这种情况下，淀积膜厚大于各组中的相邻子叠层列之间 的间隔一半但小于相邻两组中的彼此相对的子叠层列之间的间隔一半的 保持材料层(将填满各组中的相邻子叠层列之间的间隔，而不会填满相 邻两组中的彼此相对的子叠层列之间的间隔)，然后对淀积的保持材料层 回蚀不少于淀积厚度的厚度。于是，可以去除相邻两组中的彼此相对的 子叠层列之间的保持材料层，而留下各组中的相邻子叠层列之间的保持 材料层，得到第一保持层。
另外，由于桥接部分的存在，在利用上述掩模层以及硬掩模层对第 一源/漏层的下部进行构图之后，第一源/漏层的下部可以在各列之间通 过桥接部分而连接在一起。为了使第一源/漏层的下部在各列之间分离， 可以对第一源/漏层的下部进行进一步选择性刻蚀，以去除各列之间的桥 接部分。另外，控制刻蚀的量，使得第一源/漏层的下部在列的方向上仍 然保持连续延伸。为此，掩模层的条状图案沿行方向的尺寸可以大于桥 接部分沿列方向的尺寸。
在形成位线之后，可以绕沟道层的外周形成栅堆叠。例如，可以使 沟道层的外周相对于硬掩模层的外周向内凹入，以便限定容纳栅堆叠的 空间。例如，这可以通过选择性刻蚀来实现。另外，沟道层的桥接部分 可以被去除，从而在硬掩模层下方留下空间。于是，可以在上述凹入和 空间中形成栅堆叠。于是，栅堆叠可以嵌入该凹入中，且同一行中各存储单元的栅堆叠可以连续延伸。
在通过第一源/漏层与金属元素发生来形成位线的情况下，为避免沟 道层中的半导体元素也与金属元素发生反应，可以先绕沟道层形成牺牲 栅。同样地，可以通过选择性刻蚀沟道层，使沟道层的侧壁相对于硬掩 模层的侧壁向内凹入，以便限定容纳牺牲栅的空间。在该空间中可以形 成牺牲栅。牺牲栅可以避免沟道层与金属元素相接触而发生反应。随后 通过替代栅技术，将牺牲栅替换为栅堆叠。
类似地，也可以绕第一源/漏层的上部(被构图为与各存储单元相对 应)和第二源/漏层的侧壁形成保护层。例如，可以通过选择性刻蚀，使 它们的侧壁相对于硬掩模层的侧壁向内凹入，以便限定容纳保护层的空 间。在该空间中可以形成保护层。保护层可以避免第一源/漏层的上部、 第二源/漏层与金属元素相接触而发生反应。
根据本公开的实施例，在如上所述使沟道层相对凹入时，选择性刻 蚀的量可以使得沟道层的桥接部分被去除，于是各存储单元的沟道层被 分离。另外，在形成牺牲栅时，由于上下两侧源/漏层的存在，牺牲栅仍 然可以存在桥接部分，这限定了栅堆叠的桥接部分(使得同一行的栅堆 叠能够连续延伸)。
类似地，在如上所述使第一源/漏层的上部和第二源/漏层相对凹入 时，选择性刻蚀的量可以使得它们各自的桥接部分被去除，于是各存储 单元的源/漏层被分离(尤其是第二源/漏层，而第一源/漏层的下部可以 沿列的方向连续延伸)。
如上所述，由于位线自对准于子叠层下方，因此可以利用子叠层来 形成到位线的位线接触部。例如，这可以通过在上述反应时使子叠层中 的有源区同样发生反应来进行。于是，位线接触部可以在底部包括金属 半导体化合物(之上还可以形成接触插塞等以便将进一步引出到互连 层)。由于通过相同的子叠层来形成，因此位线接触部中的这种金属半导 体化合物可以与有源区具有基本相同的外形，且其顶面可以与存储单元 上端的源/漏区的顶面实质上共面。
在另外形成存储元件如电容器的情况下，可以形成电介质层以覆盖 所述叠层和字线，并在电介质层中形成分别与各有源区中的第二源/漏层 电连接的存储元件。存储元件与第二源/漏层之间的电连接可以通过将硬 掩模层替换为导电插塞来形成。
本公开可以各种形式呈现，以下将描述其中一些示例。
在以下的描述中，对各层的材料进行了例示。选择不同材料的主要 目的在于提供所需的刻蚀选择性。以下的描述“(相对于A)选择性刻蚀 B”表示所使用的刻蚀配方可以主要对B起作用，而基本不影响或者较 少影响A或者在刻蚀B时暴露于刻蚀配方的其他材料层(在没有明确提 及A或者只提及部分这种材料层的情况下)。本领域技术人员根据这些 描述，将明了如何选择各层的材料，而不是局限于在此所例示的材料。
图1至26(c)示出了根据本公开实施例的制造半导体存储设备的流程 的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底， 包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI) 衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明， 以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成牺牲层1003、 第一源/漏层1005、沟道层1007和第二源/漏层1009。为了以下刻蚀的 方便，相邻层之间可以具有刻蚀选择性，例如相邻层可以具有不同的半 导体材料。例如，牺牲层1003可以包括SiGe(Ge的原子百分比为约 10-35％)，厚度为约10-40nm；第一源/漏层1005可以包括Si，厚度为约 50-200nm；沟道层1007可以包括SiGe(Ge的原子百分比为约10-35％)， 厚度为约10-50nm；第二源/漏层1009可以包括Si，厚度为约20-100nm。 沟道层1007的厚度随后将限定栅长。在此，第一源/漏层1005的厚度相 对较厚，这是因为如下所述在本实施例中将通过硅化反应来形成位线。
在外延生长第一源/漏层1005和第二源/漏层1009时，可以对它们 进行原位掺杂。例如，对于n型器件，可以对第一源/漏层1005和第二 源/漏层1009进行n型掺杂，掺杂浓度可以为约1E17-1E20cm-3；对于p 型器件，可以对第一源/漏层1005和第二源/漏层1009进行p型掺杂， 掺杂浓度可以为约1E17-1E20cm-3。另外，还可以对沟道层1007进行原 位掺杂，以调节器件的阈值电压(Vt)。例如，对于n型器件，可以对沟 道层1007进行p型掺杂，掺杂浓度可以为约1E15-1E19cm-3；对于p型 器件，可以对沟道层1007进行n型掺杂，掺杂浓度可以为约1E15-1E19 cm-3。
另外，对于无结器件，可以对第一源/漏层1005、沟道层1007和第 二源/漏层1009进行相同类型的掺杂。对于隧穿器件，可以对第一源/漏 层1005和第二源/漏层1009进行不同类型的掺杂。例如，可以对第一源 /漏层1005进行p型掺杂，并对第二源/漏层1009进行n型掺杂；反之 亦然。
在上述半导体层的叠层上方，可以设置硬掩模层1011。该硬掩模层 1011可以在随后起到限定有源区形状、(刻蚀或平坦化处理)停止层、 保护下方半导体层等作用。例如，硬掩模层1011可以包括氮化物(例如， 氮化硅)，厚度为约20-150nm。
接下来，可以限定有源区。在此，为了形成存储单元阵列，可以形 成有源区阵列。根据本公开的实施例，可以采用图形转移技术。在此， 利用侧墙(spacer)图案，来进行转移。通过这种侧墙图形转移(Spacer Image Transfer，SIT)技术，可以减轻光刻的限制，加强图案的尺寸控 制。例如，这可以如下进行。
如图2(a)和2(b)(其中，图2(a)是截面图，图2(b)是俯视图，且其 中AA′线示出了图2(a)的截面图所截取的位置)所示，为形成侧墙图案， 可以在图1所示的叠层上形成(例如，淀积)一牺牲层1015，并将其构 图(例如，反应离子刻蚀(RIE))为具有沿第一方向(例如，存储单元 阵列中行的方向，例如图2(a)中垂直于纸面的方向，或者图2(b)中的竖 直方向)延伸的竖直侧壁，以提供形成侧墙所需的竖直表面。为提供合 适的刻蚀选择性，牺牲层1015可以包括非晶硅。另外，为了刻蚀停止等 目的，在形成牺牲层1015之前，可以形成(例如，淀积)一刻蚀停止层 1013，例如厚度为约1-10nm的氧化物(例如，氧化硅)。
在牺牲层1015的竖直侧壁上，可以通过侧墙形成技术，来形成第一 侧墙1017。例如，第一侧墙1017可以包括SiC，厚度为约3-20nm。这 可以通过以大致共形的方式在形成有牺牲层1015的叠层上淀积厚度为 约3-20nm的SiC层，随后可以沿大致垂直于衬底表面的方向对SiC层 进行选择性刻蚀如RIE，以去除其横向延伸部分而留下其竖直延伸部分 来形成。对SiC层的RIE可以停止于刻蚀停止层1013。
如图2(b)的俯视图所示，如此形成的第一侧墙1017沿着第一方向延 伸。
之后，如图3(a)和3(b)(其中，图3(a)是截面图，图3(b)是俯视图， 且其中AA′线示出了图3(a)的截面图所截取的位置)所示，可以相对于 刻蚀停止层1013(在此，氧化物)、第一侧墙1017(在此，SiC)，通过 选择性刻蚀(例如，利用TMAH溶液的湿法腐蚀)，去除牺牲层1015(在 此，非晶硅)。这样，在叠层结构上留下了沿第一方向延伸的第一侧墙 1017。然后，同样地利用侧墙形成技术，在第一侧墙1017的相对竖直侧 壁上形成第二侧墙1019。例如，第二侧墙1019可以包括氧化物，厚度 为约3-30nm。在形成侧墙时，对氧化物的刻蚀可以停止于硬掩模层1011。
如图3(b)的俯视图所示，如此形成的第二侧墙1019贴在第一侧墙 1017两侧沿着第一方向延伸。第一侧墙1017和第二侧墙1019一起限定 了存储单元行的位置。
接下来，可以类似地通过侧墙来限定存储单元列的位置。
如图4(a)和4(b)(其中，图4(a)是截面图，图4(b)是俯视图，且其 中AA′线示出了图3(a)的截面图所截取的位置)所示，可以在图3(a)和 3(b)所示的结构上形成一填充层1020，以填充第一侧墙1017和第二侧墙 1019之间的空隙。例如，可以淀积多晶硅，并进行平坦化处理如化学机 械抛光(CMP)，来形成填充层1020。
然后，如图5(a)、5(b)、5(c)和5(d)(其中，图5(a)、5(b)、5(c)是截 面图，图5(d)是俯视图，且其中AA′线示出了图5(a)的截面图所截取的 位置，BB′线示出了图5(b)的截面图所截取的位置，CC′线示出了图5(c) 的截面图所截取的位置)所示，可以在图4(a)和4(b)所示的结构上形成 (例如，淀积)另一牺牲层1021，并将其构图(例如，RIE)为具有沿 与第一方向交叉(例如，垂直)的第二方向(例如，存储单元阵列中列 的方向，例如，图5(a)、5(b)、5(d)中的水平方向，或者图5(c)中垂直于 纸面的方向)延伸的竖直侧壁。牺牲层1021的宽度可为约15-100nm。 为提供合适的刻蚀选择性，牺牲层1021可以包括多晶SiGe。类似地， 为了刻蚀停止等目的，在形成牺牲层1021之前，可以形成一刻蚀停止层 (例如，氧化物，在此未示出)。
在此，将俯视图中的水平方向称为“列”，将俯视图中的竖直方向称 为“行”，是为了与通常存储单元阵列中的行、列定义保持一致，而并没 有任何特别的限制。
在牺牲层1021的侧壁上，可以通过侧墙形成技术，来形成第三侧墙 1023。例如，第三侧墙1023可以包括多晶硅，厚度为约5-30nm。
在该示例中，由于第三侧墙1023和填充层1020均为多晶硅，因此 在图5(a)中将它们示出为一体，并标注为“1023”。
如图5(d)的俯视图所示，如此形成的第三侧墙1023沿着第二方向延 伸。
之后，如图6(a)、6(b)、6(c)、6(d)和6(e)(其中，图6(a)、6(b)、6(c)、 6(d)是截面图，图6(e)是俯视图，且其中AA′线示出了图6(a)的截面图所 截取的位置，BB′线示出了图6(b)的截面图所截取的位置，CC′线示出了 图6(c)的截面图所截取的位置，DD′线示出了图6(d)的截面图所截取的位 置)所示，可以通过选择性刻蚀，去除牺牲层1021。这样，在叠层结构 上留下了沿第二方向延伸的第三侧墙1023。然后，同样地利用侧墙形成 技术，在第三侧墙1023的相对竖直侧壁上形成第四侧墙1023′。例如， 第四侧墙1023′可以包括多晶硅或非晶硅。
如图6(e)的俯视图所示，如此形成的第四侧墙1023′贴在第三侧墙 1023两侧沿着第二方向延伸。第三侧墙1023和第四侧墙1023′一起限定 了存储单元列的位置。在行(由第一侧墙1017、第二侧墙1019限定) 与列(由第三侧墙1023、第四侧墙1023′)相交之处，限定了存储单元 (或其有源区)。
另外，第一侧墙1017在列之间沿行方向延伸的部分可以限定桥接部 分。为此，可以通过选择性刻蚀，去除第二侧墙1019(在此，氧化物) 在各列之间的部分(从而露出了下方的硬掩模层1011)。
在此，可以控制各侧墙的尺寸，使得各行之间的间距(彼此相向的 第二侧墙1019之间的间隔)D3(参见图3(a))小于各列之间的间距(彼 此相向的第四侧墙1023′之间的间隔)D1、D2。另外，以每两列为一组， 同组中两列之间的间距D2可以小于组之间的间距D1。这主要是为了在 后继工艺中减少所使用的掩模数量。根据本公开的其他实施例，对于D1、 D2和D3并无上述要求，而是可以在后续的步骤中利用图案化的方法(例 如，光刻等)来定义位线或字线。
在此，通过两步(分别形成第三侧墙1023和第四侧墙1023′)来限 定列，这主要是为了降低对牺牲层1021线宽或线间隔的光刻要求或限 制。于是，可以使用相对较粗线宽或较大间隔的牺牲层1021(使得第三 侧墙1023之间的间隔增大，通过第四侧墙1023′来减小以实现所需间 隔)。
如图7(a)、7(b)、7(c)、7(d)和7(e)(其中，图7(a)、7(b)、7(c)、7(d) 是截面图，图7(e)是俯视图，且其中AA′线示出了图7(a)的截面图所截 取的位置，BB′线示出了图7(b)的截面图所截取的位置，CC′线示出了图 7(c)的截面图所截取的位置，DD′线示出了图7(d)的截面图所截取的位置) 所示，可以通过选择性刻蚀(例如，利用TMAH溶液的湿法腐蚀)，去除第三侧墙1023和第四侧墙1023′以及填充层1020(均为多晶硅)。通 过以上处理，第二侧墙1019仅留在行与列交叉之处。另外，第一侧墙 1017沿列的方向连续延伸，这将在随后限定桥接部分。如图7(e)中的虚 线圈所示，在行与列交叉之处，第一侧墙1017和第二侧墙1019一起限 定了存储单元(或其有源区)的位置。另外，在相邻两列之间，第一侧 墙1017限定了沿第一方向(例如，存储单元阵列中行的方向)延伸的桥 接部分。
在图7(e)的示例中，所限定的存储单元大致呈方形，这种情况下随 后可以形成纳米线器件。根据另一示例，所限定的存储单元大致呈矩形， 这种情况下随后可以形成纳米板器件。可以通过调节第一至第四侧墙中 至少一个的尺寸来调节所限定的形状。
在以上示例中，图示了六行、四列的情况，但是本公开不限于此。 根据本公开的实施例，可以包括更多的行或者更多的列。这可以通过增 加侧墙的数量来实现。
尽管在此使用了图形转移技术来限定存储单元或其有源区，但是本 公开不限于此。例如，可以利用掩模如光刻胶来限定图案。当然，这种 情况下，图案不限于由侧墙所限定的方形或矩形，而可以是其他形状， 例如圆形或多边形等。
随后，可以将如上所述形成的图案转移到下方的层中。
如图8(a)、8(b)、8(c)、8(d)和8(e)(其中，图8(a)、8(b)、8(c)、8(d) 是截面图，图8(e)是俯视图，且其中AA′线示出了图8(a)的截面图所截 取的位置，BB′线示出了图8(b)的截面图所截取的位置，CC′线示出了图 8(c)的截面图所截取的位置，DD′线示出了图8(d)的截面图所截取的位置) 所示，可以利用第一侧墙1017(在此，SiC)和第二侧墙1019(在此，氧化物)为掩模，依次对硬掩模层1011(在此，氮化物)、第二源/漏层 1009(在此，Si)、沟道层1007(在此，SiGe)和第一源/漏层1005(在 此，Si)进行选择性刻蚀如RIE。在此，对第一源/漏层1005的RIE并 没有进行到第一源/漏层1005的底面处，而是停止于其中。于是，第一源/漏层1005的下部仍然在衬底1001上保持一体延伸。
于是，叠层被分为子叠层的阵列，且子叠层之间存在桥接部分。刻 蚀后的第二源/漏层1009、沟道层1007和第一源/漏层1005(其上部) 形成柱状(在本示例中，方柱状)有源区。RIE例如可以按大致垂直于 衬底表面的方向进行，从而这些子叠层或者其中的柱状有源区也大致垂 直于衬底表面。
根据本公开的实施例，为了分离各有源区，如图9(a)、9(b)、9(c)和 9(d)(分别是沿AA′线、BB′线、CC′和DD′线的截面图)所示，可以相对 于第一源/漏层1005和第二源/漏层1009(在此，均为Si)，选择性刻蚀 特别是各向同性刻蚀沟道层1007(在此，SiGe)。可以控制刻蚀的量， 使得在桥接部分处，沟道层1007可以被去除。于是，沟道层1007被分 离为各个存储单元处的部分，这些部分可以形成纳米线。为了便于控制 刻蚀的量，可以使用原子层刻蚀(ALE)或数字化刻蚀。
另外，对沟道层1007的选择性刻蚀使沟道层1007的侧壁相对于第 一源/漏层1005(其上部)和第二源/漏层109的侧壁，或者说相对于硬 掩模层1011的侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方 向凹入)。由于沟道层1007的相对凹入，留下了自对准于沟道层1007 的空间，随后可以在该空间中形成栅堆叠，且由此形成的栅堆叠可以自 对准于沟道层1007。可以利用牺牲栅1025来占据该空间，以防止随后 的处理对沟道层1007以及该空间造成影响。为了提供所需的刻蚀选择 性，牺牲栅1025可以包括例如氮氧化物(例如，氮氧化硅)。例如，可 以通过沉积氮氧化物，并进行回蚀来在该空间中填充牺牲栅1025。可选 地，在淀积氮氧化物之前，还可以形成氧化物的薄刻蚀停止层(未示出)。
如图9(a)、9(b)、9(c)和9(d)所示，牺牲栅1025不仅包括环绕沟道 层1007的部分，还包括沿第一方向延伸的桥接部分。
同样地，可以分离第一源/漏层1005和第二源/漏层1009。如图10(a)、 10(b)、10(c)和10(d)(分别是沿AA′线、BB′线、CC′和DD′线的截面图) 所示，可以选择性刻蚀特别是各向同性第一源/漏层1005和第二源/漏层 1009(在此，均为Si)。可以控制刻蚀的量，使得在桥接部分处，第一 源/漏层1005的上部和第二源/漏层1009可以被去除。于是，第一源/漏层1005的上部和第二源/漏层1009被分离为各个存储单元处的部分，这 些部分可以形成纳米线。为了便于控制刻蚀的量，可以使用原子层刻蚀 (ALE)或数字化刻蚀。
在此，示出了刻蚀后第一源/漏层1005的上部和第二源/漏层1009 仍然粗于沟道层1007的示例，但是本公开不限于此。例如，刻蚀后第一 源/漏层1005的上部和第二源/漏层1009可以与沟道层1007的尺寸大致 相同，或者细于沟道层1007。
为了保持栅堆叠的空间以及保护源/漏层等目的，在第一源/漏层 1005的上部和第二源/漏层1009由于选择性刻蚀而相对于硬掩模层1011 凹入的空间中，可以填充保护层1027。这种填充可以通过淀积然后回蚀 来进行。为提供所需的刻蚀选择性，保护层1027例如可以包括低k碳化 硅。在这种情况下，SiC的第一侧墙1017可以在回蚀过程中被去除。
同样地，如图10(a)、10(b)、10(c)和10(d)所示，保护层1027不仅 包括环绕源/漏层的部分，还包括沿第一方向延伸的桥接部分。
通过上述处理，作为有源区的沟道层和源/漏层基本上已经被分离为 与各个存储单元相对应的分离柱状部，但第一源/漏层1005的下部仍然 保持一体延伸。如上所述，在本实施例中，利用第一源/漏层1005进行 硅化处理，来形成位线。为此，可以将第一源/漏层1005(特别是其下部) 构图为在各存储单元列下方延伸的条状。
如图11(a)、11(b)、11(c)、11(d)和11(e)(其中，图11(a)、11(b)、11(c)、 11(d)是截面图，图11(e)是俯视图，且其中AA′线示出了图11(a)的截面 图所截取的位置，BB′线示出了图11(b)的截面图所截取的位置，CC′线示 出了图11(c)的截面图所截取的位置，DD′线示出了图11(d)的截面图所截 取的位置)所示，可以在图10(a)、10(b)、10(c)和10(d)所示的结构上形 成(例如，淀积)一层大致均匀厚度的掩模材料层1029。例如，掩模材 料层1029可以包括氧化物。在该示例中，由于第二侧墙1019同样为氧 化物，因此将其与掩模材料层一起标示为1029。
选择该掩模材料层1029的厚度，使其大于D3的一半但小于D2的 一半。于是，如图11(a)所示，沿列方向相邻的子叠层各自侧壁上形成的 掩模材料层1029可以彼此会聚在一起，从而完全填满沿列方向相邻的子 叠层之间的间隔(＝D3)。另一方面，如图11(d)所示，沿行方向相邻的 子叠层各自侧壁上形成的掩模材料层1029并未会聚在一起，从而在沿行方向相邻的子叠层之间的间隔(＝D1或D2)中仍然留有空隙。
另外，如图10(a)和11(a)所示，由于第二侧墙1019的存在且它们之 间的间隔相对较小，掩模材料层1029也可以填满第二侧墙1019内侧的 空隙。于是，掩模材料层1029可以呈现在各子叠层列上方延伸的大致条 状图案。
这里需要指出的是，掩模材料层1029填满第二侧墙1019内侧的空 隙并不是必要的。由于在子叠层(或者说存储单元)的位置处，位线可 以通过硬掩模层1011本身来限定，故而掩模材料层1029只需填满同一 列中相邻子叠层(或者说存储单元)之间的间隔即可。
然后，如图12(a)、12(b)、12(c)、12(d)和12(e)(其中，图12(a)、 12(b)、12(c)、12(d)是截面图，图12(e)是俯视图，且其中AA′线示出了 图12(a)的截面图所截取的位置，BB′线示出了图12(b)的截面图所截取的 位置，CC′线示出了图12(c)的截面图所截取的位置，DD′线示出了图12(d) 的截面图所截取的位置)所示，可以对掩模材料层1029进行回蚀。在此， 控制回蚀的厚度大于掩模材料层1029的淀积厚度(但小于在衬底上堆积 的掩模材料层1029在竖直方向上的尺寸)。为了更好地控制回蚀量，可 以使用ALE。如图12(a)所示，沿列方向相邻的子叠层之间的间隔中的 掩模材料层1029堆积在衬底上形成较大厚度，从而被去除了顶部的一部 分，但仍然填充沿列方向相邻的子叠层之间的间隔。另一方面，如图12(d) 所示，沿行方向相邻的子叠层各自侧壁上形成的掩模材料层1029由于厚 度小于回蚀厚度而被去除。留下的掩模材料层构成掩模层，在此仍以 1029标注。根据本公开的其他实施例，对D1、D2和D3并无上述要求， 而是可以利用图案化的方法(例如，光刻等)来定义掩模材料层1029 的图形。
于是，掩模层1029呈现沿第二方向或者说列方向延伸的条状。这些 条状的图案分别在各存储单元列上方延伸，且可以露出相应列中硬掩模 层1011的部分侧壁。于是，在随后的构图或刻蚀过程中，硬掩模层1011 可以与掩模层1029一起起到掩模的作用，并可以限定位线的位置。
取决于第二侧墙1029内侧的间隙，掩模层1029可能沿着列方向并 非连续延伸。掩模层1029的不连续之处存在硬掩模层1011，因此不影 响掩模层1029对于位线位置的限定。
在此，如下所述，为了在后继刻蚀中位线不至于被刻断，掩模层1029 的宽度Wb可以大于桥接部分的宽度S。
之后，如图13(a)、13(b)、13(c)和13(d)(分别是沿AA′线、BB′线、 CC′和DD′线的截面图)所示，可以掩模层1029和硬掩模层1011为掩模， 对第一源/漏层1005的下部进行选择性刻蚀如RIE(例如，沿大致垂直 于衬底表面的方向进行)。这样，就在第一源/漏层1005的下部中形成沿 列方向延伸的条状部分，这些条状部分分别处于各存储单元列下方。由 于硬掩模层1011的限定作用，在各存储单元位置处，这些条状部分(以 及随后由此形成的位线)可以自对准于存储单元下方。另外，由于硬掩 模层1011中桥接部分的存在，这些条状部分之间也存在桥接部分，这些 桥接部分将在随后去除，以分离各位线。
另外，为便于对第一源/漏层1005的下部进行分离并进行硅化处理， 可以去除牺牲层1003。为此，可以打开通向牺牲层1003的通道。例如， 可以掩模层1029和硬掩模层1011为掩模，继续对牺牲层1003进行选择 性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)。RIE可以进 行到衬底1001中。于是，牺牲层1003中形成了一系列开口，随后可以 通过这些开口来去除牺牲层1003。
在此，无需利用掩模，即可形成自对准于各存储单元列的用于限定 位线位置的掩模层1029。当然，本公开不限于此，可以利用掩模例如通 过光刻来形成掩模层1029。
为在去除牺牲层1003时保持有源区阵列(以防止坍塌)，可以设置 保持层，如图14(a)、14(b)、14(c)、14(d)和14(e)(其中，图14(a)、14(b)、 14(c)、14(d)是截面图，图14(e)是俯视图，且其中AA′线示出了图14(a) 的截面图所截取的位置，BB′线示出了图14(b)的截面图所截取的位置， CC′线示出了图14(c)的截面图所截取的位置，DD′线示出了图14(d)的截 面图所截取的位置)所示。相邻的两列之间可以共享相同的保持层。于 是，可以每两相邻列为一组。可以在各组中两列之间形成保持层，从而 保持层可以保持这两列。而在两组之间，可以不形成保持层，以露出牺 牲层。
可以按照上述类似的工艺，通过淀积一层一定厚度的保持材料层。 可以选择保持材料层的厚度，使其大于D2的一半但小于D1的一半，然 后对淀积的保持材料层回蚀大于保持材料层的淀积厚度。于是，如图14(d) 和14(e)所示，在同一组的两列之间的间隔(＝D2)中，由于保持材料层 彼此会聚而堆积在衬底上并因此可以保留；而在各组之间的间隔(＝D1)， 由于保持材料层并未会聚并保持大致淀积厚度从而被去除。留下的保持 材料层形成了保持层1029′。根据本公开的其他实施例，对D1和D2并 无上述要求，而是可以利用图案化的方法(例如，光刻等)来定义保持 层1029′的图形。
在该示例中，保持材料层同样包括氧化物，因此之前的掩模层与保 持材料层被一起示出为1029′。
如图14(e)所示，保持层1029′形成沿第二方向或者说列方向延伸的 条状图案。这些条状图案遮蔽各组中两列之间的位置，而露出各组之间 的位置。另外，在各组之间的位置处，可以使得硬掩模层1011在该位置 处的侧壁至少部分地甚至全部露出。
可以看到，保持层1029′连接到各有源区，且连接到衬底1001，于 是可以在后继过程中保持有源区，以避免其坍塌。
在以上示例中，在形成保持材料层时，保留了掩模层1029，并使用 相同材料作为保持材料层。这对于形成如图14(a)所示沿列方向连续延伸 的条状图案的保持层1029′是有利的。但是，本公开不限于此。保持层与 掩模层1029可以包括不同的材料，或者甚至可以先去除掩模层1029然 后再形成保持层。
同样地，在此无需利用掩模，即可形成保持层1029′。当然，本公开 不限于此，可以利用掩模例如通过光刻来形成保持层1029′。
之后，如图15(a)、15(b)、15(c)和15(d)(分别是沿AA′线、BB′线、 CC′和DD′线的截面图)所示，可以通过各组之间的空隙，可以相对于衬 底1001和第一源/漏层1005(在此，均为Si)，通过选择性刻蚀如RIE， 去除牺牲层1003(在此，为SiGe)。由于保持层1029′的存在，可以支撑 有源区。
由于牺牲层1003的去除，充分暴露了第一源/漏层1005的下部，特 别是其底表面。可以通过各种方式来在第一源/漏层1005的下方来形成 位线。例如，可以通过牺牲层1003的去除而留下的空间，在第一源/漏 层1005的下方形成导电材料如金属的位线。或者，可以通过牺牲层1003 的去除而留下的空间，对第一源/漏层1005的下部的露出表面进行硅化处理来形成位线。
另外，在各组中的相邻存储单元列之间，桥接部分被保持层1029′ 所遮挡。在利用硅化反应来形成位线的实施例中，为了分离位线，需要 露出这些桥接部分以便将它们去除。也即，需要至少部分地去除保持层1029′。为维持对于有源区的保持作用，如图16(a)、16(b)、16(c)和16(d) (分别是沿AA′线、BB′线、CC′和DD′线的截面图)所示，在由于牺牲 层1003的去除而留下的空间中，可以填充电介质材料1031如氧化物。 为了填充的质量，可以使用原子层淀积(ALD)。
在淀积之后，可以进行回蚀。这样，电介质材料1031填充于硬掩模 层1011下方。在此，由于保持层1029′同样为氧化物，因此也可以被回 蚀，且其剩余部分与电隔离材料一起标示为1031。该电介质材料1031 一方面可以支撑上方的有源区，另一方可以在随后电隔离位线(例如与 衬底1001电隔离)。
这样，形成了类似于SOI的配置。在利用SOI衬底的情况下，可以 由SOI衬底的埋入氧化层来起到保持作用，因此可以无需设置牺牲层 1031，也无需如上所述的形成保持层、去除牺牲层并填充电介质层的处 理。
如上所述，第一源/漏层1005的下部通过掩模层1029以及硬掩模层 1011而被限定为沿第二方向或者说列方向延伸的条状图案，但是各条状 图案之间仍然存在桥接部分。这种桥接部分需要被去除，以分离各位线。 为此，如图17(a)、17(b)、17(c)和17(d)(分别是沿AA′线、BB′线、CC′ 和DD′线的截面图)所示，可以对第一源/漏层1005进行选择性刻蚀， 特别是各向同性刻蚀。可以控制刻蚀的量，使得在桥接部分处，第一源/ 漏层1005可以被去除，但是第一源/漏层1005的下部仍然保持在列的方 向上连续延伸。这样，第一源/漏层1005的下部被分离为多个沿列方向 延伸的条状。例如，这可以通过将刻蚀量或刻蚀厚度控制为大于S的一 半(可以去除桥接部分)但小于Wb的一半(保证列方向上的连续延伸)。 为便于控制刻蚀的量，可以使用ALE或数字化刻蚀。
如图18(a)、18(b)和18(c)(其中，图18(a)、18(b)是截面图，图18(c) 是俯视图，且其中AA′线示出了图18(a)的截面图所截取的位置，EE′线 示出了图18(b)的截面图所截取的位置)所示，可以在衬底上形成光刻胶 1033，并将其构图为露出一行子叠层(图中最右侧的行)。这一行子叠层 之后可以并非用来形成存储单元，而是形成到位线的接触部。当然，为 了降低接触电阻，可以选择不同位置处的多行子叠层来形成位线接触部。 在此仅以一行为例进行说明。
对于光刻胶1033露出的这行子叠层，可以通过选择性刻蚀，去除牺 牲栅1025和保护层1027，从而露出这一行中的沟道层和源/漏层，它们 随后可以在硅化反应中转变为硅化物而形成导电接触部。
然后，如图19(a)、19(b)、19(c)、19(d)和19(e)(分别是沿AA′线、 BB′线、CC′、DD′和EE′线的截面图)所示，可以经由叠层中的空隙，进 行硅化处理。例如，可以经由这些空隙淀积例如ALD金属如Ni，并在 例如200-600℃的温度下进行退火，使得淀积的金属与半导体材料发生 反应，从而形成金属硅化物1035。这些金属化硅化物1035构成位线。 之后，可以通过选择性刻蚀去除未反应的多余金属。通过这种方式形成 的位线1035自对准于第一源/漏层1005下方。如图19(a)所示，位线1035 在存储单元列下方连续延伸，而且一条位线可以通过上述被光刻胶1033 露出的子叠层中的半导体转变而来的金属硅化物(作为接触部)而被引 出。如此形成的接触部与位线是自对准的。
在此，衬底1001也可以发生硅化反应。
尽管在此以硅元素和金属元素发生的硅化反应为例描述位线的形 成，但是本公开不限于此。根据第一源/漏层中包含的半导体元素的不同， 也可生成由其他半导体元素如Ge等与金属元素如Ni、Pt、Co、Ti、Si、 Ge等中的一项或多项发生反应而得到的金属半导体化合物。
于是，形成了埋入在有源区下方的位线1035以及到各条位线的自对 准接触部。
接下来，可以形成栅堆叠。
如图20(a)、20(b)、20(c)、20(d)和20(e)(分别是沿AA′线、BB′线、 CC′、DD′和EE′线的截面图)所示，为了电隔离，可以在叠层的空隙中 填充电介质。在该示例中，该电介质可以与电隔离材料1031具有相同的 材料如氧化物，因此将它们统一示出为1037。这例如可以通过淀积氧化 物并进行平坦化处理如CMP(停止于硬掩模层1011)来进行。可以对 电介质层1037进行回蚀，使其顶面降低到例如沟道层1007的底面以下， 以露出牺牲栅1025。当然，为避免对源/漏层和位线可能造成的影响，电 介质层1037的顶面优选地在保护层1027的底面上方。
可以通过选择性刻蚀，来去除牺牲栅1025(在此，氮氧化物)。由 于牺牲栅1025的去除，在硬掩模层1011下方留下了空隙。可以在这种 空隙中形成栅堆叠。例如，可以依次淀积栅介质层1039和栅导体层1041， 并对所淀积的栅导体层1041(以及可选地栅介质层1039)进行选择性刻 蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)，来在硬掩模层下方的空隙中填充栅堆叠。例如，栅介质层1039可以包括高K栅介质如 HfO2，厚度为约1-5nm；栅导体层1041可以包括金属栅导体。另外，在 栅介质层1039和栅导体层1041之间，还可以形成功函数调节层。在形 成栅介质层1039之前，还可以形成例如氧化物的界面层。
根据另一实施例，栅堆叠可以形成存储配置，如在淀积的栅导体层 1041之前淀积浮栅层或电荷俘获层(Charge Trapping Layer)或铁电材 料(Ferro-electric material)等。
如上所述，牺牲栅1025自对准于沟道层1007，因此替换牺牲层1025 的栅堆叠1039/1041也自对准于沟道层1007。另外，栅堆叠还存在与硬 掩模层1011的桥接部分相对应的桥接部分。也即，如图20(c)所示，同 一行中各栅堆叠连续地延伸。
根据本公开的实施例，还可以利用硬掩模层1011来形成自对准的接 触插塞。为此，如图21(a)、21(b)、21(c)、21(d)、21(e)和21(f)(其中， 图21(a)、21(b)、21(c)、21(d)、21(e)是截面图，图21(f)是俯视图，且其 中AA′线示出了图21(a)的截面图所截取的位置，BB′线示出了图21(b)的 截面图所截取的位置，CC′线示出了图21(c)的截面图所截取的位置，DD′ 线示出了图21(d)的截面图所截取的位置，EE′线示出了图21(e)的截面图 所截取的位置)所示，为了电隔离，可以在叠层的空隙中填充电介质。 在该示例中，该电介质可以与电介质层1037具有相同的材料如氧化物， 因此将它们统一示出为1043。这例如可以通过淀积氧化物并进行平坦化 处理如CMP(停止于硬掩模层1011)来进行。可以对电介质层1043进 行回蚀，使其顶面降低到例如硬掩模层1011的底面以下，以露出硬掩模 层1011。当然，为避免对栅堆叠可能造成的影响，电介质层1043的顶 面优选地在沟道层1007的顶面上方。
另外，如同以上对沟道层和源/漏层的处理，可以对硬掩模层1011 进行选择性刻蚀特别是各向同性刻蚀，以去除其桥接部分，从而硬掩模 层1011被分离为各个子叠层处的部分。为控制刻蚀的量，可以使用ALE 或数字化刻蚀。由于以同样的方式进行处理，因此分离后硬掩模层1011 的各部分分别自对准于相应子叠层。
这样，大致完成了存储单元阵列的制作。该存储单元阵列包括按行 和列排列的存储单元的阵列。同一存储单元行中各存储单元的栅堆叠沿 着行方向彼此连续延伸，从而形成字线。位线自对准于存储单元列下方 沿列方向延伸。
之后，可以形成器件的各种接触部。
例如，如图22(a)和22(b)(分别是沿AA′线和BB′线的截面图)所示， 可以在叠层的空隙中填充电介质，用以电隔离。在此，填充的电介质仍 然为氧化物，因此与之前的电介质层1043一起示出为1045。例如，可 以在图21(a)、21(b)、21(c)、21(d)、21(e)和21(f)所示的结构上淀积氧化 物，并对氧化物进行平坦化处理如CMP(停止于硬掩模层1011)，来形 成电介质层1045。
另外，还可以限定字线接触部的位置。例如，如图23(a)和23(b)(其 中，图23(a)是截面图，图23(b)是俯视图，且其中FF′线示出了图23(a) 的截面图所截取的位置)所示，在电介质层1043上形成掩模层如光刻胶 1047，并通过光刻将其构图为包括若干开口，这些开口可以限定字线接 触部的位置。例如，这些开口可以位于子叠层列之间，特别是间隔相对较大的两组之间的位置。每一开口可以位于相应位线(例如，栅堆叠的 桥接部分)上方，且相邻开口彼此间隔开。当然，为了降低接触电阻， 可以选择不同位置处的子叠层列之间的位置来形成位线接触部。
如图24(沿FF′线的截面图)所示，可以光刻胶1047为掩模，对电 介质层1045进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方 向进行)，直至至少部分地露出保护层1027。这样，在电介质层1045中 形成了与字线相对应的沟槽，每个沟槽的底部可以露出保护层1027的 (至少)一部分。之后，可以去除光刻胶1047。
可以通过选择性刻蚀例如湿法腐蚀或RIE，去除硬掩模层1011。此 外，可以通过选择性刻蚀例如湿法腐蚀或RIE，去除露出的保护层1027 以及由于保护层1027的去除而露出的栅介质层，从而在与字线相对应的 沟槽中露出栅导体层。在电介质层1045中由于硬掩模层1011、保护层 1027和栅介质层的去除而留下的空间中，可以填充导电材料例如金属如W，来形成存储单元接触插塞1049c、位线接触插塞1049b、字线接触插 塞1049w，如图25(a)和25(b)(分别是沿AA′线和FF′线的截面图)所示。 接触插塞1049c和1049b是通过置换硬掩模层1011而得到的，由于硬掩 模层1011与下方的子叠层之间是自对准的，因此如图25(a)所示，存储 单元接触插塞1049c也自对准于各存储单元(特别是其有源区，例如第 二源/漏层1009)，位线接触插塞1049b自对准于位线接触部中的金属半 导体化合物部分。另外，如图25(b)所示，字线接触插塞1049w的下部 是通过置换保护层1027和栅介质层而得到的，因此也自对准于下方的栅 导体层或者说字线。
在形成1T1C配置的示例中，还可以形成存储元件如电容器。例如， 如图26(a)、26(b)和26(c)(其中，图26(a)、26(b)是截面图，图26(c)是 俯视图，其中AA′线示出了图26(a)的截面图所截取的位置，FF′线示出了 图26(b)的截面图所截取的位置)所示，在电介质层1045上形成第一厚 度的层间电介质层如氧化物，在该第一厚度的层间电介质层中可以形成 与各竖直器件相对应的存储元件。例如，可以刻蚀与各竖直器件相对应 的孔，并在孔中依次填充第一极板层1053、电容介质层1055和第二极 板层1057来形成作为存储元件的电容器。例如，第一极板层1053和第 二极板层1057可以包括金属，电容介质层1055可以包括高k介质。各 电容器可以通过接触插塞1049c而电连接到相应竖直器件的上端源/漏 区。
之后，还可以形成第二厚度的层间电介质层如氧化物。该第二厚度 的层间电介质层和上述第一厚度的层间电介质层以及电介质层1045一 起被示出为1051。在层间电介质层1051中，可以形成到各电容器的第 二极板层1061的电接触部1059c、到位线接触插塞1049b的电接触部 1059b、到字线接触插塞1049w的电接触部1059w。这些接触部可以通 过在层间电介质层中刻蚀孔洞，并在其中填充导电材料如W之类的金属 来形成。在填充金属之前，也可以在孔洞的侧壁上形成扩散阻挡层如TiN。
根据本公开实施例的半导体存储设备可以应用于各种电子设备。例 如，电子设备可以包括这种存储设备和处理器，处理器可以从/向半导体 存储设备中读取/写入数据。电子设备还可以包括与处理器配合的显示器 以及无线收发器等部件。这种电子设备例如智能电话、计算机、平板电 脑(PC)、人工智能、可穿戴设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利 要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (40)

1.一种半导体存储设备，包括：
衬底；
设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区；以及
在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接，
其中，各存储单元还包括绕沟道区外周形成的栅堆叠，相应存储单元行中各存储单元的栅堆叠中的栅导体层沿着行的方向彼此连续地延伸从而构成相应的字线。
2.根据权利要求1所述的半导体存储设备，其中，各条位线与相应存储单元列中的各存储单元下端的源/漏区对准。
3.根据权利要求1所述的半导体存储设备，其中，各条位线沿着相应存储单元列的方向延伸，包括与存储单元相交迭的第一部分以及在各第一部分之间延伸的第二部分，其中，位线的第一部分的至少部分外周的形状与相应存储单元的部分外周的外形基本相同。
4.根据权利要求1至3之一所述的半导体存储设备，其中，位线包括在下端的源/漏区的表面上形成的金属半导体化合物。
5.根据权利要求4所述的半导体存储设备，其中，所述金属半导体化合物中的金属元素包括Ni、Pt、Co、Ti、Si、Ge或它们的组合。
6.根据权利要求4所述的半导体存储设备，还包括：分别到各条位线的位线接触部，位线接触部在底部包括金属半导体化合物。
7.根据权利要求6所述的半导体存储设备，其中，位线接触部中的金属半导体化合物的顶面与存储单元上端的源/漏区的顶面实质上共面。
8.根据权利要求6所述的半导体存储设备，其中，在存储单元列的方向上，位线接触部中的金属半导体化合物与相应位线实质上中心对准。
9.根据权利要求8所述的半导体存储设备，其中，位线接触部还包括位于金属半导体化合物上的导电插塞，其中，导电插塞与相应金属半导体化合物在竖直方向上实质上中心对准。
10.根据权利要求4所述的半导体存储设备，其中，位线接触部中的金属半导体化合物的外形与柱状有源区的外形基本相同。
11.根据权利要求1所述的半导体存储设备，其中，各存储单元的栅堆叠实质上共面。
12.根据权利要求1所述的半导体存储设备，其中，字线与各存储单元的栅堆叠实质上共面。
13.根据权利要求1所述的半导体存储设备，其中，在各存储单元中，至少一个源/漏区与沟道区之间具有晶体界面和/或掺杂浓度界面。
14.根据权利要求1所述的半导体存储设备，其中，源/漏区与沟道区包括不同的半导体材料层。
15.根据权利要求1所述的半导体存储设备，还包括：
在各柱状有源区上方形成的分别与相应有源区上端的源/漏区电连接的存储元件。
16.根据权利要求15所述的半导体存储设备，其中，所述存储元件包括电容器。
17.根据权利要求15所述的半导体存储设备，还包括：设置在存储元件与相应有源区上端的源/漏区之间用以将它们电连接的导电插塞，其中，导电插塞与相应有源区上端的源/漏区实质上中心对准。
18.根据权利要求1所述的半导体存储设备，其中，存储单元的栅堆叠包括浮栅构造或电荷俘获层或铁电材料。
19.根据权利要求1所述的半导体存储设备，其中，沟道区包括单晶半导体材料。
20.根据权利要求1所述的半导体存储设备，其中，以每两列相邻的存储单元列为一组，各组中的相邻存储单元列之间的间隔小于相邻两组中的彼此相对的存储单元列之间的间隔。
21.根据权利要求20所述的半导体存储设备，还包括：分别到各条字线的字线接触部，其中，字线接触部设于相邻两组之间的位置。
22.根据权利要求21所述的半导体存储设备，其中，字线接触部至少其与字线形成电连接的部分与字线自对准。
23.根据权利要求20所述的半导体存储设备，其中，相邻存储单元行中彼此相对的存储单元之间的间隔小于各组中的相邻存储单元列之间的间隔。
24.一种制造半导体存储设备的方法，包括：
在衬底上设置第一源/漏层、沟道层、第二源/漏层和硬掩模层的叠层；
将所述叠层构图为按行和列排列的子叠层的阵列，且在每一行中，相邻子叠层之间存在桥接部分；
在各子叠层列中的第一源/漏层的下部处形成沿列的方向延伸的多条位线；以及
在硬掩模层下方，绕沟道层的外周形成栅堆叠，其中，在每一行中，栅堆叠具有与硬掩模层的桥接部分相对应的桥接部分，所述桥接部分构成相应的字线。
25.根据权利要求24所述的方法，
其中，所述构图对第一源/漏层的上部进行，而没有进行到其下部，从而第一源/漏层的下部在列的方向上仍然保持连续延伸，
其中，形成位线包括：使第一源/漏层的表面部分与金属元素发生反应以生成导电的金属半导体化合物。
26.根据权利要求25所述的方法，其中，形成位线包括：
对沟道层进行选择性刻蚀，以去除沟道层的桥接部分，从而沟道层的竖直侧壁相对于所述硬掩模层的竖直侧壁凹入，并在所述凹入以及由于桥接部分的去除而留下的空间中形成牺牲栅；
对第一源/漏层的上部和第二源/漏层进行选择性刻蚀，以去除它们各自的桥接部分，从而它们各自的竖直侧壁相对于所述硬掩模层的竖直侧壁凹入，并在所述凹入以及由于桥接部分的去除而留下的空间中形成源/漏保护层；
对第一源/漏层的下部进行选择性刻蚀，使得第一源/漏层分离为在各列下方沿列的方向延伸的部分；以及
使第一源/漏层露出的表面与金属元素发生反应，以形成位线。
27.根据权利要求26所述的方法，
其中，所述叠层还包括设置在第一源/漏层下方的牺牲层，
其中，形成位线还包括在形成源/漏保护层之后且在分离第一源/漏层的下部之前：
在各列之间的位置处，打开通向衬底的加工通道，该通道露出牺牲层；
以每两列相邻的子叠层列为一个组，在每一组的两列子叠层列之间在加工通道中在衬底上形成第一保持层用以保持相应组中的两列子叠层列，而在各组之间保留加工通道以露出牺牲层；
通过加工通道对牺牲层进行选择性刻蚀，以去除牺牲层；
在由于牺牲层的去除而留下的空间中填充第二保持层。
28.根据权利要求27所述的方法，其中，打开加工通道包括：
在形成有子叠层阵列的衬底上形成掩模层，掩模层遮蔽各子叠层列中沿列的方向相邻的子叠层之间的位置，并露出各子叠层列之间的位置，且露出相邻子叠层列中的硬掩模层彼此相对的部分侧壁；以及
以掩模层和硬掩模层为掩模，对第一源/漏层和牺牲层进行选择性刻蚀，以切断第一源/漏层和牺牲层。
29.根据权利要求28所述的方法，其中，掩模层包括分别在各子叠层列中沿列的方向相邻的子叠层之间延伸的条状图案。
30.根据权利要求29所述的方法，其中，各条状图案沿行方向的尺寸大于桥接部分沿列方向的尺寸。
31.根据权利要求29所述的方法，其中，
相邻子叠层沿列方向的间隔小于相邻子叠层沿行方向的间隔，
形成掩模层包括：
淀积膜厚大于相邻子叠层沿列方向的间隔一半但小于相邻子叠层沿行方向的间隔的一半的掩模材料层；以及
对淀积的掩模材料层回蚀不少于淀积厚度的厚度。
32.根据权利要求31所述的方法，其中，
各组中的相邻子叠层列之间的间隔小于相邻两组中的彼此相对的子叠层列之间的间隔，
形成第一保持层包括：
淀积膜厚大于各组中的相邻子叠层列之间的间隔一半但小于相邻两组中的彼此相对的子叠层列之间的间隔一半的保持材料层；以及
对淀积的保持材料层回蚀不少于淀积厚度的厚度。
33.根据权利要求32所述的方法，其中，保持材料层和掩模材料层包括相同的材料。
34.根据权利要求26所述的方法，其中，形成栅堆叠包括：
去除牺牲栅；
在硬掩模层下方由于牺牲栅的去除而留下的空间中，形成栅堆叠。
35.根据权利要求26所述的方法，其中，该方法还包括在进行反应之前：
将至少一行子叠层中形成的牺牲栅和源/漏保护层去除，以露出相应的沟道层和源/漏层，从而露出的沟道层和源/漏层随后也与金属元素发生反应。
36.根据权利要求24所述的方法，还包括：
对硬掩模层进行选择性刻蚀，以去除其桥接部分；
将硬掩模层替换为导电插塞。
37.根据权利要求24所述的方法，其中，所述构图通过侧墙图形转移方法来进行。
38.一种电子设备，包括如权利要求1至23中任一项所述的半导体存储设备。
39.根据权利要求38所述的电子设备，还包括：
处理器，从/向所述半导体存储设备中读取/写入数据；以及
与所述处理器配合的显示器以及无线收发器。
40.根据权利要求38所述的电子设备，其中，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047844A (zh) * 2019-04-11 2019-07-23 中国科学院微电子研究所 三维垂直单晶体管铁电存储器及其制备方法
CN110137134A (zh) * 2019-05-05 2019-08-16 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN111785719A (zh) * 2020-06-02 2020-10-16 中国科学院微电子研究所 半导体存储器、其制作方法及电子设备
WO2021218059A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2021218882A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
WO2021218607A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644064A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2023087363A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
WO2023087364A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
WO2023212987A1 (zh) * 2022-05-06 2023-11-09 长鑫存储技术有限公司 一种半导体器件的制备方法、半导体器件及堆叠器件
WO2023221354A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 存储器、动态随机存取存储器和电子设备
WO2023221468A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
WO2024036747A1 (zh) * 2022-08-15 2024-02-22 长鑫存储技术有限公司 半导体结构及其形成方法
US11950405B2 (en) 2019-10-08 2024-04-02 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108110059B (zh) * 2017-12-27 2023-03-14 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US11362091B2 (en) * 2019-06-26 2022-06-14 Tokyo Electron Limited Multiple nano layer transistor layers with different transistor architectures for improved circuit layout and performance
CN113644066B (zh) * 2020-04-27 2023-09-29 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644062A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11569244B2 (en) * 2020-05-29 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Vertical heterostructure semiconductor memory cell and methods for making the same
DE102021108598A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostruktur-oxidhalbleitertransistor mit vertikalem gate-all-around (vgaa) und verfahren zu dessen herstellung
JP2022052505A (ja) * 2020-09-23 2022-04-04 キオクシア株式会社 メモリデバイス
US11996440B2 (en) * 2021-03-17 2024-05-28 Changxin Memory Technologies, Inc. Capacitor array, method for manufacturing the same and memory
CN115666130A (zh) * 2021-07-09 2023-01-31 长鑫存储技术有限公司 半导体结构及其制造方法
CN116234307B (zh) * 2022-07-07 2024-02-23 北京超弦存储器研究院 存储单元、存储器及其制造方法、电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321228A (ja) * 1994-05-26 1995-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20060097304A1 (en) * 2004-11-08 2006-05-11 Jae-Man Yoon Semiconductor memory devices including a vertical channel transistor and methods of manufacturing the same
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
CN101017825A (zh) * 2006-02-09 2007-08-15 三星电子株式会社 具有垂直沟道的半导体器件及其制造方法
CN101090117A (zh) * 2006-06-12 2007-12-19 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
CN101226960A (zh) * 2007-01-18 2008-07-23 三星电子株式会社 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5522915B2 (ja) * 2008-09-30 2014-06-18 ローム株式会社 半導体記憶装置およびその製造方法
TWI552345B (zh) * 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
CN102522407B (zh) 2011-12-23 2014-04-09 清华大学 具有垂直晶体管的存储器阵列结构及其形成方法
JP2015170643A (ja) * 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
US9559113B2 (en) * 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
CN106340521B (zh) * 2016-09-30 2018-06-12 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
KR101872122B1 (ko) 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
CN109461738B (zh) * 2017-09-06 2021-03-26 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109461756B (zh) * 2017-09-06 2021-05-14 中国科学院微电子研究所 Mram及其制造方法及包括mram的电子设备
US10593692B2 (en) * 2018-04-30 2020-03-17 Sandisk Technologies Llc Three-dimensional nor-type memory device and method of making the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321228A (ja) * 1994-05-26 1995-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20060097304A1 (en) * 2004-11-08 2006-05-11 Jae-Man Yoon Semiconductor memory devices including a vertical channel transistor and methods of manufacturing the same
CN101017825A (zh) * 2006-02-09 2007-08-15 三星电子株式会社 具有垂直沟道的半导体器件及其制造方法
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
CN101090117A (zh) * 2006-06-12 2007-12-19 中芯国际集成电路制造(上海)有限公司 半导体存储器件及其制造方法
CN101226960A (zh) * 2007-01-18 2008-07-23 三星电子株式会社 具有垂直沟道的存取器件和相关半导体器件以及制备存取器件的方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110047844A (zh) * 2019-04-11 2019-07-23 中国科学院微电子研究所 三维垂直单晶体管铁电存储器及其制备方法
CN110137134A (zh) * 2019-05-05 2019-08-16 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
CN110137134B (zh) * 2019-05-05 2021-02-09 中国科学院微电子研究所 互连结构、电路及包括该互连结构或电路的电子设备
US11950405B2 (en) 2019-10-08 2024-04-02 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
WO2021218059A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644061B (zh) * 2020-04-27 2023-08-22 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2021218607A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644061A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644063A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644064A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644065A (zh) * 2020-04-27 2021-11-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN113644065B (zh) * 2020-04-27 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
US11895852B2 (en) 2020-04-27 2024-02-06 Changxin Memory Technologies, Inc. Method for forming semiconductor structure by using sacrificial layer configured to be replaced subsequently to form bit line, semiconductor structure, and memory
CN113644063B (zh) * 2020-04-27 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
WO2021218882A1 (zh) * 2020-04-27 2021-11-04 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
CN113644064B (zh) * 2020-04-27 2023-09-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器及其形成方法
CN111785719A (zh) * 2020-06-02 2020-10-16 中国科学院微电子研究所 半导体存储器、其制作方法及电子设备
CN111785719B (zh) * 2020-06-02 2023-05-12 中国科学院微电子研究所 半导体存储器、其制作方法及电子设备
WO2023087363A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
WO2023087364A1 (zh) * 2021-11-19 2023-05-25 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
WO2023212987A1 (zh) * 2022-05-06 2023-11-09 长鑫存储技术有限公司 一种半导体器件的制备方法、半导体器件及堆叠器件
WO2023221468A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 半导体器件及其制造方法、电子设备
WO2023221354A1 (zh) * 2022-05-17 2023-11-23 北京超弦存储器研究院 存储器、动态随机存取存储器和电子设备
WO2024036747A1 (zh) * 2022-08-15 2024-02-22 长鑫存储技术有限公司 半导体结构及其形成方法

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