KR20230153508A - 반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치 - Google Patents

반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치 Download PDF

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KR20230153508A
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Abstract

반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치가 개시된다. 본 발명의 일 실시예에 따르면, 상기 반도체 메모리 장치는, 기판; 상기 기판 상에 제공되는 메모리 셀들의 어레이 - 상기 메모리 셀들은 행들 및 열들로 배열되고, 각각의 메모리 셀들은 수직으로 연장되는 필러-형상의 활성 영역을 포함하고, 상기 필러-형상의 활성 영역은 상부와 하부 단부들 각각에 있는 소스/드레인 영역들 및 상기 소스/드레인 영역들 사이에 있는 채널 영역을 포함함 -; 및 상기 기판 상에 형성되는 다수의 비트라인들 - 각각의 비트라인들은 메모리 셀들의 상기 열들 중 대응하는 열 아래에 위치되고, 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들에 전기적으로 연결됨 -; 각각의 메모리 셀들은 대응하는 채널 영역의 주변부 주위에 형성된 게이트 스택을 추가 포함하고, 각각의 메모리 셀들의 행들 중 하나의 행은 상기 행 방향으로 연속적으로 연장되는 상기 행 내의 각각의 메모리 셀들의 상기 게이트 스택들 내에 포함되는 게이트 도전체 층들을 포함하여, 워드라인들 중 대응하는 워드라인을 형성한다.

Description

반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치{SEMICONDUCTOR STORAGE DEVICE AND MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE COMPRISING STORAGE DEVICE}
본 발명은 반도체 분야에 관한 것으로, 보다 상세하게는 수직형 장치 기반의 반도체 메모리 장치, 이의 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치(a semiconductor memory device based on a vertical device, a method of manufacturing the same, and an electronic device including the semiconductor memory device)에 관한 것이다.
<관련 출원의 상호 참조>
본 출원은 2018년 8월 28일에 출원되고, "반도체 메모리 장치, 이의 제조 방법 및 반도체 메모리 장치를 포함하는 전자 장치"라는 제목의 중국 특허출원 번호 201810992854.0에 우선권을 주장하며, 이는 그 전체가 여기에서 참조로 포함된다.
금속-산화물-반도체 전계-효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET)와 같은 평면형 장치(planar device)에서, 소스, 게이트, 및 드레인은 기판 표면에 실질적으로 평행한 방향으로 배열된다. 이러한 정렬로 인해, 상기 평면형 장치는 더 축소되기 어렵다. 이와 대조적으로, 수직형 장치(vertical device)에서, 소스, 게이트, 및 드레인은 기판 표면에 실질적으로 수직인 방향으로 배열된다. 결과적으로 상기 수직형 장치는 상기 평면형 장치에 비해 축소하기가 더 쉽다. 나노 와이어(nano wire) 또는 나노 시트(nano sheet) 수직 게이트-올-어라운드 전계-효과 트랜지스터(Vertical Gate-all-around Field Effect Transistor: V-GAAFET)는 고성능 및 고밀도를 가지는 미래의 집적 장치들의 후보 중 하나이다.
그러나, 상기 수직형 소자의 경우, 특히 단결정 채널 재료(single-crystalline channel material)를 가지는 장치의 경우 그 게이트 길이를 제어하기가 어렵다. 게다가, 수직형 트랜지스터 아래에 매립된 비트라인(buried bit line)을 구축하는 것이 어렵고, 고밀도로 비트라인들을 형성하는 것 또한 어렵다. 또한 메모리들의 어레이에서, 워드라인들(word lines)과 비트라인들은 여전히 큰 풋 프린츠(footprints)를 가지고 있다.
상기와 같은 관점에서 본 발명은, 특성이 개선된 반도체 메모리 장치, 그 제조 방법 및 상기 반도체 메모리 장치를 포함하는 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 반도체 메모리 장치가 제공되고, 상기 반도체 메모리 장치는: 기판(substrate); 상기 기판 상에 제공되는 메모리 셀들(memory cells)의 어레이 - 상기 메모리 셀들은 행들(rows) 및 열들(columns)로 배열되고, 각각의 메모리 셀들은 수직으로 연장되는 필러-형상의 활성 영역(pillar-shaped active region)을 포함하고, 상기 필러-형상의 활성 영역은 상부와 하부 단부들 각각에 있는 소스/드레인 영역들(source/drain regions) 및 상기 소스/드레인 영역들 사이에 있는 채널 영역(channel region)을 포함함 -; 및 상기 기판 상에 형성되는 다수의 비트라인들(bit lines) - 각각의 비트라인들은 메모리 셀들의 상기 열들 중 대응하는 열 아래에 위치되고, 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들에 전기적으로 연결됨 -; 각각의 메모리 셀들은 대응하는 채널 영역의 주변부 주위에 형성된 게이트 스택(gate stack)을 추가 포함하고, 각각의 메모리 셀들의 행들 중 하나의 행은 상기 행 방향으로 연속적으로 연장되는 상기 행 내의 각각의 메모리 셀들의 상기 게이트 스택들 내에 포함되는 게이트 도전체 층들(gate conductor layers)을 포함하여, 워드라인들(word lines) 중 대응하는 워드라인을 형성한다.
본 발명의 다른 측면에 따르면, 반도체 메모리 장치의 제조 방법이 제공되고, 상기 제조 방법은: 기판(substrate) 상에 제1소스/드레인 층(first source/drain layer), 채널 층(channel layer), 제2소스/드레인 층(second source/drain layer) 및 하드 마스크 층(hard mask layer)의 스택(stacks)을 제공하는 단계; 상기 스택을 행들과 열들로 배열되는 서브-스택들(sub-stacks)의 어레이로 패터닝하는 단계 - 각각의 행들 내에서, 상기 서브-스택들 중 인접한 서브-스택들은 그 사이에 브릿지 부분들(bridge portions)을 가짐 -; 각각의 서브-스택들의 열들 내의 상기 제1소스/드레인 층의 하부 부분들에서, 각각의 열의 방향으로 연장되는 다수의 비트라인들(bit lines)을 형성하는 단계; 및 상기 하드 마스크 층 아래에 게이트 스택들(gate stacks)을 형성하여 상기 채널 층의 주변부 주위를 둘러싸는 단계 - 각각의 행들 내에서, 게이트 스택들은 상기 하드 마스크 층의 브릿지 부분들에 대응하는 브릿지 부분들을 가지며, 각각의 워드라인들(word lines)을 형성함 -;를 포함한다.
본 발명의 또 다른 측면에 따르면, 전술한 반도체 메모리 장치를 포함하는 전자 장치가 제공된다.
본 발명의 실시 예들에 따른 반도체 메모리 장치는 V-GAAFET와 같은 수직형 장치들(vertical devices)에 기초한다. 상기 활성 영역, 특히 그 안의 채널 영역은 단결정 반도체 재료(single-crystalline semiconductor material)를 포함할 수 있으며, 따라서 캐리어의 이동성이 높고 누설 전류가 낮아 장치 성능이 개선된다. 상기 워드라인들은 연속적으로 연장되는 상기 게이트 스택들 자체에 의해 형성되어 상기 영역을 절약할 수 있다. 또한, 상기 매립된 비트라인들은 상기 활성 영역들 아래에 형성될 수 있다. 상기 매립된 비트라인들의 구성은 상기 수직형 장치의 통합을 용이하게 하여 상기 영역을 절약한다.
본 발명의 실시예들에 따르면, 상기 매립된 비트라인들 및 상기 워드라인들 중 적어도 하나는 자기-정렬 방식(self-aligned manner)으로 형성될 수 있다. 이는 상기 제조를 용이하게 하고, 상기 영역을 절약하는데 도움이 된다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면들을 참조하여 그 실시예에 대한 다음의 설명으로부터 더욱 명백해질 것이다.
도 1-26(c)는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 플로우를 나타내는 개략도이다.
상기 첨부된 도면들 전체에서 동일하거나 유사한 도면 부호들은 동일하거나 유사한 요소를 나타낸다.
이하, 상기 첨부된 도면들에 도시된 실시예들을 참조하여 설명한다. 그러나, 이러한 설명들은 예시적이며 본 발명을 제한하려는 의도가 아님을 이해해야 한다. 또한, 이하에서는 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해 공지의 구조들 및 기술들에 대해서는 설명하지 않는다.
도면들에는 본 실시예들에 따른 다양한 구조가 개략적으로 도시되어 있다. 그러나 스케일에 맞게 그려지지 않으며 일부 기능은 확대될 수 있으며 일부 기능은 명확성을 위해 생략될 수 있다. 또한, 도면들에 표시된 영역들 및 층들의 형상과 상대적 크기 및 위치도 예시적이며, 실제 제조 공차 및 기술 제한으로 인해 편차가 발생할 수 있다. 당업자는 또한 원하면 다른 상이한 형상, 크기 및 상대적 위치의 영역들/층들을 고안할 수 있다.
본 발명의 맥락에서, 층/요소가 추가로 층/요소 "상에(on)" 있는 것으로 언급될 때, 상기 층/요소는 추가 층/요소 상에 직접 제공될 수 있거나, 그렇지 않으면 그 사이에 개재된 층/요소가 있을 수 있다. 또한, 층/요소가 배향에서 추가로 층/요소 "상에" 있는 경우, 상기 층/요소는 상기 배향이 회전될 때 추가로 층/요소 "아래에(under)" 있을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 수직형 장치들(vertical devices)에 기초한다. 상기 수직형 장치는 수직으로 연장되는 필러-형상의(pillar-shaped) (예를 들어, 원통형 또는 육면체, 즉 원형 또는 정사각형 또는 직사각형 단면도와 같은 사각형의) 활성 영역을 포함할 수 있다. 상기 활성 영역이 작은 직경 또는 측면 길이를 가질 때, 이러한 수직 소자는 나노 V-GAAFET를 구성할 수 있다. 상기 활성 영역은 각각 상부 및 하부 단부들에서 소스/드레인 영역들과 상기 소스/드레인 영역들 사이의 채널 영역을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 활성 영역은 에피택셜 성장에 의해 제공될 수 있다. 상기 소스/드레인 영역들 및 상기 채널 영역은 유리하게는 상이한 반도체 층들에 의해 제공될 수 있다. 예를 들어, 상기 하부 소스/드레인 영역, 상기 채널 영역 및 상기 상부 소스/드레인 영역이 각각 형성되도록 제1소스/드레인 층(first source/drain layer), 채널 층(channel layer) 및 제2소스/드레인 층(second source/drain layer)을 각각 성장시킬 수 있다. 각각의 층들은 서로 인접할 수 있지만, 그 사이에 다른 반도체 층들, 예를 들어 누설 억제 층(leakage suppression layer) 또는 온 커런트 향상 층(On current enhancement layer)(즉, 인접 층들보다 밴드 갭이 크거나 작은 반도체 층)이 있을 수 있다. 상기 인접한 층들 중 적어도 한 쌍 사이에 명확한 결정 계면이 있을 수 있는데, 이는 이들이 개별적으로 에피택셜 성장하기 때문이다. 또한, 상기 인접한 층들 중 적어도 한 쌍 사이에 도핑 농도 계면(doping concentration interface)이 존재할 수 있도록 각각의 층들을 각각 도핑할 수 있다.
본 발명의 일 실시예에 따르면, 상기 채널 층 또는 상기 채널 영역은 상기 소자 성능 향상을 위해 단결정 반도체 재료(single-crystalline semiconductor material)를 포함할 수 있다. 물론, 상기 소스/드레인 층들 또는 상기 소스/드레인 영역들은 또한 단결정 반도체 재료를 포함할 수 있다. 따라서, 상기 전체 활성 영역은 단결정 반도체 재료(들)로 제조될 수 있다. 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료 및 상기 소스/드레인 층들 또는 상기 소스/드레인 영역들의 상기 단결정 반도체 재료는 공결정(cocrystal)일 수 있다. 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료에서 전자들 또는 정공들의 이동성(mobility)은 상기 제1 및 제2소스/드레인 층들 또는 상기 제1 및 제2소스/드레인 영역들의 이동성보다 클 수 있다. 또한, 상기 제1 및 제2소스/드레인 층들 또는 상기 제1 및 제2소스/드레인 영역들의 금지된 밴드 갭(forbidden band gap)은 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료의 밴드 갭보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료는 제1 및 제2소스/드레인 층들 또는 상기 제1 및 제2소스/드레인 영역들과 동일한 결정 구조를 가질 수 있다. 이러한 경우, 스트레인되지 않은(without being strained) 상기 제1 및 제2소스/드레인 층들 또는 상기 제1 및 제2소스/드레인 영역들의 격자 상수(lattice constant)는 스트레인되지 않은 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료의 격자 상수보다 클 수 있다. 따라서, 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료에서 캐리어들의 이동성(mobility)은 스트레인되지 않으면 그 재료에서 캐리어들의 이동도보다 클 수 있으며, 또는 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료에서 보다 가벼운 캐리어들의 유효 질량(effective mass)은 스트레인되지 않으면 그 재료에서 보다 가벼운 캐리어들의 유효 질량보다 적을 수 있으며, 또는 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료에서 상기 광 캐리어들의 농도(concentration)는 스트레인되지 않으면 그 재료에서 상기 가벼운 캐리어들의 농도보다 클 수 있다. 대체 가능하다면, 스트레인되지 않은 상기 제1 및 제2소스/드레인 층들 또는 상기 제1 및 제2소스/드레인 영역들의 상기 격자 상수는 변형되지 않은 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료의 격자 상수보다 작을 수 있다. 따라서, 예를 들어, 상기 채널 층의 상기 단결정 반도체 재료의 <110> 방향이 상기 소스와 드레인 사이의 전류 밀도 벡터(current density vector)에 평행할 때, 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료에서 전자들의 이동성은 스트레인되지 않은 경우보다 클 수 있으며, 또는 상기 채널 층 또는 상기 채널 영역의 상기 단결정 반도체 재료에서 전자들의 유효 질량은 스트레인되지 않은 경우 전자들의 유효 질량보다 적을 수 있다.
상기 수직형 장치는 상기 활성 영역, 특히 상기 채널 영역의 주변부 주위에 형성되는 게이트 스택(gate stack)을 추가 포함할 수 있다. 상기 게이트 스택은 자기-정렬 방식으로 형성된다. 상기 게이트 길이는 종래 기술과 같이 시간 소모적인 식각(time-consuming etching)에 의해 결정되기 보다는 상기 채널 영역 자체의 두께에 의해 결정될 수 있다. 전술한 바와 같이, 상기 채널 영역이 형성된 상기 채널 층은 에피택셜 성장에 의해 형성될 수 있으므로 그 두께를 잘 조절할 수 있다. 따라서 게이트 길이를 잘 제어할 수 있다. 상기 게이트 스택은 상기 채널 층(채널 영역)과 실질적으로 동일 평면(coplanar)에 있을 수 있다. 이러한 방식으로, 상기 소스/드레인 영역들과 상기 게이트 스택의 겹침이 감소되거나 심지어 방지될 수 있으며, 이는 상기 게이트와 상기 소스/드레인 사이의 기생 커패시턴스(parasitic capacitance)를 줄이는데 도움이 된다. 본 발명의 일 실시예에 따르면, 상기 채널 층은 상기 제1 및 제2소스/드레인 층들과 상이한 반도체 재료를 포함하고, 상기 제1 및 제2소스/드레인 층들은 동일한 반도체 재료를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 수직 소자는 종래의 전계 효과 트랜지스터(FET)일 수 있다. 상기 종래의 FET의 경우, 상기 소스 및 드레인 영역들은 동일한 도전성 유형의 도핑(가령, n-형 도핑 또는 p-형 도핑)을 가질 수 있다. 상기 채널 영역의 양단에서 상기 소스 영역과 드레인 영역들 사이의 상기 채널 영역에 의해 도전 채널이 형성될 수 있다. 대체 가능하다면, 그러한 반도체 장치는 터널링 FET(tunneling FET)일 수 있다. 상기 터널링 FET의 경우, 상기 채널 영역의 상기 양단에 있는 상기 소스 및 드레인 영역들은 상이한 도전성 유형의 도핑(가령, 각각 n-형 도핑 및 p-형 도핑)을 가질 수 있다. 이러한 경우, 전자들과 같은 하전 입자들은 상기 채널 영역을 통해 상기 소스 영역에서 상기 드레인 영역으로 터널링할 수 있어, 상기 소스 및 드레인 영역들 사이에 도전 경로를 형성할 수 있다.
상기 종래의 FET와 상기 터널링 FET는 상이한 도전성 메커니즘들을 가지고 있지만, 둘 다 상기 게이트가 상기 소스와 드레인 영역들 사이에 도전이 있는지 여부를 제어하는 전기적 특성을 나타낸다. 따라서 상기 터널링 FET에는 공통 "채널"이 없지만, 상기 종래의 FET와 상기 터널링 FET 모두 “소스/드레인 층(소스/드레인 영역)” 및 “채널 층(채널 영역)”이라는 용어를 통칭하여 설명하고 있다.
이러한 수직형 장치는 메모리 셀에서 스위치 소자(switch device)로 동작할 수 있으며, 상기 메모리 셀은 상기 스위치 소자에 연결되는 스토리지 요소(storage element)(예를 들어, 커패시터)를 추가 포함할 수 있다(결과로, 가령, 1T1C 구성). 대체 가능하다면, 상기 메모리 셀은 전적으로 수직형 장치에 기초할 수 있다. 예를 들어, 상기 게이트 스택은 플로팅 게이트 구성 또는 전하 트래핑 층 또는 강유전성 재료 등과 같은 메모리 구성을 포함할 수 있다. 당업자는 다른 메모리 셀 구성을 생각할 수 있다. 이러한 메모리 셀들은 행들과 열들에서 어레이로 배열될 수 있다. 상기 수직형 장치들에 기반한 메모리 셀들은 3차원(3D) 집적에 비교적 용이하다. 특히, 메모리 셀들의 평면 어레이들은 메모리 셀들의 3D 어레이를 형성하기 위해 다층으로 적층될 수 있다. 이러한 메모리 셀들은 DRAM(Dynamic Random Access Memory)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 워드라인들은 각각의 메모리 셀 행 내의 각각의 메모리 셀들의 게이트 스택들 사이의 브릿지 부분들에 의해 형성될 수 있다(상기 브릿지 부분들은 동일한 메모리 셀 행 내의 상기 게이트 스택들을 서로 전기적으로 연결한다). 이러한 브릿지 부분들은 상기 게이트 스택들(특히, 그 내부의 게이트 도전체 층들)의 연장에 의해 형성될 수 있다. 예를 들어, 각각의 메모리 셀 행 내의 각각의 메모리 셀의 게이트 스택(특히 그 내부의 게이트 도전체 층)은 행 방향으로 연속적으로 연장되어 대응하는 워드라인을 형성할 수 있다. 따라서, 상기 워드라인들은 상기 게이트 스택들(특히, 그 내부의 상기 게이트 도전체 층들)과 실질적으로 동일 평면에 있을 수 있다.
본 발명의 일 실시예에 따르면 비트라인들은 상기 활성 영역들 아래에, 보다 구체적으로 상기 하부 소스/드레인 영역들 아래에 매립될 수 있다. 예를 들어, 각각의 비트라인들은 메모리 셀 열들 중 대응하는 열의 방향을 따라 연장되어 상기 대응하는 열 내의 각각의 메모리 셀들의 상기 하부 소스/드레인 영역들과 정렬될 수 있다. 이러한 구성들은 상기 메모리 셀들의 상기 하부 소스/드레인 영역들에 대한 상기 비트라인의 전기적 연결을 용이하게 한다. 예를 들어, 상기 메모리 셀들은 각각의 활성 영역들이 상기 대응하는 비트라인 상에 직접 적층될 수 있으며, 따라서 상기 하부 소스/드레인 영역들은 상기 비트라인과 직접 접촉하여 상기 비트라인과 전기적으로 연결된다. 이러한 상기 매립된 비트라인들의 구성은 상기 메모리 셀들의 집적(integration)을 용이하게 한다.
본 발명의 일 실시예에 따르면, 상기 비트라인들은 자기-정렬 기술에 적어도 부분적으로 기초하여 형성될 수 있다. 예를 들어, 대응하는 메모리 셀과 중첩되는 비트라인의 부분(이하 "제1부분"이라고 함)은 상기 대응하는 메모리 셀의 주변부, 특히 그 활성 영역의 부분과 실질적으로 동일한 주변부의 적어도 일부를 가질 수 있다. 상기 주변부의 이러한 부분은 상기 대응하는 메모리 셀의 상기 주변부의 형상을 마스크로 사용하여 형성되므로 "자기-정렬"된다(그리고 후술하겠지만, 약간 수축되도록 추가 식각될 수 있다). 즉, 상기 제1부분은 상기 대응하는 메모리 셀 바로 아래에 위치되고, 상기 대응하는 메모리 셀과 실질적으로 중앙 정렬된다. 상기 자기-정렬된 비트라인은 상기 비트라인과 상기 하부 소스/드레인 영역들 사이의 전기적 콘택을 용이하게 하고, 상기 비트라인이 상기 메모리 셀들 아래에 정렬되기 때문에 여분의 영역을 차지하지 않는다.
상기 비트라인은 또한 각각의 제1부분들 사이에서 연장되는 제2부분들을 포함할 수 있다. 패터닝의 편의를 위해, 상기 제2부분은 (직선) 스트립 형상(strip shape)일 수 있다. 상기 제1부분의 상기 주변부의 일부는 전술한 바와 같이 상기 대응하는 메모리 셀의 상기 주변부의 일부의 형상과 실질적으로 동일한 형상이다. 따라서, 본 발명의 일 실시예에 따른 상기 비트라인은 상기 종래 기술에서 실질적으로 균일한 두께를 가지는 비트라인과 달리 가변적인 두께(variable thickness)를 가질 수 있다. 예를 들어, 상기 비트라인의 상기 제1부분은 상기 비트라인의 상기 제2부분보다 두꺼울 수 있다(여기서, 상기 "두께"는 길이 방향에 수직인 치수를 의미할 수 있으며, 선 폭이라고도 할 수 있다).
보다 구체적으로, 상기 비트라인의 상기 제2부분은 실질적으로 열 방향을 따라 연장되고 서로 대향하는 제1측벽 및 제2측벽을 포함할 수 있고; 상기 비트라인의 상기 제1부분은 상기 제1부분에 인접한 상기 제2부분의 상기 제1측벽을 연결하는 제3측벽 및 상기 제1부분에 인접한 상기 제2부분의 상기 제2측벽을 연결하는 제4측벽을 포함할 수 있다. 상기 비트라인의 상기 제1부분의 상기 제3측벽 및 상기 제4측벽 중 적어도 하나는 자기-정렬 기술에 의해 형성될 수 있고, 이로써 상기 메모리 셀 열에 수직인 방향으로 상기 제1측벽 또는 제2측벽 중 대응하는 측벽에 대해 돌출될 수 있다. 자기-정렬로 인해, 상기 제3측벽 및 상기 제4측벽 중 적어도 하나는 대응하는 메모리 셀의 상기 활성 영역의 주변부의 일부에 대해 실질적으로 등각으로(conformally) 형성되고, 따라서, 실질적으로 균일한 두께를 가지는 패턴이 상기 제3측벽 및 상기 제4측벽 중 적어도 하나와 상기 대응하는 메모리 셀의 상기 활성 영역의 주변부의 일부에 의해 평면도에서 정의된다.
본 발명의 일 실시예에 따르면, 동일한 메모리 셀 열 내의 각각의 메모리 셀들의 하부 소스/드레인 영역들의 하부 부분들은 일체로 연장될 수 있으며, 비트라인들은 상기 하부 소스/드레인 영역들의 표면 부분과 금속 요소의 반응에 의해 생성되는 금속 반도체 화합물(metal semiconductor compound)에 의해 형성된다. 이러한 반응은 상기 하부 소스/드레인 영역들의 상기 표면에서 발생하기 때문에, 상기 비트라인들은 상기 메모리 셀 아래에서 자기-정렬된다.
이러한 반도체 메모리 장치는, 예를 들어, 다음과 같이 제조될 수 있다. 본 발명의 일 실시예에 따르면, 기판 상에 제1소스/드레인 층, 채널 층, 제2소스/드레인 층 및 하드 마스크 층의 스택(stack)이 제공될 수 있다. 여기서, 패터닝의 편의를 위해 상기 하드 마스크 층을 제공한다. 예를 들어, 상기 스택은 에피택셜 성장에 의해 제공될 수 있다. 따라서, 상기 채널 층은 단결정 재료로 형성될 수 있다(물론, 상기 소스/드레인 층들은 또한 단결정 재료로 형성될 수 있다).
활성 영역들은 상기 스택, 특히 상기 제1소스/드레인 층, 상기 채널 층 및 상기 제2소스/드레인 층에서 정의될 수 있다. 예를 들어, 상기 하드 마스크 층, 상기 제2소스/드레인 층, 상기 채널 층 및 상기 제1소스/드레인 층은 원하는 형상으로 순차적으로 선택적으로 식각될 수 있다. 일반적으로 상기 활성 영역들은 필러(가령, 원통형 또는 육면체) 모양일 수 있다. 상기 메모리 셀들의 상기 어레이를 형성하기 위해, 행들 및 열들로 배열되는 필러-형상의 활성 영역들의 어레이가 정의될 수 있다. 이를 위해, 상기 스택은 행들 및 열들로 배열되는 서브-스택들의 어레이로 패턴화될 수 있다. 또한, 전술한 각각의 게이트 스택들 사이에 상기 브릿지 부분들을 형성하여 비트라인들을 형성하기 위해, 각각의 행 내의 서브-스택들 중 인접한 서브-스택들은 그 사이에 브릿지 부분들을 가질 수 있다.
본 발명의 일 실시예에 따르면, 도전성 금속 반도체 화합물은 비트라인들을 형성하기 위해 활성 영역들, 특히 상기 하부의 제1소스/드레인 층 내의 반도체 요소와 금속 요소의 반응에 의해 생성될 수 있다. 상기 비트라인들이 활성 영역들의 각각의 열들 아래로 연속적으로 연장되도록 하기 위해, 상기 제1소스/드레인 층이 패터닝될 때, 상기 비트라인들은 활성 영역들의 각각의 열들에 대응하고 연속적으로 연장되는 다수의 스트립들로 패터닝될 수 있다.
이러한 경우, 상기 제1소스/드레인 층에 대해, 한편으로는 각각의 메모리 셀들의 하부 소스/드레인 영역들을 형성해야 하고, 다른 한편으로 각각의 열들에 대응하는 연속적인 스트립들을 형성해야 한다. 따라서, 상기 제1소스/드레인 층의 상기 패터닝은 상이한 단계들에서 수행될 수 있다. 예를 들어, 상기 제1소스/드레인 층의 상부 부분들은 상기 어레이를 정의하는 마스크를 사용하여 패터닝될 수 있고, 상기 제1소스/드레인 층의 하부 부분들은 상기 비트라인들을 정의하는 마스크를 사용하여 패터닝될 수 있다.
상기 제1소스/드레인 층의 상기 하부 부분들의 패터닝은 자기-정렬 방식으로 수행될 수 있다. 이러한 경우, 상기 스택 상에 마스크 층이 형성될 수 있으며, 상기 마스크 층은 서브-스택들의 각각의 열들 내의 상기 열 방향으로 서로 인접한 서브-스택들 사이의 영역들(즉, 인접한 서브-스택들)을 커버하고, 서브-스택들의 각각의 열들 사이의 영역들을 노출시키고, 서브-스택들의 인접한 열들 내의 상기 하드 마스크 층의 부분들의 부분적으로 대향하는 측벽들을 노출시킨다. 상기 하드 마스크 층의 상기 측벽들의 상기 일부의 노출로 인해, 상기 제1소스/드레인 층이 선택적으로 식각될 때, 상기 하드 마스크 층의 상기 측벽들의 상기 노출되는 일부는 상기 마스크 층과 함께 상기 제1소스/드레인 층의 컷들의 형상들을 정의할 수 있다. 따라서, 상기 컷들에 의해 정의되는 상기 비트라인들의 경계들은 상기 하드 마스크 층의 상기 측벽들에 의해 정의될 수 있다(그리고 추가 식각으로 인해 약간 수축될 수 있다). 상기 하드 마스크 층은 상기 하부의 활성 영역들과 자기-정렬되므로, 상기 비트라인들은 또한 서브-스택들의 상기 열들 아래에서 자기-정렬될 수 있다. 예를 들어, 상기 마스크 층은 서브-스택들의 각각의 열 내의 상기 열 방향으로 인접한 서브-스택들 사이에서 연장되는 스트립 패턴들을 각각 포함할 수 있다.
본 발명의 일 실시예에 따르면, 이러한 마스크 층은 마스크없이 형성될 수 있다. 예를 들어, 상기 열 방향으로 인접한 서브-스택들 사이의 간격은 상기 행 방향으로 인접한 서브-스택들 사이의 간격보다 작게 설정될 수 있다. 이러한 경우, 상기 열 방향으로 상기 인접한 서브-스택들 사이의 간격의 절반보다 크고, 상기 행 방향으로 인접한 서브-스택들 사이의 간격의 절반보다 작은 막 두께를 가지는 마스크 재료 층이 증착될 수 있고 (상기 열 방향으로 상기 인접한 서브-스택들 사이의 간격이 충진될 수 있고, 상기 행 방향으로 인접한 서브-스택들 사이의 간격은 충진되지 않을 수 있고), 그런 다음 상기 증착되는 마스크 재료 층은 상기 증착되는 마스크 재료 층의 상기 막 두께 이상인 두께만큼 식각된다. 따라서, 상기 행 방향으로 상기 인접한 서브-스택들 사이의 마스크 재료 층을 제거하고, 상기 열 방향으로 상기 인접한 서브-스택들 사이의 마스크 재료 층을 남겨두어, 전술한 상기 마스크 층을 획득할 수 있다.
본 발명의 일 실시예에 따르면, 특히 벌크 기판이 사용되는 경우, 상기 스택은 희생 층을 추가 포함할 수 있다. 상기 제1소스/드레인 층이 패터닝될 때, 상기 동일한 마스크 층을 사용하여 상기 희생 층을 컷 오프하여 상기 희생 층 내의 컷들을 형성할 수 있다. 그런 다음 상기 희생 층이 이러한 컷들을 통해 처리되어, 상기 희생 층이 제거될 수 있다.
상기 희생 층의 제거로 인해 상기 제1소스/드레인 층의 상기 하부는 서스펜드될 수 있으므로, 상기 제조 공정에서 상기 서브-스택들이 무너지는 것을 방지하기 위해 홀드 층을 제공하여 상기 서브-스택들을 홀드할 수 있다. 이를 위해, 서브-스택들의 두 개의 인접한 열들을 하나의 그룹으로 취할 수 있고, 각각의 그룹에서 서브-스택들의 두 개의 열들 사이의 위치에 제1홀드 층(유전체 재료를 포함할 수 있음)을 형성한다. 또한, 상기 희생 층이 노출되도록 각각의 그룹들 사이에 홀드 층이 형성되지 않아, 상기 희생 층이 처리될 수 있다. 따라서, 상기 희생 층의 상기 노출되는 부분들을 통해 상기 희생 층을 선택적으로 식각하여 상기 희생 층을 제거할 수 있다. 제2홀드 층(예를 들어, 상기 제1홀드 층과 동일한 유전체 재료를 포함할 수 있음)은 상기 희생 층이 제거되어 남겨진 공간에 형성될 수 있다.
상기 제1홀드 층은 마스크 없이 형성될 수도 있다. 예를 들어, 각각의 그룹 내의 서브-스택들의 인접한 열들 사이의 간격은 두 개의 인접한 그룹들 내의 서브-스택들의 대향하는 열들 사이의 간격보다 작게 설정될 수 있다. 이러한 경우, 각각의 그룹 내의 상기 서브-스택들의 인접한 열들 사이의 간격의 절반보다 크지만 상기 두 개의 인접한 그룹들 내의 서브-스택들의 대향하는 열들 사이 간격의 절반보다 작은 막 두께를 가지는 홀드 재료 층이 증착되고 (각각의 그룹 내의 서브-스택들의 인접한 열들 사이의 간격을 충진하고, 두 개의 인접한 그룹들 내의 서브-스택들의 대향하는 열들 사이의 간격을 충진하지 않도록 하며), 그런 다음, 상기 증착되는 홀드 재료 층은 상기 증착되는 홀드 재료 층의 막 두께 이상인 두께만큼 식각된다. 따라서, 상기 두 개의 인접한 그룹들 내의 서브-스택들의 대향하는 열들 사이의 홀드 재료 층이 제거될 수 있고, 상기 제1홀드 층을 획득하기 위해 각각의 그룹 내의 서브-스택들의 상기 인접한 열들 사이에 홀드 재료 층이 남겨질 수 있다.
또한 상기 브릿지 부분들이 존재하기 때문에, 상기 마스크 층과 상기 하드 마스크 층을 이용하여 상기 제1소스/드레인 층의 상기 하부 부분들을 패터닝한 후, 상기 제1소스/드레인 층의 상기 하부 부분들은 각각의 열들 사이의 상기 브릿지 부분들을 통해 연결될 수 있다. 각각의 열들 사이에서 상기 제1소스/드레인 층의 상기 하부 부분들을 분리하기 위해, 상기 제1소스/드레인 층의 상기 하부 부분들은 각각의 열들 사이의 상기 브릿지 부분들을 제거하기 위해 선택적으로 식각될 수 있다. 또한, 식각 양을 조절하여 상기 제1소스/드레인 층의 상기 하부 부분들은 상기 열 방향으로 연속적으로 연장되도록 한다. 이를 위해, 상기 마스크 층의 상기 스트립 패턴들은 상기 열 방향 내의 상기 브릿지 부분들보다 큰 상기 행 방향 내의 크기를 가질 수 있다.
상기 비트라인들이 형성된 후, 게이트 스택들이 상기 채널 층의 주변부 주위에 형성될 수 있다. 예를 들어, 상기 채널 층의 상기 주변부는 상기 게이트 스택을 수용하기 위한 공간들을 정의하기 위해 상기 하드 마스크 층의 상기 주변부에 대해 안쪽으로 리세스될 수 있다. 예를 들어, 이것은 선택적 식각에 의해 수행될 수 있다. 또한, 상기 채널 층의 상기 브릿지 부분들은 상기 하드 마스크 층 아래에 공간들을 남기기 위해 제거될 수 있다. 따라서, 상기 게이트 스택들은 전술한 리세스들 및 공간들에 형성될 수 있다. 따라서, 상기 게이트 스택들은 상기 리세스들에 매립될 수 있고, 동일한 행에 있는 각각의 메모리 셀들의 게이트 스택들은 연속적으로 연장될 수 있다.
상기 제1소스/드레인 층과 금속 요소의 반응에 의해 상기 비트라인들이 형성되는 경우, 상기 채널 층 내의 반도체 요소가 상기 금속 요소와 반응하지 않도록, 먼저 상기 채널 층 주위에 희생 게이트를 형성할 수 있다. 마찬가지로, 상기 채널 층의 측벽들은 상기 희생 게이트를 수용하기 위한 공간을 정의하기 위해, 상기 채널 층을 선택적으로 식각함으로써, 상기 하드 마스크 층의 측벽들에 대해 안쪽으로 리세스될 수 있다. 이러한 공간에 상기 희생 게이트가 형성될 수 있다. 상기 희생 게이트는 상기 채널 층이 접촉하여 금속 원소와 반응하는 것을 방지할 수 있다. 그런 다음 상기 희생 게이트는 대체 가능한 게이트 기술을 사용하여 게이트 스택들로 대체된다.
마찬가지로, 보호 층은 상기 제2소스/드레인 층의 측벽들 및 상기 제1소스/드레인 층(각각의 메모리 셀들에 대응하도록 패터닝됨)의 상부 부분들 주위에 형성될 수 있다. 예를 들어, 상기 제2소스/드레인 층의 상기 측벽들 및 상기 제1소스/드레인 층의 상부 부분들은 선택적 식각에 의해 상기 하드 마스크 층의 측벽들에 대해 안쪽으로 리세스되어, 상기 보호 층을 수용하기 위한 공간을 정의할 수 있다. 이러한 공간에 상기 보호 층이 형성될 수 있다. 상기 보호 층은 상기 제2소스/드레인 층 및 상기 제1소스/드레인 층의 상부 부분들이 접촉하여 상기 금속 요소와 반응하는 것을 방지할 수 있다.
본 발명의 일 실시예에 따르면, 상술한 바와 같이 상기 채널 층이 상대적으로 리세스된 경우, 선택적 식각 양으로 인해 상기 채널 층의 상기 브릿지 부분들이 제거된 후, 각각의 메모리 셀들의 상기 채널 층이 분리될 수 있다. 또한, 상기 희생 게이트가 형성될 때, 상기 게이트 스택들의 상기 브릿지 부분들을 정의하는 상부 및 하부 단부들에 상기 소스/드레인 층들이 존재하기 때문에, 상기 희생 게이트는 여전히 브릿지 부분들을 가질 수 있다(동일한 행 내의 게이트 스택들이 연속적으로 연장될 수 있도록).
마찬가지로, 전술한 바와 같이 상기 제2소스/드레인 층 및 상기 제1소스/드레인 층의 상부 부분들이 상대적으로 리세스된 경우, 선택적 식각 양은 각각의 브릿지 부분들이 제거되도록 할 수 있고, 그런 다음 각각의 메모리 셀들의 상기 소스/드레인 층들이 분리된다(특히 상기 제2소스/드레인 층이 분리되고, 상기 제1소스/드레인 층의 하부 부분들이 상기 열 방향으로 연속적으로 연장될 수 있다).
전술한 바와 같이, 상기 비트라인들은 상기 서브-스택들 아래에서 자기-정렬되므로, 상기 서브-스택들은 상기 비트라인들에 대한 비트라인 콘택들을 형성하는데 사용될 수 있다. 예를 들어, 이는 위의 반응 동안에도 상기 서브-스택들 내의 상기 활성 영역의 반응에 의해 수행될 수 있다. 따라서, 상기 비트라인 콘택들은 상기 바텀에서 금속 반도체 화합물을 포함할 수 있다(콘택 플러그들 등이 또한 그 탑에 형성되어 상호접속 층으로 추가로 유도될 수 있다). 상기 형성은 동일한 서브-스택들을 사용하여 수행되기 때문에, 상기 비트라인 콘택들 내의 이러한 금속 반도체 화합물은 상기 활성 영역들의 윤곽과 실질적으로 동일한 윤곽을 가질 수 있고, 상기 메모리 셀들의 상부 단부들에서 소스/드레인 영역의 탑 표면과 실질적으로 동일 평면에 있는 탑 표면을 가질 수 있다.
커패시터들과 같은 스토리지 요소들을 추가로 형성하는 경우, 상기 스택 및 상기 워드라인들을 커버하도록 유전체 층을 형성할 수 있으며, 각각의 활성 영역들 내의 상기 제2소스/드레인 층에 전기적으로 연결되는 상기 스토리지 요소들은 상기 유전체 층에 형성될 수 있다. 상기 하드 마스크 층을 도전성 플러그들로 대체함으로써 상기 스토리지 요소들 및 상기 제2소스/드레인 층 사이의 전기적 연결이 형성될 수 있다.
본 발명의 기술은 다양한 방식들로 구현될 수 있으며, 그 중 일부는 도면을 참조하여 이하에서 예시된다.
이하의 설명에서, 각각의 층들의 재료들을 예시한다. 상이한 재료들의 선택은 주로 원하는 식각 선택비(etching selectivity)를 제공하는 것을 목표로 한다. 다음 표현 "선택적으로 (A에 대해) B를 식각"한다는 것은 사용된 식각 레시피가 B가 식각될 때 (A가 명시적으로 언급되지 않았거나 재료 층의 일부만 언급되는 경우) 식각 레시피에 노출되는 A 또는 다른 재료 층들에 실질적으로 영향을 주지 않거나 혹은 덜 영향을 주지 않고 B에 주로 작용할 수 있음을 의미한다. 이러한 설명에 기초하여, 당업자는 여기에 예시된 재료만을 선택하는 대신에 각각의 층들의 재료들을 선택하는 방법을 이해할 것이다.
도 1-26(b)는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제조 플로우를 나타내는 개략도이다.
도 1에 도시된 바와 같이, 기판(substrate)(1001)이 제공된다. 상기 기판(1001)은, 예를 들어, 벌크 실리콘(Si) 기판과 같은 벌크 반도체 재료 기판, SOI(Semiconductor On Insulator) 기판, SiGe 기판 등의 화합물 반도체 기판과 같은 임의의 형태의 기판일 수 있으나, 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해 상기 벌크 Si 기판을 예로 들어 설명한다.
상기 기판(1001) 상에, 희생 층(sacrificial layer)(1003), 제1소스/드레인 층(first source/drain layer)(1005), 채널 층(channel layer)(1007) 및 제2소스/드레인 층(second source/drain layer)(1009)이, 예를 들어, 에피택셜 성장(epitaxial growth)에 의해 순차적으로 형성될 수 있다. 후술하는 바와 같이 식각의 편의를 위해, 예를 들어, 상이한 반도체 재료들로부터 인접한 층들을 만들어, 상기 층들 중 인접한 층들 사이에 식각 선택비(etching selectivity)를 제공할 수 있다. 예를 들어, 상기 희생 층(1003)은 두께가 약 10-40 nm 인 SiGe (Ge의 원자 백분율이 약 10-35% 임)를 포함할 수 있고; 상기 제1소스/드레인 층(1005)은 두께가 약 50-200 nm 인 Si를 포함할 수 있고; 상기 채널 층(1007)은 두께가 약 10-50 nm 인 SiGe (Ge의 원자 백분율이 약 10-35% 임)를 포함할 수 있고; 상기 제2소스/드레인 층(1009)은 두께가 약 20-100 nm 인 Si를 포함할 수 있다. 게이트 길이(gate length)는 상기 채널 층(1007)의 두께에 의해 정의될 수 있다. 여기서, 상기 제1소스/드레인 층(1005)은 후술하는 바와 같이 본 실시 예에서 실리사이드화 반응(silicidation reaction)에 의해 비트라인이 형성될 수 있기 때문에 상대적으로 두꺼운 두께를 가진다.
상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)은 성장하는 동안 인-시튜(in-situ)로 도핑될 수 있다. 예를 들어, n-형 장치의 경우, n-형 도핑은 상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)에 대해 약 1E17-1E20 cm-3의 도핑 농도로 수행될 수 있고; p-형 장치의 경우, p-형 도핑은 상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)에 대해 약 1E17-1E20 cm-3의 도핑 농도로 수행될 수 있다. 또한, 상기 채널 층(1007)은 또한 상기 장치의 임계 전압(threshold voltage)(Vt)을 조정하기 위해 인-시튜(in-situ)로 도핑될 수 있다. 예를 들어, n-형 장치의 경우, p-형 도핑은 상기 채널 층(1007)에 대해 약 1E15-1E19 cm-3의 도핑 농도로 수행될 수 있고; p-형 장치의 경우, n-형 도핑은 상기 채널 층(1007)에 대해 약 1E15-1E19 cm-3의 도핑 농도로 수행될 수 있다.
또한, 무 접합 장치(junctionless device)의 경우, 상기 제1소스/드레인 층(1005), 상기 채널 층(1007) 및 제2소스/드레인 층(1009)에 대해 동일한 유형의 도핑이 수행될 수 있다. 터널링 장치(tunneling device)의 경우, 상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)에 대해 상이한 유형의 도핑이 수행될 수 있다. 예를 들어, p-형 도핑은 상기 제1소스/드레인 층(1005)에 대해 수행될 수 있고 n-형 도핑은 상기 제2소스/드레인 층(1009)에 대해 수행될 수 있거나, 그 반대일 수 있다.
하드 마스크 층(hard mask layer)(1011)이 상기 반도체 층들의 상기 스택(stack) 위에 제공될 수 있다. 이어서, 상기 하드 마스크 층(1011)은 상기 활성 영역들의 형상 즉, 정지 층(stop layer)을 (식각 또는 평탄화) 정의하고, 상기 하부 반도체 층들을 보호하는데 사용될 수 있다. 예를 들어, 상기 하드 마스크 층(1011)은 두께가 약 20-150 nm 인 질화 규소(가령, 실리콘 질화물(silicon nitride))을 포함할 수 있다.
다음으로 활성 영역들(active regions)을 정의할 수 있다. 여기서, 메모리 셀들의 어레이를 형성하기 위해, 활성 영역들의 어레이가 형성될 수 있다. 본 발명의 일 실시예에 따르면, 이미지 전사 기술(image transfer technique)이 사용될 수 있다. 여기서 상기 전사는 스페이서 패턴(spacer pattern)을 사용하여 수행된다. 이러한 SIT(Spacer Image Transfer) 기술을 사용하여 리소그래피의 한계를 완화하고 패턴의 크기 제어를 향상시킬 수 있다. 예를 들어 다음과 같이 수행될 수 있다.
도 2(a) 및 도 2(b)(도 2(a)는 단면도이고, 도 2(b)는 도 2(a)의 단면도가 취해진 위치를 나타내는 AA'선이 있는 평면도임)를 참조하면, 상기 스페이서 패턴을 형성하기 위해, 희생 층(sacrificial layer)(1015)이 도 1에 도시된 상기 스택(stack) 상에 형성(예를 들어, 증착)될 수 있고, 스페이서들의 형성에 필요한 수직 표면들을 제공하기 위해 제1방향(예를 들어, 도 2(a)의 지면에 수직인 방향 또는 도 2(b)의 수직 방향과 같은 메모리 셀들의 어레이에서 행 방향)으로 연장되는 수직 측벽들(vertical sidewalls)을 가지도록 (예를 들어, 반응성 이온 식각(Reactive Ion Etching: RIE)에 의해) 패터닝될 수 있다. 적절한 식각 선택비를 제공하기 위해, 상기 희생 층(1015)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 또한 식각 정지 등의 목적으로, 예를 들어, 두께가 약 1-10 nm 인 옥사이드(예를 들어, 실리콘 산화물(silicon oxide))의 식각 정지 층(etching stop layer)(1013)은 상기 희생 층(1015)이 형성되기 전에 형성(예를 들어, 증착)될 수 있다.
제1스페이서들(first spacers)(1017)은 스페이서 형성 기술을 이용하여 상기 희생 층(1015)의 상기 수직 측벽들 상에 형성될 수 있다. 예를 들어, 상기 제1스페이서들(1017)은 두께가 약 3-20 nm 인 SiC를 포함할 수 있다. 이러한 형성은 상기 희생 층(1015)이 실질적으로 등각 방식(conformal manner)으로 형성되는 상기 스택 상에 두께가 약 3-20 nm 인 SiC 층을 증착한 다음, 예를 들어 RIE에 의해 기판 표면에 실질적으로 수직인 방향으로 SiC 층을 선택적으로 식각하여, 그 측면 연장부를 제거하고, 그 수직 연장부를 남김으로써, 수행될 수 있다. 상기 SiC 층의 상기 RIE는 상기 식각 정지 층(1013)에서 정지될 수 있다.
도 2(b)의 평면도에 도시된 바와 같이, 이렇게 형성된 제1스페이서들(1017)은 상기 제1방향으로 연장된다.
그 후 도 3(a) 및 도 3(b)(도 3(a)는 단면도이고, 도 3(b)는 도 3(a)의 단면도가 취해진 위치를 나타내는 AA'선이 있는 평면도임)를 참조하면, 상기 희생 층(1015)(여기서는 비정질 실리콘)은 상기 식각 정지 층(1013)(여기서는 산화물) 및 상기 제1스페이서들(1017)(여기서는 SiC)에 대한 선택적 식각(예를 들어, TMAH 용액을 사용한 습식 식각)에 의해 제거될 수 있다. 따라서, 상기 제1방향으로 연장되는 상기 제1스페이서들(1017)은 상기 스택 상에 남겨진다. 그 다음, 제2스페이서들(second spacers)(1019)은 상기 스페이서 형성 기술을 사용하여 각각의 제1스페이서(1017)의 대향하는 수직 측벽들 상에 마찬가지로 형성된다. 예를 들어, 상기 제2스페이서들(1019)은 두께가 약 3-30 nm 인 산화물을 포함할 수 있다. 상기 산화물의 식각은 상기 스페이서들이 형성될 때 상기 하드 마스크 층(1011)에서 정지될 수 있다.
도 3(b)의 평면도에 도시된 바와 같이, 이렇게 형성된 제2스페이서들(1019)은 각각의 제1스페이서들(1017)의 양측에 부착되고, 상기 제1방향으로 연장된다. 상기 제1스페이서들(1017) 및 각각의 제2스페이서(1019)는 메모리 셀 행들의 위치를 함께 정의한다.
다음으로, 메모리 셀 열들의 위치는 스페이서들에 의해 마찬가지로 정의될 수 있다.
도 4(a) 및 도 4(b)(도 4(a)는 단면도이고, 도 4(b)는 도 4(a)의 단면도가 취해진 위치를 나타내는 AA'선이 있는 평면도임)를 참조하면, 충진 층(filling layer)(1020)은 도 3(a) 및 도 3(b)에 도시된 구조 상에 형성되어, 상기 제1스페이서들(1017) 및 각각의 제2스페이서(1019) 사이의 간극들을 채울 수 있다. 예를 들어, 폴리 실리콘은 증착되고 가령 CMP(Chemical Mechanical Polishing)에 의해 평탄화되어 상기 충진 층(1020)을 형성할 수 있다.
도 5(a), 도 5(b), 도 5(c) 및 도 5(d)(도 5(a), 도 5(b) 및 도 5(c)는 단면도이고, 도 5(d)는 도 5(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 5(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선 및 도 5(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선이 있는 평면도임)를 참조하면, 다른 희생 층(1021)이 도 4(a) 및 도 4(b)에 도시된 구조 상에 형성(예를 들어, 증착)될 수 있고, 상기 제1방향과 교차하는 (예를 들어, 수직인) 제2방향(예를 들면, 도 5(a), 도 5(b) 및 도 5(d)의 수평 방향 또는 도 5(c)의 지면에 수직인 방향과 같은 메모리 셀 어레이에서 열 방향)으로 연장되는 수직 측벽들을 가지도록 (예를 들어, RIE에 의해) 패턴닝될 수 있다. 상기 희생 층(1021)은 폭이 약 15-100 nm 일 수 있다. 적절한 식각 선택비를 제공하기 위해, 상기 희생 층(1021)은 다결정(polycrystalline) SiGe를 포함할 수 있다. 마찬가지로, 식각 정지 등의 목적으로, 식각 정지 층(예를 들어, 여기서는 도시되지 않은 산화물)이 상기 희생 층(1021)이 형성되기 전에 형성될 수 있다.
여기서는, 상기 평면도에서 수평 방향을 "행(column)"이라고 하고, 상기 평면도에서 수직 방향을 “열(row)”이라고 하여, 특별한 제한없이 메모리 셀들의 어레이에 일반적으로 사용되는 행 및 열의 정의와 일치한다.
제3스페이서들(third spacers)(1023)은 상기 스페이서 형성 기술을 이용하여 상기 희생 층(1021)의 측벽들 상에 형성될 수 있다. 예를 들어, 상기 제3스페이서(1023)는 두께가 약 5-30 nm 인 폴리 실리콘을 포함할 수 있다.
본 예에서, 상기 제3스페이서들(1023) 및 상기 충진 층(1020)은 모두 폴리 실리콘을 포함하기 때문에, 이들은 도 5(a)에서 일체로 도시되고 "1023"으로 표시된다.
도 5(d)의 상기 평면도에 도시된 바와 같이, 이렇게 형성된 제3스페이서들(1023)은 상기 제2방향으로 연장된다.
그 후 도 6(a), 도 6(b), 도 6(c), 도 6(d) 및 도 6(e)(도 6(a), 도 6(b), 도 6(c) 및 도 6(d)는 단면도들이고, 도 6(e)는 도 6(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 6(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 6(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선 및 도 6(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선이 있는 평면도임)를 참조하면, 상기 희생 층(1021)은 선택적 식각에 의해 제거될 수 있다. 따라서, 상기 제2방향으로 연장되는 상기 제3스페이서들(1023)은 상기 스택 상에 남겨진다. 그런 다음, 제4스페이서들(fourth spacers)(1023')이 스페이서 형성 기술을 이용하여 각각의 제3스페이서들(1023)의 대향하는 수직 측벽들 상에 마찬가지로 형성된다. 예를 들어, 상기 제4스페이서들(1023')은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 6(e)의 상기 평면도에 도시된 바와 같이, 이렇게 형성된 제4스페이서들(1023')은 각각의 제3스페이서들(1023)의 양측에 부착되어 상기 제2방향으로 연장된다. 상기 제3스페이서들(1023) 및 각각의 제4스페이서들(1023')은 상기 메모리 셀 열들의 위치를 함께 정의한다. 상기 메모리 셀들(또는 그 활성 영역들)은 상기 행들(상기 제1스페이서들(1017) 및 상기 제2스페이서들(1019)에 의해 정의됨)이 상기 열들(상기 제3스페이서들(1023) 및 상기 제4스페이서들(1023')에 의해 정의됨)과 교차하는 위치에서 정의된다.
또한, 각각의 열들 사이의 상기 행 방향으로 연장되는 상기 제1스페이서들(1017)의 부분들은 브릿지 부분들(bridge portions)을 정의할 수 있다. 이를 위해, 각각의 열들 사이의 상기 제2스페이서들(1019)(여기서는 산화물)의 부분들은 선택적 식각(아래에 있는 하드 마스크 층(1011)을 노출시키기 위해)에 의해 제거될 수 있다.
여기서, 각각의 스페이서들의 크기를 조절할 수 있어, 각각의 행들 사이의 간격(D3)(서로 대면하는 각각의 제2스페이서들(1019) 사이의 간격)(도 3(a) 참조)이 각각의 열들 사이의 간격들(D1, D2)(서로 대면하는 각각의 제4스페이서들(1023') 사이의 간격들)보다 작도록 할 수 있다. 또한, 두 개의 열들을 모두 그룹으로 취하여 볼 때, 같은 그룹에서 두 개의 열들 사이의 간격(D2)은 각각의 그룹들 사이의 간격(D1)보다 작을 수 있다. 이는 주로 후속 공정에서 사용되는 마스크 수를 줄이기 위한 것이다. 본 발명의 다른 실시예들에 따르면, D1, D2 및 D3에 대한 이러한 요건들은 없으며, 비트라인들 또는 워드라인들은 후속 단계들에서 패터닝 방법(가령, 포토 리소그래피 등)을 사용하여 정의될 수 있다.
여기서, 상기 행들(상기 제3스페이서들(1023) 및 상기 제4스페이서들(1023')을 각각 형성함)은 두 단계를 사용하여 정의되고, 이는 주로 상기 희생 층(1021)의 선 폭(line width) 또는 선 간격(line spacing)에 대한 리소그래피 요건 또는 제한을 감소시키기 위한 것이다. 그런 다음, 상대적으로 큰 선 폭 또는 간격을 가지는 상기 희생 층(1021)이 사용될 수 있다(따라서 각각의 제3스페이서(1023) 사이의 간격이 증가하고 원하는 간격을 달성하기 위해 상기 제4스페이서들(1023')에 의해 감소된다).
도 7(a), 도 7(b), 도 7(c), 도 7(d) 및 도 7(e)(도 7(a), 도 7(b), 도 7(c) 및 도 7(d)는 단면도들이고, 도 7(e)는 도 7(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 7(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 7(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선 및 도 7(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선이 있는 평면도임)를 참조하면, 상기 제3스페이서들(1023), 상기 제4스페이서들(1023') 및 상기 충진 층(1020)(모두 폴리 실리콘)은 선택적 식각(예를 들어, TMAH 용액을 사용한 습식 식각)에 의해 제거될 수 있다. 전술한 과정이 수행된 후, 상기 제2스페이서들(1019)은 상기 행들이 상기 열들과 교차하는 위치에만 남겨진다. 또한, 상기 제1스페이서들(1017)은 상기 열 방향으로 연속적으로 연장되어 상기 브릿지 부분들을 정의할 수 있다. 도 7(e)에서 점선 원으로 표시된 것처럼, 상기 제1스페이서들(1017) 및 상기 제2스페이서들(1019)은 상기 행들이 상기 열들과 교차하는 위치에서 상기 메모리 셀들 (또는 그들의 활성 영역들)의 위치를 함께 정의한다. 또한, 상기 제1스페이서들(1017)은 상기 열들 중 인접한 열들 사이에서 상기 제1방향(예를 들어, 상기 메모리 셀들의 어레이에서 상기 행 방향)으로 연장되는 브릿지 부분들을 정의한다.
도 7(e)의 예에서, 상기 정의된 메모리 셀들은 실질적으로 사각형 모양이며, 이러한 경우 나노 와이어 장치(nanowire device)가 형성될 수 있다. 다른 예에 따르면, 상기 정의된 메모리 셀들은 실질적으로 직사각형 모양을 가지며, 이러한 경우 나노 시트 장치(nano sheet device)가 형성될 수 있다. 상기 정의된 형상은 상기 제1스페이서들 내지 상기 제4스페이서들 중 적어도 하나의 크기를 조절함으로써 조정될 수 있다.
위의 예에서 6개의 행들과 4개의 열들이 있는 경우를 설명하지만, 본 발명은 이에 제한되지 않는다. 본 발명의 일 실시예에 따르면, 더 많은 행들 또는 더 많은 열들이 포함될 수 있다. 이것은 스페이서들의 수를 증가시킴으로써 달성될 수 있다.
여기서는 상기 이미지 전사 기술을 이용하여 상기 메모리 셀들 또는 그 활성 영역들을 정의하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 포토레지스트와 같은 마스크를 사용하여 패턴들을 정의할 수 있다. 물론, 이러한 경우 상기 패턴들은 상기 스페이서들에 의해 정의된 정사각형 또는 직사각형에 제한되지 않고 원 또는 다각형 등과 같은 다른 모양일 수 있다.
이어서, 전술한 바와 같이 형성된 패턴들은 상기 하부 층들로 전사될 수 있다.
도 8(a), 도 8(b), 도 8(c), 도 8(d) 및 도 8(e)(도 8(a), 도 8(b), 도 8(c) 및 도 8(d)는 단면도들이고, 도 8(e)는 도 8(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 8(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 8(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선 및 도 8(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선이 있는 평면도임)를 참조하면, 상기 하드 마스크 층(1011)(여기서는 질화물), 상기 제2소스/드레인 층(1009)(여기서는 Si), 상기 채널 층(1007)(여기서는 SiGe) 및 상기 제1소스/드레인 층(1005)(여기서는 Si)은, 예를 들어, 마스크로서 상기 제1스페이서들(1017)(여기서는 SiC) 및 상기 제2스페이서들(1019)(여기서는 산화물)을 사용하여 순차적으로 RIE에 의해 선택적으로 식각될 수 있다. 여기서, 상기 제1소스/드레인 층(1005)의 RIE는 상기 제1소스/드레인 층(1005)의 바텀 표면(bottom surface)으로 수행되지 않고 그 안에서 정지된다. 따라서, 상기 제1소스/드레인 층(1005)의 하부 부분들은 상기 기판(1001) 상에서 일체로 연장된 채로 유지된다.
따라서, 상기 스택은 각각의 서브-스택들 사이에 브릿지 부분들이 있는 서브-스택들의 어레이로 분할된다. 상기 식각되는 제2소스/드레인 층(1009), 상기 식각되는 채널 층(1007) 및 상기 식각되는 제1소스/드레인 층(1005)(그의 상부 부분들)은 필러-형상의 (본 예에서는 사각 필러-형상의(square pillar-shaped)) 활성 영역들을 형성한다. 예를 들어, 상기 RIE는 상기 기판 표면에 실질적으로 수직인 방향으로 수행될 수 있으며, 따라서 이들 서브-스택들 또는 그 안의 상기 필러-형상의 활성 영역들은 또한 상기 기판 표면에 실질적으로 수직이다.
본 발명의 일 실시예에 따르면, 도 9(a), 도 9(b), 도 9(c) 및 도 9(d)(도 9(a), 도 9(b), 도 9(c) 및 도 9(d)는 AA', BB', CC' 및 DD'선들을 따라 취한 단면도들임)에 도시된 바와 같이, 상기 활성 영역들을 분리하기 위해, 상기 채널 층(1007)(여기서는 SiGe)은 상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)(여기서는 모두 Si)에 대해 선택적으로 식각, 특히 등방성 식각될 수 있다. 식각 양을 제어하여 상기 브릿지 부분들에서 상기 채널 층(1007)을 제거할 수 있다. 따라서, 상기 채널 층(1007)은 각각의 메모리 셀들에서 부분들로 분리되고, 이들 부분들은 나노 와이어들을 형성할 수 있다. 상기 식각 양의 제어를 용이하게 하기 위해 원자 층 식각(Atomic Layer Etching: ALE) 또는 디지털 식각이 사용될 수 있다.
또한, 상기 채널 층(1007)의 상기 선택적 식각은 상기 채널 층(1007)이 상기 제1소스/드레인 층(1005)(그의 상부 부분들) 및 상기 제2소스/드레인 층들(1009)의 측벽들에 대해 또는 상기 하드 마스크 층(1011)의 측벽들에 대해 리세스된 (본 예에서, 상기 기판 표면에 실질적으로 평행한 측면 방향으로 리세스된) 측벽들을 가지도록 한다. 상기 채널 층(1007)의 상대적인 리세스로 인해, 상기 채널 층(1007)과 자기-정렬된 공간이 남고, 게이트 스택(gate stack)이 그 공간에 형성될 수 있으며, 이렇게 형성된 게이트 스택은 상기 채널 층(1007)과 자기-정렬될(self-aligned) 수 있다. 상기 공간은 후속 공정이 상기 채널 층(1007) 및 상기 공간에 영향을 미치는 것을 방지하기 위해 희생 게이트(sacrificial gate)(1025)에 의해 점유될 수 있다. 원하는 식각 선택비를 제공하기 위해, 상기 희생 게이트(1025)는 예를 들어, 옥시나이트라이드(예를 들어, 실리콘 산질화물)을 포함할 수 있다. 예를 들어, 상기 희생 게이트(1025)는 질소 산화물을 증착하고 백-식각을 수행하여 상기 공간들을 충진할 수 있다. 대체 가능하게는, 산화물의 얇은 식각 정지 층(도시되지 않음)은 산질화물이 증착되기 전에 추가로 형성될 수 있다.
도 9(a), 도 9(b), 도 9(c) 및 도 9(d)에 도시된 바와 같이, 상기 희생 게이트(1025)는 상기 채널 층(1007)을 둘러싸는 부분들뿐만 아니라 상기 제1방향으로 연장되는 브릿지 부분들을 포함한다.
마찬가지로, 상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)은 분리될 수 있다. 도 10(a), 도 10(b), 도 10(c) 및 도 10(d)(도 10(a), 도 10(b), 도 10(c) 및 도 10(d)는 AA', BB', CC' 및 DD'선들을 따라 각각 취한 단면도들임)에 도시된 바와 같이, 상기 제1소스/드레인 층(1005) 및 상기 제2소스/드레인 층(1009)(여기서는 모두 Si)은 선택적으로 식각될 수 있으며, 특히 등방성 식각될 수 있다. 식각 양을 조절하여 상기 제2소스/드레인 층(1009) 및 상기 제1소스/드레인 층(1005)의 상부 부분들이 상기 브릿지 부분들에서 제거될 수 있다. 따라서, 상기 제2소스/드레인 층(1009) 및 상기 제1소스/드레인 층(1005)의 상부 부분들은 각각의 메모리 셀들에서 부분들로 분리되고, 이들 부분들은 나노 와이어들을 형성할 수 있다. 식각 양의 제어를 용이하게 하기 위해 ALE 또는 디지털 식각이 사용될 수 있다.
여기서, 상기 식각되는 제2소스/드레인 층(1009) 및 상기 식각되는 제1소스/드레인 층(1005)의 상부 부분들이 여전히 상기 채널 층(1007)보다 두꺼운 예를 도시하고 있지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 상기 식각되는 제2소스/드레인 층(1009) 및 상기 식각되는 제1소스/드레인 층(1005)의 상부 부분들은 상기 채널 층(1007)의 크기와 실질적으로 동일하거나 상기 채널 층(1007)보다 얇을 수 있다.
상기 게이트 스택들의 공간들을 유지하고 상기 소스/드레인 층들 등을 보호하기 위해, 상기 제2소스/드레인 층(1009)에 의해 형성된 공간들에 보호 층(1027)이 충진될 수 있고, 상기 제1소스/드레인 층(1005)의 상부 부분들이 상기 선택적 식각으로 인해 상기 하드 마스크 층(1011)에 대해 리세스된다. 상기 충진은 예를 들어 증착 및 백-식각에 의해 달성될 수 있다. 원하는 식각 선택비를 제공하기 위해, 상기 보호 층(1027)은 예를 들어, 저-유전율 실리콘 카바이드(low-k silicon carbide)를 포함할 수 있다. 이러한 경우, SiC의 상기 제1스페이서들(1017)은 백-식각 공정 동안 제거될 수 있다.
마찬가지로 도 10(a), 도 10(b), 도 10(c) 및 도 10(d)에 도시된 바와 같이, 상기 보호 층(1027)은 상기 소스/드레인 층들을 둘러싸는 부분들뿐만 아니라 상기 제1방향으로 연장되는 브릿지 부분들을 포함한다.
위에서 설명한 공정을 수행한 후, 상기 채널 층 및 상기 소스/드레인 층들은 상기 활성 영역들로서 실질적으로 각각의 메모리 셀들에 대응하는 별도의 필러-형상의 부분들로 분리되지만, 상기 제1소스/드레인 층(1005)의 하부 부분들은 일체로 연장된 채로 유지된다. 전술한 바와 같이, 본 실시예에서는 상기 비트라인들은 상기 제1소스/드레인 층(1005)에 대한 실리사이드화 공정에 의해 형성된다. 이를 위해, 상기 제1소스/드레인 층(1005)(특히, 그의 하부 부분들)은 각각의 메모리 셀 열들 아래로 연장되는 스트립들(strips)로 패터닝될 수 있다.
도 11(a), 도 11(b), 도 11(c), 도 11(d) 및 도 11(e)(도 11(a), 도 11(b), 도 11(c) 및 도 11(d)는 단면도들이고, 도 11(e)는 도 11(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 11(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 11(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선 및 도 11(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선이 있는 평면도임)를 참조하면, 실질적으로 균일한 두께를 가지는 마스크 재료 층(mask material layer)(1029)이 도 10(a), 도 10(b), 도 10(c) 및 도 10(d)에 도시된 구조 상에 형성(예를 들어, 증착)될 수 있다. 예를 들어, 상기 마스크 재료 층(1029)은 산화물을 포함할 수 있다. 본 예에서, 상기 제2스페이서들(1019) 또한 산화물을 포함하기 때문에 상기 마스크 재료 층과 함께 “1029”로 표시된다.
상기 마스크 재료 층(1029)의 막 두께는 D3의 절반보다 크지만 D2의 절반보다 작도록 선택된다. 따라서 도 11(a)에 도시된 바와 같이, 상기 열 방향으로 인접한 서브-스택들의 각각의 측벽들 상에 형성된 상기 마스크 재료 층(1029)은 서로 수렴할 수 있으며, 이에 의해 상기 열 방향에서 각각의 인접한 서브-스택들 사이의 간격들(D3과 동일)을 충진할 수 있다. 반면에 도 11(d)에 도시된 바와 같이, 상기 행 방향으로 상기 인접한 서브-스택들의 각각의 측벽들 상에 형성되는 상기 마스크 재료 층(1029)은 서로 수렴하지 않으며, 이로써 상기 행 방향에서 각각의 인접한 서브-스택들 사이의 간격들(D1 또는 D2와 동일)에 여전히 간극들(gaps)이 있다.
또한 도 10(a) 및 도 11(a)에 도시된 바와 같이, 상기 마스크 재료 층(1029)은 또한 상기 제2스페이서들(1019)의 존재 및 그 사이의 비교적 작은 간격들로 인해 상기 제2스페이서들(1019) 내부의 간격들을 충진할 수 있다. 따라서, 상기 마스크 재료 층(1029)은 서브-스택들의 각각의 열들에 걸쳐 연장되는 실질적으로 스트립 패턴들(strip patterns)을 나타낼 수 있다.
상기 마스크 재료 층(1029)이 상기 제2스페이서들(1019) 내부의 간격들을 충진할 필요가 없다는 것이 여기서 예시되어야 한다. 상기 비트라인들은 상기 서브-스택들(또는 메모리 셀들)의 위치에서 상기 하드 마스크 층(1011) 자체에 의해 정의될 수 있으므로, 상기 마스크 재료 층(1029)은 같은 열에서 서브-스택들(또는 메모리 셀들) 중 인접한 스택들 사이의 간격들을 충진하기만 하면 된다.
그런 다음 도 12(a), 도 12(b), 도 12(c), 도 12(d) 및 도 12(e)(도 12(a), 도 12(b), 도 12(c) 및 도 12(d)는 단면도들이고, 도 12(e)는 도 12(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 12(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 12(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선 및 도 12(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선이 있는 평면도임)를 참조하면, 상기 마스크 재료 층(1029)은 백-식각(etched back)될 수 있다. 여기서, 상기 백-식각이 수행되는 두께는 상기 증착되는 마스크 재료 층(1029)보다 두껍게 제어된다(그러나 수직 방향으로 상기 기판 상에 적층되는 상기 마스크 재료 층(1029)의 크기보다 작다). 백-식각 양을 더 잘 제어하기 위해 ALE를 사용할 수 있다. 도 12(a)에 도시된 바와 같이, 상기 열 방향으로 각각의 인접한 서브-스택들 사이의 간격들에서 상기 마스크 재료 층(1029)의 부분들은 큰 막 두께를 가지도록 상기 기판 상에 증착되고, 그에 따라 상기 마스크 재료 층(1029)의 상부 부분들의 일부가 제거되지만, 상기 마스크 재료 층(1029)은 여전히 상기 열 방향에서 각각의 인접한 서브-스택들 사이의 간격들을 충진한다. 반면에 도 12(d)에 도시된 바와 같이, 상기 인접한 각각의 서브-스택들의 각각의 측벽들 상에 상기 행 방향으로 형성되는 상기 마스크 재료 층(1029)의 부분들은, 그 막 두께가 백-식각이 수행되는 두께보다 작기 때문에 제거된다. 상기 마스크 재료 층의 나머지 부분들은 여전히 “1029”으로 표시되는 마스크 층을 형성한다. 본 발명의 다른 실시예들에 따르면, D1, D2 및 D3에 대한 그러한 요건들은 없으며, 상기 마스크 재료 층(1029)의 패턴은 패터닝 방법(예를 들어, 포토 리소그래피 등)을 사용하여 정의될 수 있다.
따라서, 상기 마스크 층(1029)은 상기 제2방향 또는 상기 열 방향으로 연장되는 스트립 형상들을 가진다. 이러한 스트립 패턴들은 각각의 메모리 셀 열들에 걸쳐 연장되고, 각각의 열들에서 상기 하드 마스크 층(1011)의 측벽들의 일부를 노출시킬 수 있다. 따라서, 후속 패터닝 또는 식각 공정에서, 상기 하드 마스크 층(1011)은 상기 마스크 층(1029)과 함께 마스크로서 기능할 수 있고 상기 비트라인들의 위치를 정의할 수 있다.
상기 제2스페이서들(1029) 내부의 상기 간격들에 따라 상기 마스크 층(1029)은 상기 열 방향으로 연속적으로 연장되지 않을 수 있다. 상기 하드 마스크 층(1011)은 상기 마스크 층(1029)이 연속적이지 않은 위치에 존재하므로, 상기 마스크 층(1029)에 의한 상기 비트라인들의 위치 정의에 영향을 미치지 않는다.
여기서는 아래에 기술되겠지만, 상기 마스크 층(1029)의 폭(Wb)은 후속 식각에서 상기 비트라인들이 절단되는 것을 방지하기 위해 상기 브릿지 부분들의 폭(S)보다 클 수 있다.
그런 다음 도 13(a), 도 13(b), 도 13(c) 및 도 13(d)(도 13(a), 도 13(b), 도 13(c) 및 도 13(d)는 각각 AA', BB', CC' 및 DD'선을 따라 취한 단면도들임)을 참조하면, 상기 제1소스/드레인 층(1005)의 상기 하부 부분들은 상기 마스크 층(1029) 및 상기 하드 마스크 층(1011)을 마스크로 사용하는 RIE에 의해 (예를 들어, 상기 기판 표면에 실질적으로 수직인 방향으로) 선택적으로 식각될 수 있다. 따라서, 상기 열 방향으로 연장되는 스트립 부분들이 상기 제1소스/드레인 층(1005)의 상기 하부 부분들에 형성되고, 이들 스트립 부분들은 각각의 메모리 셀 열 아래에 위치된다. 상기 하드 마스크 층(1011)의 상기 정의 기능으로 인해, 이들 스트립 부분들 (및 그에 의해 이후에 형성되는 상기 비트라인들)은 각각의 메모리 셀들의 위치에서 각각의 메모리 셀들 아래에서 자기-정렬될 수 있다. 또한, 상기 하드 마스크 층(1011) 내에 상기 브릿지 부분이 존재하기 때문에, 각각의 스트립 부분들 사이에 브릿지 부분들이 또한 존재하며, 이들 브릿지 부분들은 이후에 제거되어 서로로부터 상기 비트라인들을 제거할 수 있다.
또한, 상기 희생 층(1003)은 상기 제1소스/드레인 층(1005) 하부 부분들의 분리 및 실리사이드화를 용이하게 하기 위해 제거될 수 있다. 이를 위해, 상기 희생 층(1003)으로의 경로들이 개방될 수 있다. 예를 들어, 상기 희생 층(1003)은 상기 마스크 층(1029) 및 상기 하드 마스크 층(1011)을 마스크로 사용하여, 예를 들어 RIE에 의해 (상기 기판 표면에 실질적으로 수직한 방향에서) 계속 선택적으로 식각될 수 있다. 상기 RIE는 상기 기판(1001)으로 수행될 수 있다. 따라서, 일련의 개구들이 상기 희생 층(1003)에 형성되고, 상기 희생 층(1003)이 이들 개구들을 통해 제거될 수 있다.
여기서, 각각의 메모리 셀 열들과 자기-정렬되어 상기 비트라인들의 위치를 정의하는데 사용되는 상기 마스크 층(1029)은 마스크 없이 형성될 수 있다. 물론, 본 발명이 이에 한정되는 것은 아니며, 상기 마스크 층(1029)은 예를 들어, 포토 리소그래피에 의해 마스크를 이용하여 형성될 수 있다.
도 14(a), 도 14(b), 도 14(c), 도 14(d) 및 도 14(e)(도 14(a), 도 14(b), 도 14(c) 및 도 14(d)는 단면도들이고, 도 14(e)는 도 14(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 14(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 14(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선 및 도 14(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선이 있는 평면도임)를 참조하면, 상기 희생 층(1003)이 제거될 때 (붕괴를 방지하기 위해) 상기 활성 영역들의 어레이를 유지하기 위해, 홀드 층(hold layer)이 제공될 수 있다. 동일한 홀드 층은 두 개의 인접한 열들 사이에서 공유될 수 있다. 그런 다음, 두 개의 인접한 열들을 그룹으로 취할 수 있다. 홀드 층은 각각의 그룹에서 두 열들 사이에 형성되어 상기 홀드 층이 두 개의 열들을 유지할 수 있다. 상기 희생 층을 노출시키기 위해 두 그룹들 사이에 형성된 홀드 층이 없을 수 있다.
특정 막 두께를 가지는 홀드 재료 층은 전술한 것과 유사한 공정을 사용하여 증착될 수 있다. 상기 홀드 재료 층의 막 두께는 D2의 절반보다 크지만 D1의 절반보다 작도록 선택될 수 있으며, 그 다음 상기 증착되는 홀드 재료 층이 백-식각되는 두께는 상기 증착되는 홀드 재료 층의 상기 막 두께보다 클 수 있다. 그런 다음 도 14(d) 및 도 14(e)에 도시된 바와 같이, 동일한 그룹에서 두 개의 열들 사이의 간격(=D2)에서 상기 홀드 재료 층은 서로 수렴하고 상기 기판 상에 적층되기 때문에 남겨지고; 그리고 각각의 그룹들 사이의 간격들(=D1)에서 상기 유지 재료 층은 서로 수렴하지 않고 실질적으로 증착되는 막 두께를 유지하기 때문에 제거된다. 나머지 홀드 재료 층은 홀드 층(hold layer)(1029')을 형성한다. 본 발명의 다른 실시예들에 따르면, D1 및 D2에 대해서는 그러한 요건들이 없으며, 상기 홀드 층(1029')의 패턴은 패터닝 방법(예를 들어, 포토 리소그래피 등)을 사용하여 정의될 수 있다.
본 예에서, 상기 홀드 재료 층은 또한 산화물을 포함하므로, 상기 이전 마스크 층과 상기 홀드 재료 층은 함께 “1029'”로 표시된다.
도 14(e)에 도시된 바와 같이, 상기 홀드 층(1029')은 상기 제2방향 또는 상기 열 방향으로 연장되는 스트립 패턴들을 형성한다. 이러한 스트립 패턴들은 각각의 그룹들에서 두 개의 열들 사이의 위치를 차단하고, 각각의 그룹들 사이의 위치를 노출한다. 또한, 각각의 그룹들 사이의 위치에서 상기 하드 마스크 층(1011)의 상기 측벽들은 적어도 부분적으로 또는 심지어 완전히 노출될 수 있다.
상기 홀드 층(1029')은 각각의 활성 영역들에 연결되고 상기 기판(1001)에 연결되어 있음을 알 수 있다. 이에 의해, 상기 활성 영역들은 붕괴를 피하기 위해 후속 공정 동안 유지될 수 있다.
위의 예에서, 상기 홀드 재료 층이 형성될 때, 상기 마스크 층(1029)은 남겨지고, 상기 홀드 재료 층으로 동일한 재료가 사용된다. 이것은 도 14(a)에 도시된 바와 같이 상기 열들 방향으로 연속적으로 연장되고 스트립 패턴들을 가지는 상기 홀드 층(1029')을 형성하는데 유리하다. 그러나, 본 발명은 이에 제한되지 않는다. 상기 홀드 층 및 상기 마스크 층(1029)은 서로 다른 재료들을 포함할 수도 있고, 상기 마스크 층(1029)까지 먼저 제거된 후 상기 홀드 층이 형성될 수도 있다.
마찬가지로, 여기서 상기 홀드 층(1029')은 마스크 없이 형성될 수 있다. 물론, 본 발명이 이에 한정되는 것은 아니며, 예를 들어 포토 리소그래피 등의 마스크를 이용하여 홀드 층(1029')을 형성할 수 있다.
그 후 도 15(a), 도 15(b), 도 15(c) 및 도 15(d)(도 15(a), 도 15(b), 도 15(c) 및 도 15(d)는 각각 AA', BB', CC' 및 DD'선을 따라 취한 단면도들임)을 참조하면, 상기 희생 층(1003)(여기서는 SiGe)은 각각의 그룹들 사이의 간극들을 통해 상기 기판(1001) 및 상기 제1소스/드레인 층(1005)(여기서는 모두 Si)에 대한 RIE와 같은 선택적 식각에 의해 제거될 수 있다. 상기 홀드 층(1029')의 존재로 인해 상기 활성 영역들이 지원될 수 있다.
상기 희생 층(1003)의 제거로 인해, 상기 제1소스/드레인 층(1005)의 하부 부분들, 특히 그 바텀 표면이 충분히 노출된다. 상기 비트라인들은 다양한 방식들로 상기 제1소스/드레인 층(1005) 아래에 형성될 수 있다. 예를 들어, 상기 희생 층(1003)의 제거로 인해 남겨진 공간들에서 금속과 같은 도전성 재료의 비트라인들이 상기 제1소스/드레인 층(1005) 아래에 형성될 수 있다. 대체 가능한 경우로, 상기 희생 층(1003)의 제거로 인해 남겨진 공간들에서 상기 제1소스/드레인 층(1005) 하부 부분들의 상기 노출되는 표면 상에 실리사이드화 공정을 수행하여 상기 비트라인들을 형성할 수 있다.
또한, 상기 브릿지 부분들은 각각의 그룹에서 인접한 메모리 셀 열들 사이의 홀드 층(1029')에 의해 차단된다. 상기 비트라인들이 실리사이드화 반응에 의해 형성되는 실시예에서, 상기 비트라인들을 분리하기 위해서는 이러한 브릿지 부분들을 노출시켜 상기 브릿지 부분들을 제거할 수 있어야 한다. 즉, 상기 홀드 층(1029')은 적어도 부분적으로 제거될 필요가 있다. 상기 활성 영역들의 상기 홀드 기능을 유지하기 위해, 도 16(a), 도 16(b), 도 16(c) 및 도 16(d)(도 16(a), 도 16(b), 도 16(c) 및 도 16(d)는 각각 AA', BB', CC' 및 DD'선을 따라 취한 단면도들임)을 참조하면, 상기 희생 층(1003)의 제거로 인해 남겨진 상기 공간들에는 산화물과 같은 유전체 재료(1031)가 충진될 수 있다. 상기 충진 공정들의 품질을 위해 ALD(Atomic Layer Deposition)를 사용할 수 있다.
상기 증착 후 백-식각을 수행할 수 있다. 따라서, 상기 유전체 재료(1031)는 상기 하드 마스크 층(1011) 아래에 충진된다. 여기서, 상기 홀드 층(1029')은 또한 산화물을 포함하기 때문에, 또한 백-식각될 수 있고, 그 나머지 부분들은 상기 유전체 재료와 함께 “1031”로 표시된다. 한편, 상기 유전체 재료(1031)는 그 위에 있는 상기 활성 영역들을 지지할 수 있고, 다른 한편으로 (예를 들어, 상기 기판(1001)으로부터) 상기 비트라인들을 후속해서 전기적으로 분리할 수 있다.
이러한 방식으로 SOI와 유사한 구성이 형성된다. SOI 기판을 사용하는 경우, 상기 SOI 기판의 매립된 산화물 층이 상기 홀드 기능을 제공할 수 있으므로 상기 희생 층(1031)을 제공할 필요가 없고, 또한, 상기 홀드 층을 형성하고, 상기 희생 층을 제거하며, 전술한 바와 같이 상기 유전체 층을 충진할 필요가 없다.
위에서 설명한대로, 상기 제1소스/드레인 층(1005)의 상기 하부 부분들은 상기 마스크 층(1029) 및 상기 하드 마스크 층(1011)에 의해 상기 제2방향 또는 상기 열 방향으로 연장되는 스트립 패턴들로서 정의되지만, 각각의 스트립 패턴들 사이에는 여전히 브릿지 부분들이 있다. 이러한 브릿지 부분들은 각각의 비트라인들을 분리하기 위해 제거해야 한다. 이를 위해 도 17(a), 도 17(b), 도 17(c) 및 도 17(d)(도 17(a), 도 17(b), 도 17(c) 및 도 17(d)는 각각 AA', BB', CC' 및 DD'선을 따라 취한 단면도들임)을 참조하면, 상기 제1소스/드레인 층(1005)은 선택적으로 식각될 수 있으며, 특히 등방성 식각될 수 있다. 식각 양을 조절하여 상기 브릿지 부분들에서 상기 제1소스/드레인 층(1005)을 제거할 수 있지만, 상기 제1소스/드레인 층(1005)의 하부 부분들은 상기 열 방향으로 연속적으로 연장된 채 남겨진다. 따라서, 상기 제1소스/드레인 층(1005)의 상기 하부 부분들은 상기 열 방향으로 연장되는 다수의 스트립들로 분리된다. 예를 들어, 식각 양 또는 식각 두께를 S의 절반보다 크지만(상기 브릿지 부분들이 제거될 수 있도록), Wb의 절반보다 작게 제어함으로써(상기 열 방향으로 연속 연장을 보장하도록) 달성될 수 있다. 식각 양을 쉽게 제어하기 위해 ALE 또는 디지털 식각을 사용할 수 있다.
도 18(a), 도 18(b) 및 도 18(c)(도 18(a) 및 도 18(b)는 단면도들이고, 도 18(c)는 도 18(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선 및 도 18(b)의 상기 단면도가 취해진 위치를 나타내는 EE'선이 있는 평면도임)를 참조하면, 포토레지스트(photoresist)(1033)는 상기 기판 상에 형성될 수 있고, 서브-스택들의 행(도면에서 최 우측 행)을 노출하도록 패터닝될 수 있다. 이러한 서브-스택들의 행은 나중에 메모리 셀을 형성하는데 사용되지 않고 상기 비트라인들에 대한 접촉을 형성하는데 사용될 수 있다. 물론, 접촉 저항을 줄이기 위해, 상기 비트라인들에 대한 접촉을 형성하기 위해 서로 다른 위치에 있는 서브-스택들 중 여러 행들이 선택될 수 있다. 여기에서는 한 행만 예로 들어 설명한다.
상기 포토레지스트(1033)에 의해 노출되는 서브-스택들 열의 경우, 상기 희생 게이트(1025) 및 상기 보호 층(1027)은 상기 행에서 상기 채널 층 및 상기 소스/드레인 층을 노출시키기 위해 선택적 식각에 의해 제거될 수 있고, 그런 다음 실리사이드화 반응(silicidation reaction)을 거쳐 실리사이드를 생성하여 도전성 콘택들을 형성할 수 있다.
그런 다음 도 19(a), 도 19(b), 도 19(c), 도 19(d) 및 도 19(e)(도 19(a), 도 19(b), 도 19(c), 도 19(d) 및 도 19(e)는 각각 AA', BB', CC', DD' 및 EE'선을 따라 취한 단면도들임)을 참조하면, 실리사이드화 공정은 상기 스택의 간극들을 통해 수행될 수 있다. 예를 들어, Ni와 같은 금속은 예를 들어, 이러한 간극들을 통해 ALD에 의해 증착될 수 있으며 예를 들어 200-600°C의 온도에서 어닐링될 수 있어서, 상기 증착된 금속이 반도체 재료와 반응하여 금속 실리사이드(metal silicide)(1035)를 생성한다. 상기 금속 실리사이드(1035)는 비트라인들을 형성한다. 그 다음, 미 반응 과잉 금속은 선택적 식각에 의해 제거될 수 있다. 이렇게 형성된 비트라인들(1035)은 상기 제1소스/드레인 층(1005) 아래에서 자기-정렬된다. 도 19(a)에 도시된 바와 같이, 상기 비트라인들(1035)은 상기 메모리 셀 열들 아래에서 연속적으로 연장되고, 상기 비트라인들(1035) 중 하나는 상기 포토레지스트(1033)에 의해 노출되는 상기 서브-스택들 내의 상기 반도체로부터 생성되는 상기 금속 실리사이드(콘택들로서)로부터 유도될 수 있다. 이렇게 형성된 콘택들은 상기 비트라인들과 자기-정렬된다.
여기서, 상기 기판(1001)은 또한 실리사이드화 반응을 겪을 수 있다.
여기서, 실리콘 원소와 금속 원소의 실리사이드화 반응을 예로 들어 상기 비트라인의 형성을 설명하지만, 본 발명은 이에 한정되지 않는다. 상기 제1소스/드레인 층에 함유되는 반도체 원소에 따라 Ge 등과 같은 또 다른 반도체 원소와 Ni, Pt, Co, Ti, Si, Ge 등과 같은 하나 이상의 금속 원소와의 반응으로부터 생성되는 금속 반도체 화합물을 생성하는 것도 가능하다.
그런 다음, 각각의 활성 영역들 아래에 매립되는 상기 비트라인들(1035) 및 각각의 비트라인들과 자기-정렬되는 각각의 비트라인들에 대한 콘택들이 형성된다.
다음으로, 게이트 스택들(gate stacks)이 형성될 수 있다.
도 20(a), 도 20(b), 도 20(c), 도 20(d) 및 도 20(e)(도 20(a), 도 20(b), 도 20(c), 도 20(d) 및 도 20(e)는 각각 AA', BB', CC', DD' 및 EE'선을 따라 취한 단면도들임)을 참조하면, 전기적 절연을 위해 유전체가 상기 스택의 간극들에 충진될 수 있다. 이러한 예에서, 상기 유전체는 상기 유전체 재료(1031)와 같은 산화물과 같은 재료를 가질 수 있고, 따라서 이들은 총괄적으로 “1037”로 도시된다. 이는 예를 들어 산화물을 증착하고 CMP와 같은 (상기 하드 마스크 층(1011)에서 정지되는) 평탄화 공정을 수행함으로써 행해질 수 있다. 상기 유전체 층(1037)은 상기 희생 게이트(1025)를 노출시키기 위해 상기 유전체 층(1037)의 탑 표면이 상기 채널 층(1007)의 바텀 표면보다 낮은 레벨로 낮아지도록 백-식각될 수 있다. 물론 상기 소스/드레인 층들 및 상기 비트라인들에 미치는 영향을 방지하기 위해, 상기 유전체 층(1037)은 바람직하게는 상기 보호 층(1027)의 바텀 표면보다 높은 레벨에서 그것의 탑 표면을 가진다.
상기 희생 게이트(1025)(여기서는 질소 산화물)는 선택적 식각에 의해 제거될 수 있다. 상기 희생 게이트(1025)의 제거로 인해, 상기 하드 마스크 층(1011) 아래에 간극들이 남겨진다. 예를 들어, 게이트 유전체 층(gate dielectric layer)(1039) 및 게이트 도전체 층(gate conductor layer)(1041)이 순차적으로 증착될 수 있으며, 상기 증착되는 게이트 도전체 층(1041) (및 선택적으로 게이트 유전체 층(1039))은 예를 들어 RIE에 의해 (예를 들어, 상기 기판 표면에 실질적으로 수직인 방향에서) 선택적으로 식각되어 상기 하드 마스크 층 아래의 상기 간극들에 있는 상기 게이트 스택들을 충진할 수 있다. 예를 들어, 상기 게이트 유전체 층(1039)은 두께가 약 1-5 nm 인 HfO2와 같은 고-유전율 게이트 유전체(high-k gate dielectric); 상기 게이트 도전체 층(1041)은 금속 게이트 도전체(metal gate conductor)를 포함할 수 있다. 또한, 일 함수 조절 층(work function adjustment layer)은 상기 게이트 유전체 층(1039) 및 상기 게이트 도전체 층(1041) 사이에 추가로 형성될 수 있다. 예를 들어, 산화물의 계면 층(interface layer)은 상기 게이트 유전체 층(1039)이 형성되기 전에 추가로 형성될 수 있다.
다른 실시예들에 따르면, 상기 게이트 스택들은 스토리지 구성을 형성할 수 있다. 예를 들어, 플로팅 게이트 층(floating gate layer) 또는 전하 트래핑 층(charge trapping layer) 또는 강유전성 재료(ferro-electric material) 등은 상기 게이트 도전체 층(1041)이 증착되기 전에 증착될 수 있다.
위에서 설명한대로, 상기 희생 게이트(1025)는 상기 채널 층(1007)과 자기-정렬되어, 상기 희생 층(1025)이 교체되는 상기 게이트 스택들(1039/1041)은 또한 상기 채널 층(1007)과 자기-정렬된다. 또한, 상기 게이트 스택은 또한 상기 하드 마스크 층(1011)에 대응하는 브릿지 부분들을 가진다. 즉, 도 20(c)에 도시된 바와 같이, 동일한 행에서 상기 게이트 스택이 연속적으로 연장된다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크 층(1011)을 이용하여 자기-정렬된 콘택 플러그들(contact plugs)을 추가로 형성할 수 있다. 이를 위해 도 21(a), 도 21(b), 도 21(c), 도 21(d), 도 21(e) 및 도 21(f)(도 21(a), 도 21(b), 도 21(c), 도 21(d) 및 도 21(e)는 단면도들이고, 도 21(f)는 도 21(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선, 도 21(b)의 상기 단면도가 취해진 위치를 나타내는 BB'선, 도 21(c)의 상기 단면도가 취해진 위치를 나타내는 CC'선, 도 21(d)의 상기 단면도가 취해진 위치를 나타내는 DD'선 및 도 21(e)의 상기 단면도가 취해진 위치를 나타내는 EE'선이 있는 평면도임)를 참조하면, 전기적 절연을 위해 유전체가 상기 스택의 간극들에 충진될 수 있다. 본 예에서, 상기 유전체는 상기 유전체 층(1037)과 같은 산화물과 같은 재료를 가질 수 있으며, 따라서 이들은 총괄적으로 “1043”로 도시된다. 이는 예를 들어 산화물을 증착하고 CMP와 같은 (상기 하드 마스크 층(1011)에서 정지되는) 평탄화 공정을 수행함으로써 행해질 수 있다. 상기 유전체 층(1043)은 상기 하드 마스크 층(1011)을 노출시키기 위해 상기 유전체 층(1043)의 탑 표면이 상기 하드 마스크 층(1011)의 바텀 표면보다 낮은 레벨로 낮아지도록 백-식각될 수 있다. 물론, 상기 게이트 스택들에 대한 가능한 영향을 피하기 위해, 상기 유전체 층(1043)은 바람직하게는 상기 채널 층(1007)의 탑 표면보다 높은 레벨에서 탑 표면을 가진다.
또한 상기 채널 층 및 상기 소스/드레인 층의 위 공정에서와 같이, 상기 하드 마스크 층(1011)은 상기 브릿지 부분들을 제거하기 위해 선택적으로 식각, 특히 등방성 식각될 수 있으며, 따라서 상기 하드 마스크 층(1011)은 각각의 서브-스택들에서 부분들로 분리된다. 식각 양을 제어하기 위해, ALE 또는 디지털 식각을 사용할 수 있다. 상기 공정이 동일한 방식으로 수행되기 때문에, 상기 하드 마스크 층(1011)의 분리된 부분들은 각각의 서브-스택들과 자기-정렬된다.
따라서, 메모리 셀들의 어레이의 제조가 실질적으로 완료되었다. 상기 메모리 셀들의 어레이는 행들과 열들로 배열된 메모리 셀들의 어레이를 포함한다. 동일한 메모리 셀 행에서 각각의 메모리 셀들의 게이트 스택들은 상기 행 방향으로 연속적으로 연장되어 워드라인들을 형성한다. 상기 비트라인들은 각각의 메모리 셀 열들 아래에서 자기-정렬되고 상기 열-방향으로 연장된다.
이어서, 상기 장치의 각각의 콘택들이 형성될 수 있다.
예를 들어 도 22(a) 및 도 22(b)(도 22(a) 및 도 22(b)는 각각 AA'선 및 BB'선을 따라 취한 단면도들임)을 참조하면, 유전체는 전기적 절연을 위해 상기 스택의 상기 간극들에 충진될 수 있다. 여기서, 상기 충진된 유전체는 여전히 산화물이므로 상기 이전 유전체 층(1043)과 함께 “1045”로 도시된다. 예를 들어, 산화물은 도 21(a), 도 21(b), 도 21(c), 도 21(d), 도 21(e) 및 도 21(f)에 도시된 구조에 증착될 수 있고, 상기 산화물은, 예를 들어 CMP에 의해 (상기 하드 마스크 층(1011)에서 정지되는) 평탄화되어 상기 유전체 층(1045)을 형성할 수 있다.
또한, 상기 워드라인들에 대한 상기 콘택들의 위치가 추가로 정의될 수 있다. 예를 들어, 도 23(a) 및 도 23(b)(도 23(a)은 단면도이고, 도 23(b)는 도 23(c)의 상기 단면도가 취해진 위치를 나타내는 FF'선이 있는 평면도임)을 참조하면, 포토레지스트(1047)와 같은 마스크 층이 상기 유전체 층(1043) 상에 형성되고, 상기 유전체 층(1043)은 포토리소그래피에 의해 패터닝되어 상기 워드라인들에 대한 상기 콘택들의 위치를 정의할 수 있는 여러 개구들을 포함한다. 예를 들어, 상기 개구들은 서브-스택들의 각각의 열들 사이, 특히 상대적으로 큰 간격들을 가진 두 개의 그룹들 사이에 위치할 수 있다. 각각의 개구들은 대응하는 비트라인(예를 들어, 대응하는 게이트 스택의 브릿지 부분) 위에 위치할 수 있고 인접한 개구들은 서로 이격되어 있다. 물론, 콘택 저항(contact resistance)을 줄이기 위해, 서로 다른 위치에서의 서브-스택들의 각각의 열들 사이의 위치를 선택하여 상기 비트라인들에 대한 상기 콘택들을 형성할 수 있다.
도 24(도 FF'선을 따라 취해진 단면도임)을 참조하면, 상기 유전체 층(1045)은 상기 보호 층(1027)이 적어도 부분적으로 노출될 때까지, 예를 들어 상기 포토레지스트(1047)를 마스크로 사용하는 RIE에 의해 (예를 들어, 상기 기판 표면에 실질적으로 수직인 방향으로) 선택적으로 식각될 수 있다. 따라서, 상기 유전체 층(1045)에 상기 워드라인들에 대응하는 트렌치들(trenches)이 형성되고, 상기 보호 층(1027)의 (적어도) 일부는 각각의 트렌치들의 바텀에 의해 노출될 수 있다. 이어서, 상기 포토레지스트(1047)가 제거될 수 있다.
상기 하드 마스크 층(1011)은 습식 식각 또는 RIE와 같은 선택적 식각에 의해 제거될 수 있다. 또한, 상기 워드라인들에 대응하는 상기 트렌치들에서 상기 게이트 도전체 층을 노출시키기 위해 습식 식각 또는 RIE와 같은 선택적 식각에 의해 상기 노출된 보호 층(1027) 및 상기 보호 층(1027)의 제거로 인해 노출된 상기 게이트 유전체 층이 제거될 수 있다. 도 25(a) 및 도 25(b)(도 25(a) 및 도 25(b)는 각각 AA' 및 FF' 선들을 따라 취한 단면도들임)에 도시된 바와 같이, 예를 들어 상기 하드 마스크 층(1011)의 제거로 인해 상기 유전체 층(1045)에 남겨진 상기 공간들에 W와 같은 금속과 같은 도전성 재료가 충진될 수 있으며, 상기 보호 층(1027) 및 상기 게이트 유전체 층은 상기 메모리 셀들의 콘택 플러그들(contact plugs)(1049c), 상기 비트라인들의 콘택 플러그들(contact plugs)(1049b), 상기 워드라인들의 콘택 플러그들(contact plugs)(1049w)을 형성한다. 상기 콘택 플러그들(1049c 및 1049b)은 상기 하드 마스크 층(1011)을 대체함으로써 획득된다. 상기 하드 마스크 층(1011)은 도 25(a)에 도시된 바와 같이 하부의 서브-스택들과 자기-정렬되기 때문에, 상기 메모리 셀들의 상기 콘택 플러그들(1049c)은 또한 각각의 메모리 셀들(특히 상기 제2소스/드레인 층(1009)과 같은 그들의 활성 영역들)과 자기-정렬되고, 상기 비트라인들의 상기 콘택 플러그들(1049b)은 상기 비트라인 콘택들의 상기 금속 반도체 화합물의 부분들과 자기-정렬된다. 또한 도 25(b)에 도시된 바와 같이, 상기 워드라인들의 상기 콘택 플러그들(1049w)의 하부 부분들은 상기 보호 층(1027) 및 상기 게이트 유전체 층을 대체함으로써 획득되고, 따라서 또한 하부의 게이트 도전체 층 또는 상기 워드라인들과 자기-정렬된다.
1T1C 구성이 형성되는 예에서, 커패시터들과 같은 스토리지 요소들이 추가로 형성될 수 있다. 예를 들어, 도 26(a), 도 26(b) 및 도 26(c)(도 26(a) 및 도 26(b)는 단면도들이고, 도 26(c)는 도 26(a)의 상기 단면도가 취해진 위치를 나타내는 AA'선 및 도 26(b)의 상기 단면도가 취해진 위치를 나타내는 FF'선이 있는 평면도임)를 참조하면, 예를 들어, 제1두께를 가지는 산화물의 층간 유전체 층이 상기 유전체 층(1045) 상에 형성되고, 각각의 수직형 장치들에 대응하는 스토리지 요소들은 상기 제1두께를 가지는 상기 층간 유전체 층에 형성될 수 있다. 예를 들어, 각각의 수직형 장치들에 대응하는 홀들을 식각할 수 있고, 제1플레이트 층(1053), 용량성 유전체 층(1055) 및 제2플레이트 층(1057)이 스토리지 요소들로서 커패시터들을 형성하기 위해 상기 홀들에 순차적으로 충진된다. 예를 들어, 상기 제1플레이트 층(1053) 및 상기 제2플레이트 층(1057)은 금속을 포함할 수 있고, 용량성 유전체 층(1055)은 고-유전율 유전체를 포함할 수 있다. 상기 커패시터들은 각각의 콘택 플러그들(1049c)을 통해 각각의 수직형 장치들의 상부 소스/드레인 영역들에 전기적으로 연결될 수 있다.
이어서, 예를 들어 제2두께를 가지는 산화물의 층간 유전체 층이 추가로 형성될 수 있다. 상기 제2두께를 가지는 상기 층간 유전체 층은 상기 제1두께를 가지는 상기 층간 유전체 층 및 유전체 층(1045)과 함께 “1051”로 도시된다. 각각의 커패시터들의 제2플레이트 층(1061)에 대한 전기적 콘택들(1059c), 각각의 비트라인들의 상기 콘택 플러그들(1049b)에 대한 전기적 콘택들(1059b) 및 각각의 워드라인들의 상기 콘택 플러그들(1049w)에 대한 전기적 콘택들(1059w)이 상기 층간 유전체 층(1051)에 형성될 수 있다. 이러한 콘택들은 상기 층간 유전체 층의 홀들을 식각하고 그 안에 예를 들어 W와 같은 금속과 같은 도전성 재료를 충진함으로써 형성될 수 있다. 예를 들어, TiN의 확산 방지층(diffusion barrier layer)은 상기 금속이 충진되기 전에 상기 홀들의 측벽들 상에 추가로 형성될 수 있다.
본 발명의 실시예들에 따른 상기 반도체 메모리 장치들은 다양한 전자 장치에 적용될 수 있다. 예를 들어, 상기 전자 장치는 이러한 메모리 장치 및 프로세서(processor)를 포함할 수 있고, 프로세서는 상기 반도체 메모리 장치로부터 데이터를 읽고 쓸 수 있다. 상기 전자 장치는 상기 프로세서에 작동 가능하게 결합되는 디스플레이(display) 및 무선 송수신기(transceiver) 등과 같은 구성요소들을 추가 포함할 수 있다. 이러한 전자 장치는, 예를 들어, 스마트 폰, 컴퓨터, 태블릿 PC, 인공지능, 웨어러블 장치, 모바일 전원공급 장치 등이 될 수 있다.
상기 설명에서 다양한 층의 패터닝, 식각 등과 같은 기술에 대해서는 상세하게 설명하지 않았다. 다양한 기술적 수단이 원하는 형상으로 상기 층, 영역 등을 형성하기 위해 이용될 수 있다는 것이 당업자에 의해 이해되어야 한다. 또한, 동일한 구조를 형성하기 위해 당업자는 전술한 것과 완전히 동일하지 않은 공정을 고안할 수 있다. 다양한 실시예들이 각각 위에서 설명되었지만, 다양한 실시예들에서의 측정이 유리하게 조합되어 사용될 수 없다는 것을 의미하지는 않는다.
본 발명의 실시예들은 위에서 설명되었다. 그러나, 이러한 실시예들은 본 발명의 범위를 제한하기보다는 예시적인 목적으로만 제공된다. 본 발명의 범위는 첨부된 청구 범위 및 그 균등물에 의해 정의된다. 당업자는 본 발명의 범위를 벗어나지 않고 다양한 변경 및 수정을 할 수 있으며, 이는 모두 본 발명의 범위에 속한다.

Claims (35)

  1. 반도체 메모리 장치에 있어서,
    기판(substrate);
    상기 기판 상에 제공되는 메모리 셀들(memory cells)의 어레이 - 상기 메모리 셀들은 행들(rows) 및 열들(columns)로 배열되고, 각각의 메모리 셀들은 수직으로 연장되는 필러-형상의 활성 영역(pillar-shaped active region)을 포함하고, 상기 필러-형상의 활성 영역은 상부와 하부 단부들 각각에 있는 소스/드레인 영역들(source/drain regions) 및 상기 소스/드레인 영역들 사이에 있는 채널 영역(channel region)을 포함함 -; 및
    상기 기판 상에 형성되는 다수의 비트라인들(bit lines) - 각각의 비트라인들은 메모리 셀들의 상기 열들 중 대응하는 열 아래에 위치되고, 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들에 전기적으로 연결됨 -;
    각각의 메모리 셀들은 대응하는 채널 영역의 주변부 주위에 형성된 게이트 스택(gate stack)을 추가 포함하고, 메모리 셀들의 행들 중 각각의 행은 상기 행 방향으로 연속적으로 연장되는 상기 행 내의 각각의 메모리 셀들의 상기 게이트 스택들 내에 포함되는 게이트 도전체 층들(gate conductor layers)을 가져, 워드라인들(word lines) 중 대응하는 워드라인을 형성하고,
    상기 비트라인들의 각각은 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들과 정렬되고,
    메모리 셀의 열 방향에서, 비트라인 콘택들은 상응하는 비트라인과 실질적으로 중심 정렬되는,
    반도체 메모리 장치.
  2. 반도체 메모리 장치에 있어서,
    기판(substrate);
    상기 기판 상에 제공되는 메모리 셀들(memory cells)의 어레이 - 상기 메모리 셀들은 행들(rows) 및 열들(columns)로 배열되고, 각각의 메모리 셀들은 수직으로 연장되는 필러-형상의 활성 영역(pillar-shaped active region)을 포함하고, 상기 필러-형상의 활성 영역은 상부와 하부 단부들 각각에 있는 소스/드레인 영역들(source/drain regions) 및 상기 소스/드레인 영역들 사이에 있는 채널 영역(channel region)을 포함함 -;
    상기 기판 상에 형성되는 다수의 비트라인들(bit lines) - 각각의 비트라인들은 메모리 셀들의 상기 열들 중 대응하는 열 아래에 위치되고, 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들에 전기적으로 연결됨 -; 및
    비트라인 콘택들의 각각은 그 바텀에 금속 반도체 화합물을 포함하고,
    각각의 메모리 셀들은 대응하는 채널 영역의 주변부 주위에 형성된 게이트 스택(gate stack)을 추가 포함하고, 메모리 셀들의 행들 중 각각의 행은 상기 행 방향으로 연속적으로 연장되는 상기 행 내의 각각의 메모리 셀들의 상기 게이트 스택들 내에 포함되는 게이트 도전체 층들(gate conductor layers)을 가져, 워드라인들(word lines) 중 대응하는 워드라인을 형성하고,
    상기 비트라인들의 각각은 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들과 정렬되고,
    상기 열의 방향으로, 상기 비트라인 콘택들의 각각에서 상기 금속 반도체 화합물은 상기 비트라인들 중 대응하는 비트라인과 실질적으로 중앙 정렬되는,
    반도체 메모리 장치.
  3. 반도체 메모리 장치에 있어서,
    기판(substrate);
    상기 기판 상에 제공되는 메모리 셀들(memory cells)의 어레이 - 상기 메모리 셀들은 행들(rows) 및 열들(columns)로 배열되고, 각각의 메모리 셀들은 수직으로 연장되는 필러-형상의 활성 영역(pillar-shaped active region)을 포함하고, 상기 필러-형상의 활성 영역은 상부와 하부 단부들 각각에 있는 소스/드레인 영역들(source/drain regions) 및 상기 소스/드레인 영역들 사이에 있는 채널 영역(channel region)을 포함함 -;
    상기 기판 상에 형성되는 다수의 비트라인들(bit lines) - 각각의 비트라인들은 메모리 셀들의 상기 열들 중 대응하는 열 아래에 위치되고, 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들에 전기적으로 연결됨 -; 및
    상기 비트라인들의 각각은 상기 하부 단부에서 상기 소스/드레인 영역의 표면 상에 형성되는 금속 반도체 화합물(metal semiconductor compound)을 포함하고,
    각각의 메모리 셀들은 대응하는 채널 영역의 주변부 주위에 형성된 게이트 스택(gate stack)을 추가 포함하고, 메모리 셀들의 행들 중 각각의 행은 상기 행 방향으로 연속적으로 연장되는 상기 행 내의 각각의 메모리 셀들의 상기 게이트 스택들 내에 포함되는 게이트 도전체 층들(gate conductor layers)을 가져, 워드라인들(word lines) 중 대응하는 워드라인을 형성하고,
    상기 비트라인들의 각각은 상기 대응하는 열 내의 각각의 메모리 셀들의 하부 단부들에서 상기 소스/드레인 영역들과 정렬되고,
    비트라인 콘택들의 각각에서 상기 금속 반도체 화합물은 상기 필러-형상의 활성 영역의 형상과 실질적으로 동일한 형상을 가지는,
    반도체 메모리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비트라인들의 각각은 상기 대응하는 열의 방향으로 연장하고, 상기 대응하는 열 내의 상기 각각의 메모리 셀들과 중첩되는 제1부분들 및 상기 각각의 제1부분들 사이에서 연장되는 제2부분들을 포함하고,
    상기 비트라인의 상기 제1부분의 주변부의 적어도 일부는 대응하는 메모리 셀의 주변부의 일부와 실질적으로 동일한 형상을 가지는,
    반도체 메모리 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 비트라인들의 각각은 상기 하부 단부에서 상기 소스/드레인 영역의 표면 상에 형성되는 금속 반도체 화합물(metal semiconductor compound)을 포함하는,
    반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 금속 반도체 화합물은 Ni, Pt, Co, Ti, Si, Ge 또는 이들의 조합을 포함하는 금속 요소(metal element)를 포함하는,
    반도체 메모리 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    비트라인 콘택들의 각각은 상기 금속 반도체 화합물 상의 도전성 플러그(conductive plug)를 추가 포함하고,
    상기 도전성 플러그는 수직 방향으로 상기 금속 반도체 화합물과 실질적으로 중앙 정렬되는,
    반도체 메모리 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    각각의 메모리 셀들의 상기 게이트 스택들은 실질적으로 동일한 평면에 있는,
    반도체 메모리 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 워드라인들은 각각의 메모리 셀들의 상기 게이트 스택들과 실질적으로 동일한 평면에 있는,
    반도체 메모리 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 소스/드레인 영역들 및 상기 채널 영역은 상이한 반도체 재료 층들(different semiconductor material layers)을 포함하는,
    반도체 메모리 장치.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    각각의 필러-형상의 활성 영역들 위에 형성되고, 각각의 활성 영역들의 상부 단부들에서 각각의 소스/드레인 영역들에 전기적으로 연결되는 스토리지 요소들(storage elements);
    을 추가로 포함하는,
    반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 스토리지 요소들은 커패시터들(capacitors)을 포함하는,
    반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 각각의 스토리지 요소들을 상기 각각의 소스/드레인 영역들과 전기적으로 연결하기 위해, 상기 각각의 활성 영역들의 상기 상부 단부들에서 상기 각각의 스토리지 요소들 및 상기 각각의 소스/드레인 영역들 사이에 제공되는 도전성 플러그들(conductive plugs);
    을 추가 포함하고,
    상기 각각의 도전성 플러그들은 상기 각각의 활성 영역들의 상기 상부 단부들에서 상기 각각의 소스/드레인 영역들과 실질적으로 중앙 정렬되는,
    반도체 메모리 장치.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메모리 셀들의 상기 게이트 스택들은 플로팅 게이트 구성(floating gate configuration) 또는 전하 트래핑 층(charge trapping layer) 또는 강유전성 재료(ferro-electric material)를 포함하는,
    반도체 메모리 장치.
  15. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 채널 영역들은 단결정 반도체 재료(single-crystalline semiconductor material)를 포함하는,
    반도체 메모리 장치.
  16. 제1항 또는 제2항 에 있어서,
    메모리 셀들의 각각의 두 개의 인접한 열들을 그룹으로 취하여 볼 때, 각각의 그룹 내의 인접한 열들 사이의 간격은 두 개의 인접한 그룹들 내의 서로 대향하는 열들 사이의 간격보다 작은,
    반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 각각의 워드라인들에 대한 워드라인 콘택들을 추가 포함하고,
    상기 워드라인 콘택들의 각각은 두 개의 인접한 그룹들 사이의 위치에 제공되는,
    반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 각각의 워드라인들과 전기적 연결을 형성하는 상기 각각의 워드라인 콘택들의 적어도 일부는 상기 각각의 워드라인들과 자기-정렬되는,
    반도체 메모리 장치.
  19. 제16항에 있어서,
    인접한 행들 내의 서로 대향하는 메모리 셀들 사이의 간격은 각각의 그룹 내의 인접한 열들 사이의 상기 간격보다 작은,
    반도체 메모리 장치.
  20. 반도체 메모리 장치의 제조 방법에 있어서,
    기판(substrate) 상에 제1소스/드레인 층(first source/drain layer), 채널 층(channel layer), 제2소스/드레인 층(second source/drain layer) 및 하드 마스크 층(hard mask layer)의 스택(stacks)을 제공하는 단계;
    상기 스택을 행들과 열들로 배열되는 서브-스택들(sub-stacks)의 어레이로 패터닝하는 단계 - 각각의 행들 내에서, 상기 서브-스택들 중 인접한 서브-스택들은 그 사이에 브릿지 부분들(bridge portions)을 가짐 -;
    서브-스택들의 상기 각각의 열들 내의 상기 제1소스/드레인 층의 하부 부분들에서, 상기 각각의 열의 방향으로 연장되는 다수의 비트라인들(bit lines)을 형성하는 단계; 및
    상기 하드 마스크 층 아래에 상기 채널 층의 주변부 주위를 둘러싸도록 게이트 스택들(gate stacks)을 형성하는 단계 - 상기 각각의 행들 내에서, 게이트 스택들은 상기 하드 마스크 층의 브릿지 부분들에 대응하는 브릿지 부분들을 가지며, 각각의 워드라인들(word lines)을 형성함 -;
    를 포함하되,
    상기 패터닝은 상기 제1소스/드레인 층의 상부 부분들(upper portions)에 대해 수행되지만, 상기 제1소스/드레인 층의 상기 하부 부분들에 대해 수행되지 않아, 상기 제1소스/드레인 층의 상기 하부 부분들이 상기 열 방향으로 연속적으로 연장된 상태를 유지하고,
    상기 비트라인들을 형성하는 단계는 상기 제1소스/드레인 층의 표면 부분이 금속 요소와 반응하여 도전성 금속 반도체 화합물(conductive metal semiconductor compound)을 생성하게 하는 단계를 포함하며,
    상기 비트라인들을 형성하는 단계는, 비트라인들을, 메모리 셀의 열 방향에서 비트라인 콘택들이 상응하는 비트라인과 실질적으로 중심 정렬되도록 형성하거나, 또는, 비트라인 콘택들의 각각 중의 금속 반도체 화합물이 상기 필러-형상의 활성 영역의 형상과 실질적으로 동일한 형상을 가지도록 형성하는 것을 포함하는,
    반도체 메모리 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 비트라인들을 형성하는 단계는:
    상기 채널 층의 브릿지 부분들을 제거하도록 상기 채널 층을 선택적으로 식각하여, 상기 채널 층의 수직 측벽들이 상기 하드 마스크 층의 수직 측벽들에 대해 리세스되도록 하고, 상기 리세스 및 상기 브릿지 부분들의 제거로 인해 남겨진 공간에 희생 게이트(sacrificial gate)를 형성하는 단계;
    상기 제2소스/드레인 층 및 상기 제1소스/드레인 층의 상기 상부 부분들을 선택적으로 식각하여 이들의 각각의 브릿지 부분들을 제거함으로써, 상기 제2소스/드레인 층의 수직 측벽들 및 상기 제1소스/드레인 층의 상기 상부 부분들이 상기 하드 마스크 층의 상기 수직 측벽들에 대해 리세스되도록 하고, 상기 리세스 및 상기 브릿지 부분들의 제거로 인해 남겨진 공간에 소스/드레인 보호 층(source/drain protection layer)을 형성하는 단계;
    상기 제1소스/드레인 층의 상기 하부 부분들을 선택적으로 식각하여, 상기 제1소스/드레인 층을 상기 각각의 열들 아래의 상기 열 방향으로 연장되는 부분들로 분리하는 단계; 및
    상기 제1소스/드레인 층의 노출되는 표면이 금속 요소와 반응하여 상기 비트라인들을 형성하는 단계;
    를 포함하는,
    반도체 메모리 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 스택은 상기 제1소스/드레인 층 아래에 제공되는 희생 층(sacrificial layer)을 추가 포함하고,
    상기 비트라인들을 형성하는 단계는, 상기 소스/드레인 보호 층을 형성하는 단계 이후 및 상기 제1소스/드레인 층의 하부 부분들을 분리하는 단계 이전에:
    상기 각각의 열들 사이의 위치들에서, 상기 희생 층이 관통 노출되는 상기 기판으로의 공정 경로들(processing paths)을 개방하는 단계;
    서브-스택들의 두 개의 인접한 열들의 그룹에 대해, 상기 그룹 내의 상기 서브-스택들의 두 열들 사이의 공정 경로 내의 상기 기판 상에, 상기 희생 층을 노출시키기 위해 각각의 그룹들 사이의 상기 공정 경로들을 유지하면서 상기 그룹 내의 서브-스택들의 상기 두 개의 열들을 홀드하는 제1홀드 층(first hold layer)을 형성하는 단계;
    상기 공정 경로들을 통해 상기 희생 층을 선택적으로 식각하여 상기 희생 층을 제거하는 단계; 및
    상기 희생 층의 제거로 인해 남겨진 공간을 제2홀드 층(second hold layer)으로 충진하는 단계;
    를 추가 포함하는,
    반도체 메모리 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 공정 경로들을 개방하는 단계는:
    상기 서브-스택들의 상기 어레이가 형성되는 상기 기판 상에 마스크 층(mask layer)을 형성하는 단계 - 상기 마스크 층은 서브-스택들의 상기 각각의 열들 내의 상기 열 방향으로 서로 인접한 서브-스택들 사이의 영역들을 커버하며, 서브-스택들의 상기 각각의 열들 사이의 영역들을 노출시키며, 서브-스택들의 인접한 열들 내의 상기 하드 마스크 층의 부분들의 부분적으로 대향하는 측벽들을 노출시킴 -; 및
    상기 마스크 층 및 상기 하드 마스크 층을 마스크로 사용하여 상기 제1소스/드레인 층 및 상기 희생 층을 선택적으로 식각하여, 상기 제1소스/드레인 층 및 상기 희생 층을 컷 오프하는 단계;
    를 포함하는,
    반도체 메모리 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 마스크 층은 서브-스택들의 상기 각각의 열들 내의 상기 열 방향으로 서로 인접한 상기 서브-스택들 사이에서 각각 연장되는 스트립 패턴들(strip patterns)을 포함하는,
    반도체 메모리 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 스트립 패턴들의 각각은 상기 열 방향으로 브릿지 부분들의 각각의 크기보다 큰, 상기 행 방향으로 크기를 가지는,
    반도체 메모리 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 열 방향으로 인접한 서브-스택들 사이의 간격은 상기 행 방향으로 인접한 서브-스택들 사이의 간격보다 작으며;
    상기 마스크 층을 형성하는 단계는:
    상기 열 방향으로 인접한 서브-스택들 사이의 상기 간격의 절반보다 크고, 상기 행 방향으로 인접한 서브-스택들 사이의 상기 간격의 절반보다 작은 막 두께를 가지는 마스크 재료 층(mask material layer)을 증착하는 단계; 및
    상기 증착된 마스크 재료 층의 상기 막 두께 이상의 두께로 상기 증착된 마스크 재료 층을 백-식각하는 단계;
    를 포함하는,
    반도체 메모리 장치의 제조 방법.
  27. 제26항에 있어서,
    각각의 그룹 내의 서브-스택들의 인접한 열들 사이의 간격은 두 개의 인접한 그룹들 내의 서브-스택들의 대향하는 열들 사이의 간격보다 작고;
    상기 제1홀드 층을 형성하는 단계는:
    각각의 그룹 내의 서브-스택들의 인접한 열들 사이의 상기 간격의 절반보다 크고, 두 개의 인접한 그룹들 내의 서브-스택들의 대향하는 열들 사이의 상기 간격의 절반보다 작은 막 두께를 가지는 홀드 재료 층(hold material layer)을 증착하는 단계; 및
    상기 증착된 홀드 재료 층의 상기 막 두께 이상의 두께로 상기 증착된 홀드 재료 층을 백-식각하는 단계;
    를 포함하는,
    반도체 메모리 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 홀드 재료 층 및 상기 마스크 재료 층은 동일한 재료를 포함하는,
    반도체 메모리 장치의 제조 방법.
  29. 제21항에 있어서,
    상기 게이트 스택들을 형성하는 단계는:
    상기 희생 게이트를 제거하는 단계; 및
    상기 하드 마스크 층 아래의 상기 희생 게이트의 제거로 인해 남겨진 공간에 상기 게이트 스택들을 형성하는 단계;
    를 포함하는,
    반도체 메모리 장치의 제조 방법.
  30. 제21항에 있어서,
    상기 반응 단계 이전에:
    서브-스택들의 적어도 하나의 행 내에 형성되는 상기 희생 게이트 및 상기 소스/드레인 보호 층을 제거하여, 상기 채널 층 및 상기 소스/드레인 층들의 대응하는 부분들을 노출시킴으로써, 상기 채널 층 및 상기 소스/드레인 층들의 상기 노출되는 부분들도 후속적으로 상기 금속 요소와 웰(well)로써 반응하는 단계;
    를 포함하는,
    반도체 메모리 장치의 제조 방법.
  31. 제20항에 있어서,
    상기 하드 마스크 층을 선택적으로 식각하여 그의 상기 브릿지 부분들을 제거하는 단계; 및
    상기 하드 마스크 층을 도전성 플러그들(conductive plugs)로 대체하는 단계;
    를 추가 포함하는,
    반도체 메모리 장치의 제조 방법.
  32. 제20항에 있어서,
    상기 패터닝은 스페이서 이미지 전사(spacer image transfer: SIT) 방법으로 수행되는,
    반도체 메모리 장치의 제조 방법.
  33. 제1항 내지 제3항 중 어느 한 항의 상기 반도체 메모리 장치를 포함하는,
    전자 장치.
  34. 제33항에 있어서,
    상기 반도체 메모리 장치로부터/상기 반도체 메모리 장치로 데이터를 읽고/쓰도록 구성되는 프로세서(processor); 및
    상기 프로세서에 동작 가능하게 결합되는 디스플레이(display) 및 무선 송수신기(wireless transceiver);
    를 포함하는,
    전자 장치.
  35. 제33항에 있어서,
    상기 전자 장치는 스마트 폰, 컴퓨터, 태블릿 컴퓨터, 인공지능 장치, 웨어러블 장치 또는 모바일 전원공급 장치를 포함하는,
    전자 장치.

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