CN111785719B - 半导体存储器、其制作方法及电子设备 - Google Patents

半导体存储器、其制作方法及电子设备 Download PDF

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Abstract

本公开提供一种半导体存储器、其制作方法及一种电子设备。本公开的半导体存储器包括：位线层，具有至少一条位线；有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面的投影在同一条位线上；贴着有源区的侧壁形成的栅堆叠；以及，存储层，位于所述有源层上方并且包括至少两个存储区。该半导体存储器通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。

Description

半导体存储器、其制作方法及电子设备
技术领域
本公开涉及半导体技术领域，具体涉及一种半导体存储器、其制作方法及电子设备。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是一种半导体存储器，通常包括位单元的阵列，每一个单元能够存储信息的位。典型的单元配置由用于存储电荷(即信息的位)的电容器以及在读取和写入操作期间提供到电容器的存取信号的存取晶体管组成。存取晶体管连接在位线和电容器之间，并且被字线信号选通(接通或关断)。在读取操作期间，经由相关联的位线从所述单元读取所存储的信息的位。在写入操作期间，经由晶体管从位线将信息的位存储在单元中。单元本质上是动态的(由于泄漏)，并且因此必须被周期性地刷新。
现有的DRAM的制造方法是，垂直线上依序是有源区(晶体管源/漏所在区域)、位线(Bit Line，简称BL)和存储区(电容器所在区域)，各区域互相分离，因此还具有连接有源区和位线的第一接触(即位线节点接触)和连接有源区和存储区的第二接触(即存储节点接触)。这时，连接最上层存储区的第二接触通过第一接触和位线存在的平面以连接存储区的电极。
因此，如果第一接触和第二接触之间缺乏工艺裕度(margin)，会导致电流泄露，如果第二接触和位线之间的分离距离不足，也会导致电干扰现象等问题，以上对当前DRAM技术的开发造成困难。
发明内容
本公开的目的是提供一种半导体存储器、一种半导体存储器的制作方法及一种电子设备。
本公开第一方面提供一种半导体存储器，包括：
位线层，具有至少一条位线；
有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面的投影在同一条位线上；
贴着有源区的侧壁形成的栅堆叠；以及，
存储层，位于所述有源层上方并且包括至少两个存储区。
本公开第二方面提供一种半导体存储器的制作方法，包括：
提供衬底；
在所述衬底上形成至少一条位线，并在所述位线上形成位线隔离膜；
形成垂直于位线的有源区，所述有源区底部穿过所述位线隔离膜与所述位线接触，有源区在位线所在水平面投影的方向与位线方向平行；
形成横穿所述有源区的纵隔离层，将所述有源区一分为二，所述纵隔离层的底部与位线接触；
贴着有源区侧壁形成栅堆叠；
在所述有源区顶部形成着陆焊盘及存储区，所述有源区顶部通过所述着陆焊盘与所述存储区接触。
本公开第三方面提供一种电子设备，包括：
如第一方面中所述的半导体存储器。
本公开与现有技术相比的优点在于：
(1)位线平面上没有其它导电体物质，可以减少位线电容。
(2)由于位线平面上没有其它导电体物质，因此可以增加位线的宽度，以减少位线的电阻。
(3)形成垂直沟道，便于调整沟道长度。
(4)在沟道工艺中，位线接触和存储接触工艺可以一起进行，因此工艺可以简单化。
(5)位线及位线接触和存储接触工艺不在同一平面进行，因此无需考虑分离裕度。
(6)将一个沟道制成两个栅极共用的形态，改善了沟道和栅极工艺裕度。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了本公开所提供的一种半导体存储器的平面图；
图2示出了沿着图1中的线a截取的横截面图；
图3示出了沿着图1中的线b截取的横截面图；
图4示出了沿着图1中的线b′截取的横截面图；
图5示出了本公开所提供的一种半导体存储器的制作方法的流程图；
图6A示出了本公开半导体存储器制作方法中位线形成阶段后的平面图；
图7A示出了本公开半导体存储器制作方法中沟道形成阶段后的平面图；
图8A示出了本公开半导体存储器制作方法中栅极隔离膜形成阶段后的平面图；
图9A示出了本公开半导体存储器制作方法中栅极形成阶段后的平面图；
图6B至9B是沿图6A至图9A的线a截取的横截面图；
图6C至9C是沿图6A至图9A的线b截取的横截面图；
图8D至9D是沿图8A至图9A的线b′截取的横截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/ 层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
现有的DRAM的制造方法是，垂直线上依序是有源区所在层、位线所在层层和存储区所在层，各区域互相分离，因此还具有连接有源区和位线的第一接触(即位线节点接触)和连接有源区和存储区的第二接触(即存储节点接触)。这时，连接最上层存储区的第二接触通过第一接触和位线存在的平面以连接存储区的电极。
因此，如果第一接触和第二接触之间缺乏工艺裕度(margin)，会导致电流泄露，如果第二接触和位线之间的分离距离不足，也会导致电干扰现象等问题。
为了解决上述现有技术中存在的问题，本公开实施例提供一种半导体存储器、一种半导体存储器的制作方法及一种电子设备，下面结合附图进行说明。
图1示出了本公开所提供的一种半导体存储器的平面图；图2示出了沿着图1中的线a截取的横截面图；图3示出了沿着图1中的线b截取的横截面图；图4示出了沿着图1中的线b′截取的横截面图。
请参考图1至图4，所述半导体存储器包括：垂直方向上，从下至上依次设置的位线层100、有源层200，存储层300，以及贴着有源区200的侧壁形成的栅堆叠210。
具体的，位线层100具有至少一条位线110；有源层200位于所述位线层100上方并且包括至少两个有源区211；存储层300位于所述有源层上方并且包括至少两个存储区；所述两个有源区211之间通过与位线相接的纵隔离层 230隔离。在本发明的实施例中，存储区包括电容结构，例如可以是下电极、介质层和上电极。
具体的，所述两个有源区211在位线层所在水平面的投影在同一条位线上。
具体的，所述两个有源区211在位线层所在水平面投影的连线与位线方向平行。
具体的，所述有源区211水平截面为矩形。
具体的，所述栅堆叠210包括栅介质层213和栅导体层212，栅堆叠的高度低于有源区。所述栅介质层贴着所述有源区和纵隔离层之间形成沟槽的侧壁和底壁，栅导体层位于其中。
具体的，所述位线层100还包括：位线衬底120，所述至少两条位线110 位于所述位线衬底120上；以及，覆盖所述至少两条位线110的位线隔离膜 130。
具体的，所述位线衬底120的制作材料可以为二氧化硅，所述位线110的制作材料可以为钨，所述位线隔离膜130的制作材料可以为氮化硅。当然，上述各部分的制作材料也可以是符合要求的其他材料，本公开对此不进行限定。
继续参考图1至图4，所述有源区211可以包括垂直于所述位线层100顶表面设置的有源区211和栅导电层212；以及，位于所述有源区211和栅导电层212之间的栅介质层213。
具体的，所述有源区211底部穿过所述位线隔离膜130与位线110接触。所述有源区211顶部通过着陆焊盘220与存储区接触。所述栅导电层212顶部低于所述有源区211顶部。
具体的，所述有源区211的制作材料可以为多晶硅，所述栅导电层212和着陆焊盘220的制作材料可以为钨，所述栅介质层213的制作材料可以为二氧化硅，所述纵隔离层230的制作材料可以为氮化硅。
相较于现有的半导体存储器，本公开提供的半导体存储器通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
请参考图5，本公开实施例还提供了一种半导体存储器的制作方法，用于制备如上实施例中的半导体存储器；图6A至图9A以及图1示出了半导体存储器的制作方法的实施例的各个阶段。图6B至9B以及图2是沿图6A至图9A 以及图1的线a截取的横截面图；图6C至9C以及图3是沿图6A至图9A以及图1中的线b截取的横截面图；图8D至9D以及图4是沿图8A至图9A以及图1中的线b′截取的横截面图。
所述制作方法包括以下步骤：
步骤S101：提供衬底120；
步骤S102：在所述衬底120上形成至少一条位线110，并在所述位线110 上形成位线隔离膜130；
具体的，参考图6A至图6C，上述衬底120的制作材料可以为二氧化硅，并且具有一定厚度。然后可以通过相关工艺在衬底120上形成如图所示的位线 110的图案，以及在位线110上沉积位线隔离膜130，具体的，位线110的制作材料可以为钨，位线隔离膜130的制作材料可以为氮化硅。当然，上述各部分的制作材料也可以是符合要求的其它材料，本公开对此不进行限定。可见，由于在位线平面上没有设置其它导电体物质，因此可以减少位线电容，并且可以通过增加位线的宽度，来减少位线的电阻。
步骤S103：形成垂直于两条位线110的有源区211，所述有源区211底部穿过所述位线隔离膜130与所述两条位线接触，有源区在位线所在水平面投影的方向与位线方向平行；
具体的，参考图7A至图7C，进行形成位线隔离膜130的工艺后，在位线上方形成有源区211的工艺。首先在位线隔离膜130上进行氧化物(如，二氧化硅)的沉积，在沉积了一定厚度的氧化物后，在该氧化物中通过光刻技术形成有源区211的图案(如，垂直条形接触孔)，该图案的底部在两条位线110 的顶表面，然后沉积填入多晶硅形成有源区211，然后在沉积多晶硅之后的顶表面采用化学机械研磨(CMP)或回刻蚀(etch back)工艺进行平坦化处理。本步骤中，形成垂直的有源区，使得容易调整长度。并且通过该步骤，有源区和位线直接连接，无需再进行其它接触工艺，因此可以简化工艺步骤。
步骤S104：形成横穿所述有源区211的纵隔离层230，以将所述有源区 211一分为二，形成两个有源区(例如211a和211b)，所述纵隔离层230的底部与位线110接触；可以理解，形成纵隔离层230前，有源区211垂直位于两条位线(例如,110a和110b)，形成纵隔离层230后，形成两个有源区211a和 211b，其中，有源区211a与位线110a接触，有源区211b与位线110b接触。
具体的，参考图8A至图8D，如图所示，在制作纵隔离层时，进行图形化将有源区分为两半，即有源区211被纵隔离层230一分为二，通过这一工艺可以快速形成多个有源区211。可以通过光刻技术形成纵隔离层230的图案，填入氮化硅(SiN)隔离膜，然后进行CMP或etch back工艺来平坦化的阶段。本步骤中，将一个有源区制成两个栅极共用的形态,改善了有源区和栅极制作的工艺裕度。
步骤S105：贴着有源区211侧壁形成栅堆叠210；
具体的，参考图9A至图9D，如图所示，将纵隔离层230间的氧化物 (Oxide)膜质进行湿蚀刻(Wet etch)去除。其中栅介质层213贴着有源区 211和纵向隔离层230形成的凹槽进行淀积，然后在栅介质层213上淀积形成栅导电层212的各层材料。接着可以进行栅堆叠的回刻，使得栅堆叠的高度比有源区高度低，以便后续有源区与存储区的连接，不需要另外进行有源区与存储区连接的接触结构工艺。接着可以进行分离电极(Node)工艺，在整个半导体结构表面形成栅极线之间的隔离掩模，例如可以沿垂直于位线方向形成掩模图案(如图9A中所示的I-I′折线)，将要隔离的区域暴露出来(如图9B中所示的N线，将栅电极分离，未在其它部分一一示出)，对BM/W进行回刻工艺，至所述位线隔离膜130露出。栅电极分离后，在回刻的区域填入SiN，并进行 CMP来平坦化。
步骤S106：在所述有源区211顶部形成着陆焊盘220及存储区(未具体示出)，所述有源区211顶部通过所述着陆焊盘220与所述存储区接触。存储区可以包含电容结构。
具体的，参考图1至图4，如图所示，为了形成存储区，在有源区211上形成蜂巢样的着陆焊盘(Landing PAD)，着陆焊盘的制作材料可以为钨，在着陆焊盘之间填充有二氧化硅。通过该步骤，有源区顶部和存储区通过着陆焊盘连接，无需再进行其它接触工艺，因此也可以简化工艺步骤。
具体的，所述栅堆叠包括栅介质层和栅导体层，栅堆叠的高度低于有源区。
具体的，所述栅介质层贴着所述有源区和纵隔离层之间形成沟槽的侧壁和底壁形成，栅导体层位于其中。
上述方法中，在有源沟道工艺中，位线接触和存储接触工艺一起进行，因此工艺可以简单化。并且位线及位线接触和存储接触工艺不在同一平面进行, 因此无需考虑分离裕度。
通过上述方法制作的半导体存储器，通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
本公开实施例还提供了一种电子设备，该电子设备包括上述实施例中的半导体存储器。所述半导体存储器可以被纳入到智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源中的至少一者中。
请参考图1至图4，所述半导体存储器包括：垂直方向上，从下至上依次设置的位线层100、有源层200，存储层300，以及贴着有源区200的侧壁形成的栅堆叠210。
具体的，位线层100具有至少一条位线110；有源层200位于所述位线层 100上方并且包括至少两个有源区211；存储层300位于所述有源层上方并且包括至少两个存储区；所述两个有源区211之间通过与位线相接的纵隔离层 230隔离。
具体的，所述两个有源区211在位线层所在水平面的投影在同一条位线上。
具体的，所述两个有源区211在位线层所在水平面投影的连线与位线方向平行。
具体的，所述有源区211水平截面为矩形。
具体的，所述栅堆叠210包括栅介质层213和栅导体层212，栅堆叠的高度低于有源区。所述栅介质层贴着所述有源区和纵隔离层之间形成沟槽的侧壁和底壁，栅导体层位于其中。
具体的，所述位线层100还包括：位线衬底120，所述至少两条位线110 位于所述位线衬底120上；以及，覆盖所述至少两条位线110的位线隔离膜 130。
具体的，所述位线衬底120的制作材料可以为二氧化硅，所述位线110的制作材料可以为钨，所述位线隔离膜130的制作材料可以为氮化硅。当然，上述各部分的制作材料也可以是符合要求的其他材料，本公开对此不进行限定。
继续参考图1至图4，所述有源区211可以包括垂直于所述位线层100顶表面设置的有源区211和栅导电层212；以及，位于所述有源区211和栅导电层212之间的栅介质层213。
具体的，所述有源区211底部穿过所述位线隔离膜130与位线110接触。所述有源区211顶部通过着陆焊盘220与存储区接触。所述栅导电层212顶部低于所述有源区211顶部。具体的，所述有源区211的制作材料可以为多晶硅，所述栅导电层212和着陆焊盘220的制作材料可以为钨，所述栅介质层213的制作材料可以为二氧化硅，所述纵隔离层230的制作材料可以为氮化硅。
本公开提供的电子设备，其半导体存储器，通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之。

Claims (15)

1.一种半导体存储器，其特征在于，包括：
位线层，具有至少一条位线；
有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面的投影在同一条位线上；
贴着有源区的侧壁形成的栅堆叠；以及，
存储层，位于所述有源层上方并且包括至少两个存储区；
所述位线层还包括：位线衬底，所述至少一条位线位于所述位线衬底上；以及，覆盖所述至少一条位线的位线隔离膜；
所述位线衬底的制作材料为二氧化硅，所述位线的制作材料为钨，所述位线隔离膜的制作材料为氮化硅；
所述有源区底部穿过所述位线隔离膜与位线接触。
2.根据权利要求1所述的半导体存储器，其特征在于，所述有源区水平截面为矩形。
3.根据权利要求1所述的半导体存储器，其特征在于，所述有源区顶部通过着陆焊盘与存储区接触。
4.根据权利要求1所述的半导体存储器，其特征在于，所述两个有源区之间通过与位线相接的纵隔离层隔离。
5.根据权利要求3所述的半导体存储器，其特征在于，所述栅堆叠包括栅介质层和栅导体层，栅堆叠的高度低于有源区。
6.根据权利要求5所述的半导体存储器，其特征在于，所述栅介质层贴着所述有源区和纵隔离层构成的沟槽的侧壁和底壁，栅导体层位于其中。
7.根据权利要求6所述的半导体存储器，其特征在于，所述有源区的制作材料为多晶硅，所述栅导体层和所述着陆焊盘的制作材料为钨，所述栅介质层的制作材料为二氧化硅。
8.根据权利要求1至7中任一项所述的半导体存储器，其特征在于，所述存储区包括电容。
9.一种半导体存储器的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成至少一条位线，并在所述位线上形成位线隔离膜；
形成垂直于位线的有源区，所述有源区底部穿过所述位线隔离膜与所述位线接触，有源区在位线所在水平面投影的方向与位线方向平行；
形成横穿所述有源区的纵隔离层，将所述有源区一分为二，所述纵隔离层的底部与位线接触；
贴着有源区侧壁形成栅堆叠；
在所述有源区顶部形成着陆焊盘及存储区，所述有源区顶部通过所述着陆焊盘与所述存储区接触。
10.根据权利要求9所述的制作方法，其特征在于，所述形成垂直于位线的有源区，包括：
在所述衬底表面形成介质层；
对所述介质层进行刻蚀形成有源区槽；
在所述有源区槽中沉积多晶硅而形成有源区。
11.根据权利要求10所述的制作方法，其特征在于，所述栅堆叠包括栅介质层和栅导体层，栅堆叠的高度低于有源区。
12.根据权利要求11所述的制作方法，其特征在于，所述栅介质层贴着所述有源区和纵隔离层构成的沟槽的侧壁和底壁形成，栅导体层位于其中。
13.根据权利要求9至12中任一项所述的制作方法，其特征在于，所述存储区包括电容。
14.一种电子设备，其特征在于，包括：
如权利要求1至8中任一项所述的半导体存储器。
15.根据权利要求14所述的电子设备，其特征在于，所述半导体存储器被纳入到智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源中的至少一者中。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594162B (zh) * 2021-07-05 2024-02-09 长鑫存储技术有限公司 存储器及其制造方法
CN116456715A (zh) * 2022-01-06 2023-07-18 长鑫存储技术有限公司 一种半导体结构及制造方法
CN115346984A (zh) * 2022-06-17 2022-11-15 芯盟科技有限公司 半导体结构及其制备方法
CN117835694A (zh) * 2022-09-27 2024-04-05 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
CN1933160A (zh) * 2005-05-02 2007-03-21 英飞凌科技股份公司 存储单元阵列及其制造方法
CN101442053A (zh) * 2007-09-18 2009-05-27 三星电子株式会社 在有源区上具有存储节点的半导体器件及其制造方法
CN102800673A (zh) * 2011-05-25 2012-11-28 海力士半导体有限公司 半导体单元和半导体器件
CN109285836A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109461738A (zh) * 2017-09-06 2019-03-12 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN110364485A (zh) * 2018-04-11 2019-10-22 长鑫存储技术有限公司 存储器及其制备方法、半导体器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481173B1 (ko) * 2002-07-12 2005-04-07 삼성전자주식회사 다마신 비트라인공정을 이용한 반도체 메모리장치 및 그의제조방법
US20070037345A1 (en) * 2005-08-15 2007-02-15 Dirk Manger Memory cell array and memory cell
KR101883656B1 (ko) * 2012-03-30 2018-07-31 삼성전자주식회사 활성영역과의 접촉면적이 확대된 콘택을 포함하는 반도체 소자 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法
CN1933160A (zh) * 2005-05-02 2007-03-21 英飞凌科技股份公司 存储单元阵列及其制造方法
CN101442053A (zh) * 2007-09-18 2009-05-27 三星电子株式会社 在有源区上具有存储节点的半导体器件及其制造方法
CN102800673A (zh) * 2011-05-25 2012-11-28 海力士半导体有限公司 半导体单元和半导体器件
CN109461738A (zh) * 2017-09-06 2019-03-12 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN110364485A (zh) * 2018-04-11 2019-10-22 长鑫存储技术有限公司 存储器及其制备方法、半导体器件
CN109285836A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备

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