CN109461738A - 半导体存储设备及其制造方法及包括存储设备的电子设备 - Google Patents

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Abstract

公开了一种半导体存储设备及其制造方法及包括该存储设备的电子设备。根据实施例，半导体存储设备可以包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，其中沟道区包括单晶半导体材料，各存储单元还包括绕沟道区外周形成的栅堆叠；在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及在衬底上形成的多条字线，各条字线分别与相应存储单元行中各存储单元的栅堆叠电连接。

Description

半导体存储设备及其制造方法及包括存储设备的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及基于竖直型器件的半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。纳米线(nanowire)竖直型环绕栅场效应晶体管(V-GAAFET，Vertical Gate-all-around Field Effect Transistor)是未来高性能器件的候选之一。
但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
另外，难以在单晶沟道层的竖直型晶体管下方建立埋入位线。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进特性的半导体存储设备及其制造方法以及包括这种半导体存储设备的电子设备。
根据本公开的一个方面，提供了一种半导体存储设备，包括：衬底；设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，其中沟道区包括单晶半导体材料，各存储单元还包括绕沟道区外周形成的栅堆叠；在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及在衬底上形成的多条字线，各条字线分别与相应存储单元行中各存储单元的栅堆叠电连接。
根据本公开的另一方面，提供了一种制造半导体存储设备的方法，包括：在衬底上设置牺牲层、第一源/漏层、沟道层和第二源/漏层的叠层；在第一源/漏层、沟道层和第二源/漏层中限定按行和列排列的多个柱状有源区；去除牺牲层，并在由于牺牲层的去除而留下的空间中形成在相应有源区列下方延伸的多条位线；绕沟道层的外周形成栅堆叠；以及在各有源区行之间形成多条字线，各条字线分别与相应行中各存储单元的栅堆叠电连接。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体存储设备。
根据本公开实施例的半导体存储设备基于竖直型器件如V-GAAFET。有源区特别是其中的沟道区可以包括单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。另外，可以在有源区下方形成埋入位线。这种埋入位线构造有利于竖直型器件的集成，并可以节省面积。
根据本公开的实施例，埋入位线以及字线中至少之一可以按自对准的方式形成。这可以利于制造，并有助于节省面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至23(c)示出了根据本公开实施例的制造半导体存储设备的流程的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的半导体存储设备基于竖直型器件。竖直型器件可以包括竖直延伸的柱状(例如，圆柱状或六面体状，即截面呈圆形或四边形如方形或矩形)有源区。在有源区形成为直径较小的圆柱状时，这种竖直型器件可以构成V-GAAFET。有源区可以包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区。
根据本公开的实施例，可以通过外延生长来设置有源区。有利地，可以通过不同的半导体层来分别设置源/漏区和沟道区。例如，可以分别生长第一源/漏层、沟道层和第二源/漏层，以在其中分别形成下端源/漏区、沟道区和上端源/漏区。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层或开态电流增强层(带隙比相邻层大或小的半导体层)。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层进行分别掺杂，从而至少一对相邻层之间可以具有掺杂浓度界面。
根据本公开的实施例，沟道层或沟道区可以包括单晶半导体材料，以改善器件性能。当然，源/漏层或源/漏区也可以包括单晶半导体材料。于是，整个有源区都可以由单晶半导体材料构成。沟道层或沟道区的单晶半导体材料与源/漏层或源/漏区的单晶半导体材料可以是共晶体。沟道层或沟道区单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层或源/漏区的电子或空穴迁移率。另外，第一、第二源/漏层或源/漏区的禁带宽度可以大于沟道层或沟道区单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层或沟道区单晶半导体材料与第一、第二源/漏层或源/漏区可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以大于沟道层或沟道区单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层或沟道区单晶半导体材料的载流子迁移率可以大于其在没有应变的情况下的载流子迁移率，或沟道层或沟道区单晶半导体材料的较轻载流子的有效质量可以小于其在没有应变的情况下的较轻载流子的有效质量，或沟道层或沟道区单晶半导体材料的较轻载流子的浓度可以大于其在没有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层或源/漏区在没有应变的情况下的晶格常数可以小于沟道层或沟道区单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层或沟道区单晶半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率，或沟道层或沟道区单晶半导体材料的电子的有效质量小于其在没有应变的情况下的电子的有效质量，例如当沟道层单晶半导体材料的<110>方向与源漏之间的电流密度矢量平行时。
竖直型器件还可以包括绕有源区特别是沟道区外周形成的栅堆叠。栅长可以由沟道区自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。如上所述，形成有沟道区的沟道层可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层(沟道区)的外周可以相对于第一、第二源/漏层(源/漏区)的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
根据本公开的实施例，竖直型器件可以是常规场效应晶体管(FET)。在常规FET的情况下，源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，沟道区两侧的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
这种竖直型器件可以充当储存单元中的开关器件，且存储单元还可以包括与之相连的存储元件(例如，电容器)(例如，可以构成1T1C配置)。备选地，存储单元可以完全基于竖直型器件，例如，栅堆叠可以包括存储配置，如浮栅构造或电荷俘获层(Charge TrappingLayer)或铁电材料(Ferro-electric material)等。本领域技术人员可以设想其他配置的存储单元。存储单元可以按行和列排列成阵列。对于基于竖直型器件的存储单元，非常易于三维(3D)集成。具体地，可以叠置多层存储单元的平面阵列，从而形成存储单元的3D阵列。这种存储单元可以构成动态随机存取存储器(DRAM)。
根据本公开的实施例，位线可以埋入在有源区下方，更具体地，在下端源/漏区下方。例如，各条位线可以分别沿着相应存储单元列的方向延伸，对准相应存储单元列中各存储单元的下端源/漏区。这种配置有利于位线与存储单元下端源/漏区的电连接。例如，存储单元的有源区可以直接叠置于相应的位线上，从而下端源/漏区与位线直接接触(或者经由欧姆接触层如金属硅化物)并因此电连接。这种埋入位线的配置有利于存储单元的集成。
根据本公开的实施例，位线可以至少部分地基于自对准技术来形成。例如，位线与存储单元相交迭的部分(在此，称作“第一部分”)的至少部分外周的形状可以由相应存储单元特别是其有源区的外周的形状来限定。这部分外周在形成时是以相应存储单元的外周的形状为掩模的，故而是“自对准”的。也即，第一部分位于相应存储单元的正下方，大致中心对准。自对准的位线有助于位线与下端源/漏区之间的电接触，且由于位线对准于存储单元的下方，不会占用额外面积。
位线还可以包括在各第一部分之间延伸的第二部分。为了构图的方便，第二部分可以呈(直线)条状。而第一部分的部分外周如上所述呈现与相应存储单元的外周相同的形状(例如，在圆柱状有源区的情况下，呈圆形)。因此，与常规技术中大致均匀粗细的位线不同，根据本公开实施例的位线可以具有变化的粗细，例如，位线的第一部分可以粗于位线的第二部分(在此，所谓“粗细”，可以是指垂直于其纵向延伸方向上的维度，通常也可以称作线宽)。
更具体地，位线的第二部分可以包括实质上沿着存储单元列的方向延伸且彼此相对的第一侧壁和第二侧壁，而位线的第一部分可以包括将与之邻接的第二部分各自的第一侧壁连接在一起的第三侧壁以及将与之邻接的第二部分各自的第二侧壁连接在一起的第四侧壁。位线的第一部分的第三侧壁和第四侧壁中至少之一可以是通过自对准技术形成的，从而相对于相应的第一或第二侧壁在垂直于存储单元列的方向上突出。由于自对准，所述第三侧壁和第四侧壁中至少之一相对于相应存储单元的有源区的外周实质上共形地形成，从而所述第三侧壁和第四侧壁中至少之一与相应存储单元的有源区的外周在俯视图中限定了实质上均匀粗细的图形，甚至可以基本上重合。
根据本公开的实施例，字线也可以按自对准的方式形成。更具体地，各字线可以分别在各存储单元行之间延伸。于是，字线可以不占用额外面积。栅堆叠可以包括向相应字线延伸的伸出部分，字线可以向下延伸至接触栅堆叠，从而与栅堆叠电连接。
这种半导体存储设备例如可以如下制造。与常规技术中不同，并不先在衬底上形成位线层，因为在导电材料(例如，金属)的位线层上难以获得单晶材料的沟道区或沟道层。为此，根据本公开的实施例，可以在衬底上设置牺牲层、第一源/漏层、沟道层和第二源/漏层的叠层。例如，可以通过外延生长来设置该叠层。于是，可以形成单晶的沟道层(当然也可以形成单晶的源/漏层)。
对于叠置的第一源/漏层、沟道层和第二源/漏层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。为形成存储单元阵列，可以限定按行和列排列的柱状有源区的阵列。
在有源区之间，露出了下方的牺牲层。于是，可以将牺牲层替换为在相应有源区列下方延伸的位线。例如，可以去除牺牲层，并在由于牺牲层的去除而留下的空间中填充导电材料，并将导电材料构图为多条位线。这样，可以形成埋入式位线。
由于去除牺牲层会导致第一源/漏层的底部悬空，可以设置保持层来保持第一源/漏层、沟道层和第二源/漏层，以防止它们在制造过程中坍塌。这种保持层需要穿透牺牲层连接到衬底，以实现保持功能。也就是说，在对牺牲层进行替换之前，需要形成贯穿牺牲层的切口，以便随后形成的保持层能够通过该切口而连接到衬底。
为此，可以以每两列相邻的有源区列为一个组，在各组中两有源区列之间的位置处将牺牲层切断，从而在牺牲层中形成一系列切口(以下称作“第一切口”)。然后，可以在衬底上形成保持层(电介质材料)，保持层填充叠层中的空隙(包括牺牲层中的第一切口)，并经由牺牲层中的第一切口而连接到衬底。可以对保持层进行构图，以在各组之间露出牺牲层，以便对牺牲层进行处理。于是，可以经由牺牲层的露出部分，对牺牲层进行选择性刻蚀，以去除牺牲层。在由于牺牲层的去除而留下的空间中可以填充导电材料。可以将导电材料构图为沿有源区列的方向延伸的位线。为简化制造，避免更多掩模，在此可以利用保持层作为掩模，对导电材料进行选择性刻蚀以将导电材料切断，从而形成位线。
另外，在牺牲层的去除以及填充导电材料过程中，保持层均存在。于是，所填充的导电材料的部分边界由保持层来限定。为了简化制造，避免更多掩模，该部分边界可以构成位线的边界，从而在随后对导电材料构图时无需再考虑这部分边界。
也就是说，在切断牺牲层时牺牲层中所形成的第一切口可以限定位线的一侧边界(以下称作“第一边界限定操作”)，而在利用保持层对导电材料进行构图时保持层可以限定位线的另一侧边界(以下称作“第二边界限定操作”)。第一和第二边界限定操作中至少之一可以按自对准的方式进行。
例如，第一边界限定操作可以按自对准的方式进行。这种情况下，在切断牺牲层的操作中，可以在叠层上形成掩模层，掩模层包括多个第一开口，各第一开口可以沿有源区列的方向延伸以分别露出各组中两有源区列之间的位置，且露出相应组中各有源区列中的有源区面向另一有源区列的部分外周。由于有源区部分外周的露出，在对牺牲层进行选择性刻蚀时，有源区的这部分露出外周可以与掩模层一起，限定牺牲层中第一切口的形状。相应地，由切口限定的位线边界可以由有源区的外周来限定。
另外，掩模层还可以包括多个第二开口，各第二开口分别露出各组之间的位置。例如，掩模层可以包括分别在各有源区列上方延伸的条状图案，各条状图案在相对两侧分别露出相应列中有源区的部分外周。通过掩模层的第二开口，可以在牺牲层中打开随后用于对牺牲层进行替换的切口(称作“第二切口”)。如上所述，随后形成的保持层被构图为露出各组之间的位置，特别是第二切口所在的位置。于是，在第二切口处，保持层可以被去除(在第一切口处，保持层保留)，从而露出了牺牲层，以便对其进行替换处理。
类似地，第二边界限定操作可以按自对准的方式进行。在这种情况下，保持层可以被构图为还露出各组中有源区与相邻组相对的部分外周。由于有源区部分外周的露出，在对导电材料进行构图时，有源区的这部分露出外周可以与保持层一起，限定位线的另一侧边界。
在形成位线之后，可以绕沟道层的外周形成栅堆叠。例如，可以使沟道层的外周相对于第一、第二源/漏层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中，并可以包括从凹入向外延伸的部分，以便实现与字线的电连接。字线可以在各有源区行之间形成，分别与相应行中各存储单元的栅堆叠电连接。
在另外形成存储元件如电容器的情况下，可以形成电介质层以覆盖所述叠层和字线，并在电介质层上形成分别与各有源区中的第二源/漏层电连接的存储元件。
为提供电隔离，可以在位线下方形成绝缘层。类似于位线的形成，这种绝缘层也可以通过替换牺牲层的方法来实现。例如，可以在衬底上形成另一牺牲层，上述叠层设置在该另一牺牲层上。在限定有源区之后且在替换牺牲层之前，可以去除该另一牺牲层，并在由于该另一牺牲层的去除而留下的空间中形成绝缘层。
该另一牺牲层的替换操作可以结合在上述牺牲层替换操作中进行。为此，在切断牺牲层的操作中，也可以同时对另一牺牲层进行选择性刻蚀。于是，另一牺牲层中可以形成与牺牲层中相同的切口(例如，上述第一切口以及可选地第二切口)。如上所述，随后形成的保持层被构图为露出各组之间的位置，特别是第二切口所在的位置。于是，在第二切口处，保持层可以被去除(在第一切口处，保持层保留)，从而露出了牺牲层和另一牺牲层。于是，可以对另一牺牲层进行选择性刻蚀，以去除另一牺牲层，并在由于另一牺牲层的去除而留下的空间中填充绝缘材料。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至23(c)示出了根据本公开实施例的制造半导体存储设备的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成第一牺牲层1003、第二牺牲层1005、第一源/漏层1007、沟道层1009和第二源/漏层1011。为了以下刻蚀的方便，相邻层之间可以具有刻蚀选择性，例如相邻层可以具有不同的半导体材料。例如，第一牺牲层1003可以包括SiGe(Ge的原子百分比为约10-35％)，厚度为约10-40nm；第二牺牲层1005可以包括Si，厚度为约10-100nm；第一源/漏层1007可以包括SiGe(Ge的原子百分比为约10-35％)，厚度为约20-40nm；沟道层1009可以包括Si，厚度为约10-50nm；第二源/漏层1011可以包括SiGe(Ge的原子百分比为约10-35％)，厚度为约20-40nm。
在外延生长第一源/漏层1007和第二源/漏层1011时，可以对它们进行原位掺杂。例如，对于n型器件，可以对第一源/漏层1007和第二源/漏层1011进行n型掺杂，掺杂浓度可以为约1E17-1E20cm-3；对于p型器件，可以对第一源/漏层1007和第二源/漏层1011进行p型掺杂，掺杂浓度可以为约1E17-1E20cm-3。另外，还可以对沟道层1009进行原位掺杂，以调节器件的阈值电压(Vt)。例如，对于n型器件，可以对沟道层1009进行p型掺杂，掺杂浓度可以为约1E15-2E18cm-3；对于p型器件，可以对沟道层1009进行n型掺杂，掺杂浓度可以为约1E15-2E18cm-3。
另外，对于无结器件，可以对第一源/漏层1007、沟道层1009和第二源/漏层1011进行相同类型的掺杂。对于隧穿器件，可以对第一源/漏层1007和第二源/漏层1011进行不同类型的掺杂。例如，可以对第一源/漏层1007进行p型掺杂，并对第二源/漏层1011进行n型掺杂；反之亦然。
在上述半导体层的叠层上方，可以设置硬掩模层1013。该硬掩模层1013可以在随后起到(刻蚀或平坦化处理)停止层、保护下方半导体层等作用。例如，硬掩模层1013可以包括氮化物(例如，氮化硅)，厚度为约20-150nm。
接下来，可以限定有源区。在此，为了形成存储单元阵列，可以形成有源区阵列。例如，这可以如下进行。
如图2中的俯视图所示，可以在硬掩模层1013上形成光刻胶1015，并通过光刻(曝光和显影)将其构图为将要形成的有源区阵列的形状。在该示例中，光刻胶1015被构图为按行和列排列的圆形区域阵列。当然，也可以形成其他形状，例如矩形、正方形、椭圆形等。
随后，如图3(示出了沿图2中AA′线处的截面)所示，以构图后的光刻胶1015为掩模，依次对硬掩模层1013、第二源/漏层1011、沟道层1009和第一源/漏层1007进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀可以停止于第二牺牲层1005。于是，刻蚀后第二源/漏层1011、沟道层1009和第一源/漏层1007形成柱状(在本示例中，圆柱状)有源区。这些有源区在俯视图中按图2所示的阵列排列。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状有源区也大致垂直于衬底表面。之后，可以去除光刻胶1015。
为保护有源区，特别是其外露的侧壁，可以在侧壁上形成保护层1019。例如，可以通过侧墙(spacer)形成来形成这种保护层1019。例如，保护层1019可以包氮化物。在形成氮化物的保护层1019之前，还可以淀积一层薄氧化物层1017(例如，氧化硅，厚度为约2-5nm)，其可以用作刻蚀停止层。例如，可以大致共形的方式在图3所示的结构(去除光刻胶1015)上淀积氧化物层和氮化物层，随后可以沿大致垂直于衬底表面的方向对氮化物层进行选择性刻蚀如RIE，以去除其横向延伸部分而留下其竖直与延伸部分，从而形成保护层1019。对氮化物层的RIE可以停止于氧化物层1017。
在构成了有源区阵列之后，可以对第一牺牲层和第二牺牲层进行处理，以将它们替换为绝缘层和位线层。为此，一方面需要打开通向第一牺牲层和第二牺牲层的通道，另一方面需要设置保持层，以便在这种替换过程中保持有源区阵列(以防止坍塌)。
如上所述，为构图方便，在牺牲层中打开通道时，可以限定位线的一侧边界。由于位线沿着阵列的列方向延伸，所以这种通道电可以沿着列方向延伸。此外，相邻的两列之间可以共享相同的保持层。于是，可以每两相邻列为一组。可以在各组中两列之间形成保持层，从而保持层可以保持这两列。因此，可以设置掩模层，露出各组中两列之间的位置。
在图5(a)、5(b)和5(c)(图5(a)是俯视图，图5(b)是沿图5(a)中AA′线的截面图，图5(c)是沿图5(a)中BB′线的截面图)所示的示例中，左侧两列为一组(组1)，右侧两列为另一组(组2)。所形成的掩模层1021(例如，光刻胶)可以被构图为(例如，通过光刻)露出各组中两列之间的位置，例如组1中两列之间的位置M1以及组2中两列之间的位置M2。在此，如上所述，出于自对准的目的，在位置M1和M2处掩模层1021还露出有源区的部分外周。于是，在随后的构图或刻蚀过程中，有源区可以与掩模层1021一起起到掩模的作用。
另外，在图5(a)、5(b)和5(c)的示例中，掩模层1021不仅露出了各组中两列之间的位置，还露出了各组之间的位置，例如组1与组2之间的位置M3。如下所述，这例如是为了在同一刻蚀步骤中对牺牲层进行开口。类似地，在位置M3处，掩模层1021也可以露出有源区的部分外周。
于是，在该示例中，掩模层1021包括分别在各有源区列上方延伸的条状图案，各条状图案在相对两侧分别露出相应列中有源区的部分外周。
这里需要指出的是，第一牺牲层不是必须的。第一牺牲层用来保持绝缘层的位置，随后被替换为绝缘层。但是，这种绝缘层并不是必须的。例如，在SOI衬底的情况下，SOI衬底的埋氧层可以用作这种绝缘层，且SOI衬底的SOI层可以用作第二牺牲层。另外，也不必一定露出各组之间的位置M3(即，掩模层1021可以覆盖M3位置)。
之后，如图6(示出了沿图5(a)中AA′线处的截面)所示，可以掩模层1021以及有源区(事实上，有源区顶部的硬掩模层1013)为掩模，依次对氧化物层1017、第二牺牲层1005和第一牺牲层1003进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)，RIE可以停止于衬底1001，以在第一牺牲层1003和第二牺牲层1005中形成切口(与各组中两列之间的位置如M1、M2相对应的切口可以称作“第一切口”，与各组之间的位置如M3相对应的切口可以称作“第二切口”)。于是，这种切口与有源区相对应的部分的外周形状可以由有源区的外周形状限定(由于氧化物层1017和保护层1019的存在，切口的这部分外周相对于有源区的外周缩进一定程度，缩进程度沿着切口的这部分外周是基本上一致的；在不设置氧化物层1017和保护层1019的情况下，它们在俯视图中可以基本上重合)。
然后，可以在堆叠的空隙中填充电介质材料，以形成保持层1023。例如，可以淀积氧化物，并对氧化物进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于硬掩模层1013。
可以看到，保持层1023围绕各有源区，且连接到衬底1001，于是可以在后继过程中保持有源区，以避免其坍塌。
然后，可以在保持层1023中进一步打开到牺牲层的加工通道。如上所述，在各组中两列之间的位置(M1，M2)处，已经限定了位线的一侧边界，于是在此可以考虑在各组之间的位置(M3)处打开保持层1023。
如图7(a)和7(b)(图7(a)是俯视图，图7(b)是沿图7(a)中AA′线的截面图)，可以设置掩模层1025(例如，光刻胶)，并将其构图(例如，通过光刻)为露出各组之间的位置(M3)，特别是上述第二切口。在此，掩模层1025可以设置为最好完全露出第二切口的位置，以便在随后可以完全去除第二切口中的保持层材料，从而完全露出第二切口。
另外，如下所述，掩模层1025将设置保持层1023的边界，而该边界将限定位线的另一侧边界。如上所述，出于自对准的目的，掩模层1025可以在两组之间的位置(M3)处露出有源区的部分外周。
之后，如图8(示出了沿图7(a)中AA′线的截面)所示，可以掩模层1025为掩模，对保持层1023进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)，RIE可以停止于衬底1001，从而在各组之间的位置(M3)处打开了保持层1023，特别是(完全)露出了第二切口的位置，从而露出第一牺牲层1003和第二牺牲层1005的侧壁。然后，可以去除掩模层1025。
如果在以上结合图5(a)、5(b)、5(c)和6所述的操作中并没有在各组之间的位置(M3)处切断牺牲层(即，并未形成上述第二切口)，即，掩模层1021只露出各组中两列之间的位置(M1，M2)，而覆盖各组之间的位置(M3)，那么在此，在对保持层1021进行RIE之后，还需要以掩模层1021(以及有源区，或者说硬掩模层1013)为掩模，对牺牲层进行选择性刻蚀如RIE以便在其中形成上述的第二开口，从而露出牺牲层的侧壁以便对它们进行替换处理。但是，将第二开口与第一开口同时形成是有利的，因为它们可以利用基本上相同的刻蚀配方(主要是向下刻蚀的配方)进行。在以下去除牺牲层时，可以利用不同的刻蚀配方(主要是横向刻蚀的配方)。
于是，可以进行牺牲层的替换处理。
如图9所示，可以选择性刻蚀第一牺牲层1003，以将之去除。于是，在第二牺牲层1005下方留下了空间。由于保持层1023的存在，可以支撑第二牺牲层1005以及有源区。
然后，如图10所示，可以通过例如淀积，向由于第二牺牲层1003的去除而留下的空间中填充绝缘层1027。例如，可以经由保持层1023中的空隙(M3)，向堆叠内淀积氮氧化物，并通过选择性刻蚀如RIE来对淀积的氮氧化物进行回蚀，以形成绝缘层1027。在此，在上述第二切口(M3)处，回蚀后绝缘层1027的顶面不超过第二牺牲层1005的底面，以便露出第二牺牲层1005的侧壁；当然，此处的绝缘层1027也不宜完全去除，可以留下一定厚度如约20-30nm，以保证电绝缘。
然后，可以类似的方式对第二牺牲层1005进行替换处理。例如，如图11所示，可以选择性刻蚀第二牺牲层1005，以将之去除。于是，在原本第二牺牲层1005所在之处留下了空间。由于保持层1023的存在，可以支撑有源区。
接着，如图12(a)、12(b)和12(c)(图12(a)是俯视图，图12(b)是沿图12(a)中AA′线的截面图，图12(c)是沿图12(a)中BB′线的截面图)所示，可以在由于第一牺牲层1005的去除而留下的空间中形成位线1029。例如，可以经由保持层1023中的空隙(M3)，向堆叠内淀积导电材料如钨(W)之类的金属，并通过选择性刻蚀如RIE来对淀积的导电材料进行回蚀，以形成位线1029。为了防止扩散，在淀积金属之前，可以先淀积一薄层扩散阻挡层如TiN。对于导电材料的回蚀例如可以停止于下方的绝缘层1027，于是在保持层1023中的空隙(M3)之处，完全切断了导电材料，使它们分离为各位线1029。
如图12(a)中的俯视图所示，字线1029在各有源区列下方沿着各有源区列延伸。在与各有源区相交迭之处，字线1029呈与相应有源区相同的形状(在本示例中，圆形；由于保护层的存在，直径略大)，其余部分在各圆形部分之间延伸，从而如图12(c)中的截面图所示，字线1029在各列下方连续延伸。各字线1029在各组中两列之间的位置(M1，M2)处的边界由第一切口的边界限定；而在各组之间的位置(M3)处的边界由保持层1023的边界限定。在该示例中，字线1029两侧的边界都自对准于各有源区。但是，本公开不限于此。例如，可以仅一侧自对准于有源区(因为如上所述，两侧的边界是分别在不同刻蚀操作中限定的)，而另一侧的边界可以变动以便调整位线的电阻。
在本示例中，在字线1029与有源区交迭指出，在俯视图中，字线1029的圆形与有源区的圆形大致为同心圆。当然，字线1029该部分的形状由有源区的形状限定，随有源区的形状发生变化。根据以上的工艺可以看出，字线1029该部分的边界相对于有源区的边界可以大致共形地形成，从而它们在俯视图中可以限定大致粗细均匀的图形。
于是，形成了埋入在有源区下方的位线。
为了降低接触电阻，在形成字线1029之前，可以在第一源/漏层1007的底面处形成硅化物层。例如，可以通过淀积，在由于第二牺牲层1005的去除而留下的空间中形成金属层如Ni或NiPt，并可以在例如约200-500℃的温度下进行退火处理，使该金属层与第一源/漏层1007发生硅化反应从而在第一源/漏层1007的底面处形成硅化物。之后，可以去除未反应的多余金属层。这样，随后形成的位线1029可以通过硅化物与第一源/漏层1007接触，从而可以降低接触电阻。
为了保证位线1029之间的电隔离，可以在上述第二缺口(M3)处补全电介质。该电介质可以与保持层1023具有相同的材料如氧化物。另外，为了后继器件的制造，需要露出有源区特别是沟道层1009的侧壁。例如，如图13(a)和13(b)(分别示出了沿图12(a)中AA′线和BB′线的截面)所示，可以在图12(a)、12(b)和12(c)所示的结构上淀积氧化物，并对氧化物进行回蚀，以形成位线1029之间的隔离层1023′。隔离层1023′的顶面一方面可以低于沟道层1009的底面，以便随后对沟道层1009进行处理；另一方面可以高于第一源漏层1008的底面，以便保证位线1029之间的电隔离。然后，如图14(a)和14(b)所示，可以对保护层1019和氧化物层1017进行选择性刻蚀，以将它们的露出部分去除，从而露出有源区特别是沟道层1009的侧壁。在该示例中，在去除氮化物的保护层1019时，由于同为氮化物的硬掩模层1013较厚，从而可以保留。
之后，可以完成竖直器件的制造。
如图15(a)和15(b)所示，可以使沟道层1009的外周相对于第一源/漏层1007和第二源/漏层1011的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于第一源/漏层1007和第二源/漏层1011，进一步选择性刻蚀沟道层1009来实现。例如，可以使用原子层刻蚀(ALE)或数字化刻蚀。刻蚀后的沟道层1009′的直径可以为约5-50nm或者为沟道层1009′的厚度的2/3左右，形成纳米线。
绕沟道层1009′的外周，可以形成栅堆叠。例如，如图16(a)和16(b)所示，可以在图15(a)和15(b)所示的结构上依次淀积栅介质层1031和栅导体层1033，并对所淀积的栅导体层1033(以及可选地栅介质层1031)进行CMP和回蚀，使其在沟道层1009′的外周相对于第一源/漏层1007和第二源/漏层1011的外周所形成的凹入之外的部分的顶面不高于且优选低于沟道层1009′的顶面。例如，栅介质层1031可以包括高K栅介质如HfO2，厚度为约1-5nm；栅导体层1033可以包括金属栅导体。另外，在栅介质层1031和栅导体层1033之间，还可以形成功函数调节层。在形成栅介质层1031之前，还可以形成例如氧化物的界面层。由于上述凹入的存在，栅堆叠可以自对准于沟道层1009′，从而与沟道层1003的整个高度相交迭。
根据另一实施例，栅堆叠可以形成存储配置，如在淀积的栅导体层1033之前淀积浮栅层或电荷俘获层(Charge Trapping Layer)或铁电材料(Ferro-electric material)等。在这种情况下，回蚀栅导体层1033使其在沟道层1009′的外周相对于第一源/漏层1007和第二源/漏层1011的外周所形成的凹入之外的部分的顶面不高于且优选低于沟道层1009′的顶面之后，可以去除侧壁上的浮栅层或电荷俘获层或铁电材料，给字线形成留下更大空间或减小字线电阻。
接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例如，如图17(a)、17(b)和17(c)(图17(a)是俯视图，图17(b)是沿图17(a)中AA′线的截面图，图17(c)是沿图17(a)中BB′线的截面图)所示，可以在图16(a)和16(b)所示的结构上形成光刻胶1035。该光刻胶1035例如通过光刻构图为与有源区阵列相对应的阵列，即，包括分别位于各有源区上方的部分，且各部分分别从相应的有源区向一侧(图中，向上侧)延伸。
然后，如图18(a)和18(b)(分别示出了沿图17(a)中AA′线和BB′线的截面)所示，可以光刻胶1035为掩模，对栅导体层1033进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)。于是，在各有源区行和列之间，栅导体层1033均被切断(即，将各竖直器件的栅堆叠相分离)。另外，栅导体层1017除了留于凹入之内的部分之外，还有一部分从凹入伸出，以便随后与字线电连接。根据另一实施例，也可以进一步对栅介质层1031进行选择性刻蚀如RIE。之后，可以去除光刻胶1035。在栅堆叠具有存储配置的实施例中，浮栅层或存储配置中的导电层需要被切断(即，将各竖直器件的栅堆叠中的浮栅层或导电层相分离)。切断存储配置中的电荷俘获层(Charge Trapping Layer)或铁电材料(Ferro-electricmaterial)以减小各存储单元器件之间的串扰。
之后，可以形成与各栅堆叠电连接的字线。根据本公开的实施例，字线也可以按自对准的方式制作。字线可以形成于各有源区行之间的位置，沿有源区行的方向延伸。
如图19(a)和19(b)所示，可以在堆叠中的空隙中填充电介质层1039，用以电隔离。例如，可以在图18(a)和18(b)所示的结构上淀积氧化物，并对氧化物进行平坦化处理如CMP，来填充电介质层1039。另外，为了保护和刻蚀停止等目的，在填充电介质层1039之前，可以先形成一衬层1037。例如，衬层1037可以包括氮化物，且较薄从而可以大致共形地形成。对电介质层1039进行的CMP可以停止于衬层1037。
然后，可以在电介质层1039中限定用于形成字线的位置。如图20(a)和20(b)(图20(a)是俯视图，图20(b)是沿图20(a)中BB′线的截面图)所示，可以在图19(a)和19(b)所示的结构上形成掩模层1041如光刻胶，并通过例如光刻构图为在各有源区行上沿着行的方向延伸。也即，掩模层1041可以包括多个条状图案，各条状图案将相应行中的各有源区连接起来，并可以在一侧或两侧(图中上侧和/或下侧)露出有源区的部分外周。
如图21(a)和21(b)(图21(a)是俯视图，图21(b)是沿图21(a)中BB′线的截面图)所示，可以掩模层1041为掩模，对电介质层1039进行选择性刻蚀如RIE(例如，沿大致垂直于衬底表面的方向进行)。为了确保与下方的埋入位线之间的良好电隔离，在此，电介质层1039可以留有一部分(其下部)，即并未完全刻蚀掉。这样，在各有源区行之间留下了沿行方向延伸的条状空间，电介质层1039将各条状空间彼此隔离，且栅堆叠伸出到该空间下方。之后，可以去除掩模层1041。
该空间可以用于在其中形成字线。为了便于栅导体层1033与随后形成的字线之间的电连接，在此可以对衬层1037进行选择性刻蚀如RIE，以使栅导体层1033的表面至少部分地露出。RIE可以沿大致垂直于衬底表面的方向进行，于是衬层1037的水平延伸部分可以被去除，而竖直延伸部分可以被保留。于是，栅导体层1033的至少顶面在上述空间的底部被露出。然后，可以通过向上述空间中填充导电材料如W或铜(Cu)之类的金属来形成字线1043。例如，可以淀积导电材料，并对导电材料进行平坦化处理如CMP(可以停止于硬掩模层1013)，来在上述空间中形成字线。可以看出，字线1043可以自对准于各行之间，其形成并不需要掩模。
之后，可以形成器件的各种接触部。
例如，如图22(a)、22(b)和22(c)(图22(a)是俯视图，图22(b)是沿图22(a)中AA′线的截面图，图22(c)是沿图22(a)中BB′线的截面图)所示，可以在图21(a)和21(b)所述的结构上形成层间电介质层1045。例如，可以淀积氮化物并对其进行平坦化如CMP来形成层间电介质层1045。在层间电介质层1045中，可以形成到第二源/漏层1011的电接触部1047。这些接触部可以通过在层间电介质层1045以及硬掩模层1013中刻蚀孔洞，并在其中填充导电材料如W之类的金属来形成。在填充金属之前，也可以在孔洞的侧壁上形成扩散阻挡层如TiN。
在形成1T1C配置的示例中，还可以形成存储元件如电容器。例如，如图23(a)、23(b)和23(c)(图23(a)是俯视图，图23(b)是沿图23(a)中AA′线的截面图，图23(c)是沿图22(a)中BB′线的截面图)所示，可以在层间电介质层1045上形成第一厚度的层间电介质层如氧化物，在该第一厚度的层间电介质层中可以形成与各竖直器件相对应的存储元件。例如，可以刻蚀与各竖直器件相对应的孔，并在孔中依次填充第一极板层1049、电容介质层1051和第二极板层1053来形成作为存储元件的电容器。例如，第一极板层1049和第二极板层1053可以包括金属，电容介质层1052可以包括高k介质。各电容器可以通过接触部1047而电连接到相应竖直器件的上端源/漏区。
之后，还可以形成第二厚度的层间电介质层如氧化物。该第二厚度的层间电介质层和上述第一厚度的层间电介质层一起被示出为1055。这里需要指出的是，在图23(a)的俯视图中，为了清楚起见，并未示出层间电介质层1055。在第二厚度的层间电介质层中，可以形成到各电容器的第二极板层1053的电接触部1057。
根据本公开实施例的半导体存储设备可以应用于各种电子设备。例如，电子设备可以包括这种存储设备和处理器，处理器可以从/向半导体存储设备中读取/写入数据。电子设备还可以包括与处理器配合的显示器以及无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (36)

1.一种半导体存储设备，包括：
衬底；
设置在衬底上的存储单元阵列，所述存储单元阵列中的存储单元按行和列排列，各存储单元包括竖直延伸的柱状有源区，柱状有源区包括分别位于上下两端的源/漏区以及位于源/漏区之间的沟道区，其中沟道区包括单晶半导体材料，各存储单元还包括绕沟道区外周形成的栅堆叠；
在衬底上形成的多条位线，各条位线分别位于相应存储单元列的下方，且与相应列中各存储单元下端的源/漏区电连接；以及
在衬底上形成的多条字线，各条字线分别与相应存储单元行中各存储单元的栅堆叠电连接。
2.根据权利要求1所述的半导体存储设备，其中，各条位线分别与相应存储单元列中各存储单元下端的源/漏区直接物理接触。
3.根据权利要求1所述的半导体存储设备，其中，各条位线沿着相应存储单元列的方向延伸，包括与存储单元相交迭的第一部分以及在各第一部分之间延伸的第二部分，其中，位线的第一部分的至少部分外周的形状由相应存储单元的外周的形状来限定。
4.根据权利要求3所述的半导体存储设备，其中，位线的第一部分粗于位线的第二部分。
5.根据权利要求4所述的半导体存储设备，其中，位线的第二部分包括实质上沿着存储单元列的方向延伸且彼此相对的第一侧壁和第二侧壁，位线的第一部分包括将与之邻接的第二部分各自的第一侧壁连接在一起的第三侧壁以及将与之邻接的第二部分各自的第二侧壁连接在一起的第四侧壁，其中位线的第一部分的第三侧壁和第四侧壁中至少之一相对于相应的第一或第二侧壁在垂直于存储单元列的方向上突出。
6.根据权利要求5所述的半导体存储设备，其中，位线的第一部分的所述第三侧壁和第四侧壁中至少之一相对于相应存储单元的有源区的外周实质上共形地形成，从而所述第三侧壁和第四侧壁中至少之一与相应存储单元的有源区的外周在俯视图中限定了实质上均匀粗细的图形。
7.根据权利要6所述的半导体存储设备，其中，位线的第一部分的所述第三侧壁和第四侧壁中至少之一与相应存储单元的有源区的外周在俯视图中实质上重合。
8.根据权利要求1至7中任一项所述的半导体存储设备，还包括：在各存储单元列之间延伸的隔离层，将各条位线彼此电隔离。
9.根据权利要求1所述的半导体存储设备，其中，各字线在各存储单元行之间延伸。
10.根据权利要求9所述的半导体存储设备，其中，各存储单元的栅堆叠包括环绕沟道区外周的环形部分以及从环形部分向外延伸的延伸部分，其中各行中的存储单元各自的栅堆叠的延伸部分向着同一侧伸出。
11.根据权利要求10所述的半导体存储设备，其中，沟道区的外周相对于源/漏区的外周凹入，栅堆叠的环形部分嵌入于沟道区的外周相对于源/漏区的外周的凹入中。
12.根据权利要求9所述的半导体存储设备，还包括：在同一存储单元行中各存储单元之间延伸的隔离介质层，将各条字线彼此电隔离。
13.根据权利要求1所述的半导体存储设备，其中，各存储单元的栅堆叠彼此分离，且实质上共面。
14.根据权利要求1所述的半导体存储设备，其中，在各存储单元中，至少一个源/漏区与沟道区之间具有晶体界面和/或掺杂浓度界面。
15.根据权利要求1所述的半导体存储设备，其中，源/漏区与沟道区包括不同的半导体材料层。
16.根据权利要求1所述的半导体存储设备，还包括：
在各柱状有源区上方形成的分别与相应有源区上端的源/漏区电连接的存储元件。
17.根据权利要求16所述的半导体存储设备，其中，所述存储元件包括电容器。
18.根据权利要求1所述的半导体存储设备，其中，存储单元的栅堆叠包括浮栅构造或电荷俘获层或铁电材料。
19.一种制造半导体存储设备的方法，包括：
在衬底上设置牺牲层、第一源/漏层、沟道层和第二源/漏层的叠层；
在第一源/漏层、沟道层和第二源/漏层中限定按行和列排列的多个柱状有源区；
去除牺牲层，并在由于牺牲层的去除而留下的空间中形成在相应有源区列下方延伸的多条位线；
绕沟道层的外周形成栅堆叠；以及
在各有源区行之间形成多条字线，各条字线分别与相应行中各存储单元的栅堆叠电连接。
20.根据权利要求19所述的方法，还包括：
形成电介质层以覆盖所述叠层和字线；以及
在电介质层上形成分别与各有源区中的第二源/漏层电连接的存储元件。
21.根据权利要求19所述的方法，还包括：
在衬底上形成另一牺牲层，其中所述叠层设置在所述另一牺牲层上，
其中，在限定有源区之后且在去除牺牲层之前，该方法还包括：去除另一牺牲层，并在由于另一牺牲层的去除而留下的空间中形成绝缘层。
22.根据权利要求19所述的方法，其中，形成位线包括：
以每两列相邻的有源区列为一个组，在各组中两有源区列之间的位置处将牺牲层切断，从而在牺牲层中形成一系列沿有源区列方向延伸的切口；
在衬底上形成保持层，所述保持层填充所述叠层中的空隙；
对保持层进行构图，以在各组之间露出牺牲层；
对牺牲层进行选择性刻蚀，以去除牺牲层；
在由于牺牲层的去除而留下的空间中填充导电材料；
以保持层为掩模，对导电材料进行选择性刻蚀以将导电材料切断，从而形成位线。
23.根据权利要求22所述的方法，其中，将牺牲层切断的操作和将导电材料切断的操作中至少一个操作是相对于有源区按自对准的方式进行的。
24.根据权利要求23所述的方法，其中，将牺牲层切断的操作包括：
在所述叠层上形成掩模层，掩模层包括多个第一开口，各第一开口分别露出各组中两有源区列之间的位置，且露出相应组中各有源区列中的有源区面向另一有源区列的部分外周；
以掩模层和有源区为掩模，对牺牲层进行选择性刻蚀，以切断牺牲层。
25.根据权利要求24所述的方法，其中，掩模层还包括多个第二开口，各第二开口分别露出各组之间的位置。
26.根据权利要求25所述的方法，其中，掩模层包括分别在各有源区列上方延伸的条状图案，各条状图案在相对两侧分别露出相应列中有源区的部分外周。
27.根据权利要求23所述的方法，其中，保持层被构图为还露出各组中有源区与相邻组相对的部分外周，且将导电材料切断的操作包括以保持层和有源区为掩模，对导电材料进行选择性刻蚀。
28.根据权利要求22至27中任一项所述的方法，还包括：
在衬底上淀积电介质，以填充位线之间以及所述堆叠中的空隙；以及
回蚀保持层和电介质层，使得回蚀后的保持层和电介质层一方面电隔离各条位线，另一方面露出沟道层。
29.根据权利要求19或28所述的方法，还包括：
选择性刻蚀沟道层，使得沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入。
30.根据权利要求29所述的方法，其中，形成栅堆叠包括：
依次淀积栅介质层和栅导体层；以及
选择性刻蚀栅导体层，使其顶面低于沟道层的顶面。
31.根据权利要求19或30所述的方法，其中，将栅堆叠形成为具有向着远离有源区的方向延伸的延伸部分，且各栅堆叠的延伸部分向着实质上相同的方向延伸。
32.根据权利要求31所述的方法，其中，形成字线的操作包括：
在衬底上形成在各有源区行中的有源区之间延伸的隔离层；以及
在各有源区行以及相应隔离层之间，形成字线。
33.根据权利要求19所述的方法，其中，设置所述叠层包括外延生长。
34.一种电子设备，包括由如权利要求1至18中任一项所述的半导体存储设备。
35.根据权利要求34所述的电子设备，还包括：
处理器，从/向所述半导体存储设备中读取/写入数据；以及
与所述处理器配合的显示器以及无线收发器。
36.根据权利要求34所述的电子设备，其中，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
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