KR20130075348A - 매립비트라인을 구비한 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 채널과 바디를 분리시킬 수 있는 매립비트라인과 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술의 반도체장치제조 방법은 반도체기판 상에 절연막을 사이에 두고 복수의 트렌치에 의해 분리되어 형성된 복수의 매립비트라인; 상기 매립비트라인 상에 수직하게 형성된 복수의 필라를 포함하는 복수의 수직채널트랜지스터; 상기 필라의 측벽에 형성되며 상기 매립비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및 상기 필라 각각의 상부에 접속된 복수의 캐패시터를 포함하며, 필라 아래에 직접 접촉하는 매립비트라인을 형성하므로써 인접한 매립비트라인간의 캐패시턴스를 낮출 수 있고, 또한, 플로팅바디-수직게이트 구조는 매립비트라인을 필라 하부에 형성하여 채널과 바디를 전기적으로 분리시키므로 플로팅바디를 구현할 수 있고 매립비트라인을 형성한 후 상부에 필라를 형성하므로 OSC 공정의 난이도 개선과 함께 선폭 미세화가 가능하다.
Description
본 발명은 반도체장치에 관한 것으로, 상세하게는 매립비트라인을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 디자인룰(Design Rule)이 감소함에 따라 셀크기(Cell size)가 감소하고, 이로 인하여 8F2 또는 6F2(F는 Minimun feature) 셀 구조에서는 공정 난이도가 크게 증가된다. 또한, 게이트길이(Gate length) 감소에 의한 숏채널마진(Schort channel margin) 특성이 열화된다.
이러한 문제점을 해결하기 위해서 반도체기판을 입체적으로 가공하고, 이것에 의해 트랜지스터를 3차원적으로 형성하는 방법이 제안되었다. 예를 들어, 반도체기판의 표면에 대해 수직방향으로 연장되는 필라(Pillar)를 채널로 이용하는 형태의 수직채널트랜지스터이다. 수직채널트랜지스터는 점유면적을 작게 할 수 있어 셀크기 감소에 기여한다. 또한, 수직채널트랜지스터는 게이트와 채널을 수직방향으로 형성하므로써 4F2 셀 구조도 실현 가능하다.
필라를 이용한 수직채널트랜지스터를 메모리장치(Memory device)의 셀트랜지스터(Cell transistor)로 이용하는 경우, 소스(Source) 또는 드레인(Drain)이 되는 접합(Junction)의 일측(예, 소스)이 비트라인(Bitline)에 접속되고, 접합의 타측(예, 드레인)이 캐패시터(Capacitor)에 접속된다. 일반적으로 캐패시터는 셀트랜지스터의 상부에 배치되므로, 필라의 상부에 캐패시터가 접속되고, 필라의 하부에 비트라인이 접속된다. 비트라인은 복수의 필라 사이의 트렌치에 매립되어 형성되며, 따라서, 매립비트라인(Buried Bit Line; BBL)이라고 한다.
비트라인과 일측 접합을 연결시키기 위해 필라의 어느 하나의 측벽 일부를 노출시켜야 한다. 이를 SSC(Single-Side-Contact) 공정 또는 OSC(One-Side-Contact; OSC) 공정이라 한다. 이하, '싱글사이드콘택 공정'이라 약칭한다. 싱글사이드콘택 공정에 의해 필라 내부에 형성된 소스가 노출되고, 노출된 소스에 매립비트라인을 전기적으로 연결시킨다.
도 1a는 종래기술에 따른 매립비트라인을 도시한 도면이다. 도 1b는 종래기술에 따른 문제점을 도시한 도면이다.
도 1a를 참조하면, 반도체기판(11)에 트렌치(15)에 의해 분리되는 복수의 필라구조물이 형성된다. 필라구조물은 바디(12), 바디(12) 상에 형성된 필라(13) 및 필라(13) 상에 형성된 하드마스크막(14)을 포함한다.
필라구조물의 측벽 및 트렌치(15)의 표면에는 절연막(16)이 형성된다. 절연막(16)에는 OSC 공정을 통해 오픈부가 형성된다. 오픈부는 바디(12)의 어느 하나의 측벽을 오픈시킨다. 트렌치(15)를 일부 매립하는 매립비트라인(17)이 형성된다. 매립비트라인(17)은 오픈부를 통해 바디(12)와 연결된다. 매립비트라인(17)은 인접한 두 개의 바디(12) 중 어느 하나의 바디(12)와 연결된다. 바디(12) 내에는 매립비트라인(17)과 접촉하는 제1접합(18)이 형성되고, 필라(13)의 상부에는 캐패시터와 접촉하는 제2접합(19)이 형성된다. 제1접합(18)과 제2접합(19)은 수직채널트랜지스터의 소스/드레인영역이 된다.
도 1a에서, 매립비트라인(17)은 제1접합(18)에 전기적으로 접속된다. 제1접합(18)를 형성하기 위해 도프드 폴리실리콘막을 트렌치(13)에 갭필한 후 어닐을 진행하고 있다. 제1접합(17)은 매립비트라인(17) 형성전에 형성한다.
상술한 바에 따르면, 종래기술은 바디(12)의 내부를 국부적으로 도핑하여 제1접합(18)를 형성하는 바디-타이드(Body-tied) 구조를 형성하고 있다. 바디-타이드 구조는 채널이 형성되는 필라(13)와 바디(12)가 연결되는 구조이다.
그러나, 바디-타이드 구조는 도펀트의 열확산을 억제하기 어렵기 때문에 플로팅-바디(Floating-body) 구조가 형성될 가능성이 높다. 예컨대, 도 1b에 도시된 바와 같이, 도펀트가 과도하게 확산하는 경우, 제1접합(18A)이 바디(12)의 다른쪽 측벽까지 확산되어 바디(12)가 채널로부터 부유(Floating)되는 문제가 있다.
또한, 오픈부 형성을 위한 OSC 공정이 매우 복잡하고 어려워 선폭 미세화에 대한 공정 한계로 양산화의 어려움에 직면하고 있다.
본 발명의 실시예는 채널과 바디를 분리시킬 수 있는 매립비트라인과 수직채널트랜지스터를 구비한 반도체장치 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체장치는 반도체기판 상에 절연막을 사이에 두고 복수의 트렌치에 의해 분리되어 형성된 복수의 매립비트라인; 상기 매립비트라인 상에 수직하게 형성된 복수의 필라를 포함하는 복수의 수직채널트랜지스터; 상기 필라의 측벽에 형성되며 상기 매립비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및 상기 필라 각각의 상부에 접속된 복수의 캐패시터를 포함한다.
본 발명에 따른 반도체장치 제조 방법은 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 제1도전막을 형성하는 단계; 상기 제1도전막 및 절연막을 식각하여 복수의 트렌치에 의해 분리되는 복수의 매립비트라인 및 절연막패턴을 형성하는 단계; 상기 트렌치를 갭필하는 희생막을 형성하는 단계; 상기 매립비트라인 및 희생막 상에 제2도전막을 형성하는 단계; 및 상기 제2도전막을 식각하여 상기 매립비트라인 상에 복수의 필라를 형성하는 단계를 포함한다. 상기 시드막을 형성하는 단계는, 상기 희생막을 포함한 전면에 고상에피택시를 이용하여 비정질막을 증착하는 단계; 및 상기 비정질막을 에피택셜막으로 결정화시키는 단계를 포함한다.
본 발명에 따른 반도체장치 제조 방법은 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 금속성막을 형성하는 단계; 상기 금속성막 및 절연막을 식각하여 복수의 트렌치에 의해 분리되는 복수의 매립비트라인 및 절연막패턴을 형성하는 단계; 상기 트렌치를 갭필하는 희생실리콘막을 형성하는 단계; 상기 희생실리콘막을 포함한 전면에 시드막을 형성하는 단계; 상기 시드막 상에 에피택셜실리콘막을 형성하는 단계; 및 상기 에피택셜실리콘막, 시드막 및 희생실리콘막을 식각하여 상기 매립비트라인 상에 상기 시드막과 에피택셜실리콘막을 포함하는 복수의 필라를 형성하는 단계를 포함한다. 상기 희생실리콘막과 에피택셜실리콘막은 선택적에피택셜성장을 이용하여 형성하고, 상기 시드막은 고상에피택시를 이용하여 형성한다. 상기 시드막을 형성하는 단계는, 상기 희생실리콘막을 포함한 전면에 비정질실리콘막을 증착하는 단계; 및 상기 비정질실리콘막을 에피택셜실리콘막으로 결정화시키는 단계를 포함한다. 상기 비정질실리콘막을 증착하는 단계 이전에, 상기 비정질실리콘막의 증착챔버에 실레인(SiH4) 가스를 흘려주어 에피택셜실리콘막을 형성하는 단계를 더 포함한다.
본 기술은 채널이 수직방향인 수직게이트 구조로 인해 채널길이가 감소하면서 발생하는 트랜지스터 열화 특성인 DIBL(Drain induced barrier lowering) 현상을 개선할 수 있다. 또한 4F2 구조로 셀효율(Cell efficiency)이 감소하므로 넷다이(Net die)를 증가시킬 수 있다.
그리고, 플로팅바디-수직게이트 구조는 매립비트라인을 필라 하부에 형성하여 채널과 바디를 전기적으로 분리시키므로 플로팅바디를 구현할 수 있고 매립비트라인을 형성한 후 상부에 필라를 형성하므로 OSC 공정의 난이도 개선과 함께 선폭 미세화가 가능하다.
도 1a는 종래기술에 따른 매립비트라인을 도시한 도면이다.
도 1b는 종래기술에 따른 문제점을 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 3a 내지 도 3j는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 4a 내지 도 4e는 도 3j의 A-A'선에 따른 메모리셀 제조 방법을 도시한 도면이다.
도 1b는 종래기술에 따른 문제점을 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 3a 내지 도 3j는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 4a 내지 도 4e는 도 3j의 A-A'선에 따른 메모리셀 제조 방법을 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.
도 2a 및 도 2b를 참조하면, 반도체장치는 매립비트라인(103), 필라(104) 및 워드라인(107)을 포함한다. 반도체기판(101) 상에 복수의 매립비트라인(103)과 복수의 필라(104)가 형성된다. 실시예들에 있어서, 필라(104)는 실리콘함유 재료를 식각하여 구분될 수 있다. 각각의 매립비트라인(103) 상에 복수의 필라(104)가 형성된다. 즉, 하나의 매립비트라인(103) 상에 복수의 필라(104)가 형성된다. 복수의 매립비트라인(103)은 반도체기판(101) 상에서 어느 한 방향(A-A' 선 방향)으로 연장되어 형성되며, 서로 분리되어 있다. 매립비트라인(103)은 선형(Linear)이다. 매립비트라인(103)은 반도체기판(101) 상에서 수직 방향으로 형성될 수 있고, 필라(104)는 매립비트라인(103) 상에서 수직방향으로 형성될 수 있다. 예를 들어 반도체기판(101)과 매립비트라인(103)은 직교할 수 있고, 매립비트라인(103)과 필라(104)는 직교할 수 있다. 복수의 필라(104)는 매립비트라인(103) 상에서 서로 분리되어 형성된다. 복수의 필라(104)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
반도체기판(101)은 실리콘함유 재료를 포함하는데, 예를 들어 실리콘기판, 실리콘저마늄기판, SOI(Silicon On Insulator) 기판을 포함할 수 있다. 필라(104) 및 반도체기판(101)이 동일 재료를 포함할 수 있으므로, 필라(104)는 실리콘함유 재료를 포함한다. 필라(104)는 실리콘, 실리콘저마늄을 포함한다.
필라(104)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조이다. 예컨대, 필라(104)는 제1소스/드레인영역(105), 제2소스/드레인영역(106) 및 수직채널영역을 포함할 수 있다. 제1소스/드레인영역(105) 및 제2소스/드레인영역(106) 중 어느 하나의 소스/드레인영역은 매립비트라인(103)과 연결될 수 있다. 다른 하나의 소스/드레인영역은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(105), 수직채널영역 및 제2소스/드레인영역(106)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(105)과 제2소스/드레인영역(106)은 수직채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역(105) 및 제2소스/드레인영역(106)이 제1도전형의 불순물들로 도핑된 경우, 수직채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역(105), 수직채널영역 및 제2소스/드레인영역(106)은 NPN 접합을 형성할 수 있다.
매립비트라인(103)은 반도체기판(101) 상에서 절연막(102)을 사이에 두고 형성된다. 특히, 매립비트라인(103)은 필라(104)의 하부에 직접 형성된다. 매립비트라인(103)은 제1방향으로 연장될 수 있다. 매립비트라인(103)은 폴리실리콘보다 저항이 낮은 물질을 포함할 수 있다. 이로써 매립비트라인(103)은 저저항을 갖는다. 매립비트라인(103)은 금속, 금속질화물(Metal nitride), 금속실리사이드(Metal silicide) 등의 금속성재료(Metallic material)를 포함할 수 있다. 금속은 텅스텐(W)이 사용될 수 있으며, 금속질화물은 티타늄질화물(TiN), 탄탈륨질화물(TaN)을 포함할 수 있다. 금속실리사이드는 탄탈륨실리사이드, 텅스텐실리사이드, 코발트실리사이드 등을 포함할 수 있다.
워드라인(107)은 필라(104)의 측벽에 형성되는데, 필라(104)의 측벽에 수직으로 형성된다. 따라서, '수직워드라인' 또는 '수직게이트'라고도 한다. 워드라인(107)은 필라(104)의 양측벽에 형성되므로, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인의 끝단은 서로 연결될 수 있다. 필라(104)가 채널이 형성되는 영역이므로, 워드라인(107)에 의해 수직채널이 형성된다. 이로써, 제1소스/드레인영역(105), 수직채널 및 제2소스/드레인영역(106)을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(107)은 제1방향(매립비트라인의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다. 워드라인(107)은 금속성물질을 포함한다. 워드라인(107)는 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(107)과 매립비트라인(103)은 이격되어 형성될 수 있다. 이를 위해 워드라인(107)과 매립비트라인(103) 사이에 절연물이 더 형성될 수 있다. 여기서, 절연물은 실리콘산화물 등을 포함한다. 도 2b에 도시된 바와 같이, 워드라인(107)은 필라(104)를 감싸면서 제1방향(매립비트라인의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다.
상술한 바에 따르면, 매립비트라인(103)이 필라(104) 하부에 형성됨에 따라채널과 반도체기판(101)을 전기적으로 분리시키므로 플로팅바디를 구현할 수 있다. 이를 플로팅바디-수직게이트 구조라 한다.
아울러, 반도체기판(101) 상에 매립비트라인(103)이 형성된다. 따라서, 인접하는 매립비트라인(103)은 충분히 이격되고, 인접한 비트라인(103)간의 기생캐패시턴스(CB)가 감소한다.
도 3a 내지 도 3j는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 일예를 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21) 상에 제1절연막(22)을 형성한다. 반도체기판(21)은 실리콘함유 재료를 포함하는데, 예를 들어 실리콘 기판, 실리콘저마늄(SiGe) 기판을 포함한다. 제1절연막(22)을 형성하기 전에 반도체기판(21)의 표면의 자연산화막(Native oxide)을 제거할 수 있다. 제1절연막(22)은 반도체기판(21)과 후속 매립비트라인간의 반응을 방지하는 물질이다. 제1절연막(22)은 산화물(Oxide)을 포함할 수 있다. 제1절연막(22)은 건식산화, 습식산화, 라디칼 산화, ISSG(In-situ Steam Generation), 플라즈마 산화 등의 방법을 이용하여 형성할 수 있다.
제1절연막(22) 상에 제1도전막(23)을 형성한다. 제1도전막(23)은 비저항이 낮은 재료를 포함한다. 제1도전막(23)은 매립비트라인이 되는 물질이다. 제1도전막(23)은 금속, 금속질화물(Metal nitride), 금속실리사이드(Metal silicide) 등의 금속성재료(Metallic material)를 포함할 수 있다. 금속은 텅스텐(W)이 사용될 수 있으며, 금속질화물은 티타늄질화물(TiN), 탄탈륨질화물(TaN)을 포함할 수 있다. 금속실리사이드는 탄탈륨실리사이드, 텅스텐실리사이드, 코발트실리사이드 등을 포함할 수 있다.
제1도전막(23) 상에 하드마스크막(24)을 형성한다. 하드마스크막(24)은 질화물을 포함할 수 있다. 하드마스크막(24)은 산화물과 질화물을 포함하는 다층 구조(Multi-layers)일 수 있다. 예를 들어, 하드마스크막(24)은 질화물(Nitride)과 산화물(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(24)은 질화물, 산화물, 실리콘산화질화물(SiON) 및 카본(Carbon)의 순서로 적층될 수도 있다.
하드마스크막(24)은 제1도전막(23)과의 반응을 억제하기 위해 증착온도가 낮은 방법을 이용하여 증착할 수 있다. 예컨대, 플라즈마인핸스드화학기상증착법(PECVD), 원자층증착법(ALD)을 이용할 수 있다.
도 3b에 도시된 바와 같이, 포토리소그래피 공정을 통해 감광막패턴(도시 생략)을 형성한다. 감광막패턴을 식각마스크로 하여 하드마스크막(24)을 식각한다. 이로써 제1하드마스크막패턴(24A)이 형성된다. 제1하드마스크막패턴(24A)은 어느 한 방향, 예컨대, 제1방향으로 연장된 라인 패턴일 수 있다. 다음으로, 감광막패턴을 스트립한다.
제1하드마스크막패턴(24A)을 식각마스크로 하여 제1도전막(23)을 식각한다. 이로써, 매립비트라인(23A)이 형성된다. 매립비트라인(23A)은 어느 한 방향, 예컨대, 제1방향으로 연장된다.
복수의 매립비트라인(23A)은 복수의 트렌치(25)에 의해 분리되며, 반도체기판(21)과 매립비트라인(23A)은 제1절연막(22)에 의해 절연된다.
도 3c에 도시된 바와 같이, 제1절연막(22)을 식각하여 제1절연막패턴(22A)을 형성한다.
이어서, 매립비트라인(23A)과 제1하드마스크막패턴(24A)의 측벽에 제1스페이서(26)를 형성한다. 제1스페이서(26)는 질화물을 포함할 수 있다. 제1스페이서(26)를 형성하므로써 매립비트라인(23A)의 측벽을 보호할 수 있다. 제1스페이서(26)를 형성하기 위해 전면에 질화물을 증착한 후 블랭킷 식각(Blanket etch)을 실시한다. 제1스페이서(26)로 사용되는 질화물은 매립비트라인(23A)에 가해지는 열부담(Thermal budget)을 최소화하기 위해 저압화학기상증착(LPCVD) 방식의 매엽식 장비에서 공정을 진행할 수 있다.
위와 같이, 제1스페이서(26)를 형성하면, 반도체기판(21) 상에 비트라인구조물이 형성된다. 비트라인구조물은 제1절연막패턴(22A), 매립비트라인(23A), 하드마스크막패턴(24A) 및 제1스페이서(26)를 포함한다. 복수의 비트라인구조물은 트렌치(25)에 의해 서로 분리되어 형성될 수 있다.
도 3d에 도시된 바와 같이, 표면이 노출된 반도체기판(21) 상에 매립비트라인(23A) 사이를 갭필하는 희생막(27)을 형성한다. 희생막(27)은 에피택셜 성장(Epitaxial growth)을 이용하여 형성할 수 있다. 예를 들어, 선택적에피택셜성장(Selective Epitaxial Growth; SEG)을 이용하여 형성하며, 제1하드마스크막패턴(24A)의 상부를 덮을 때까지 형성되도록 한다. 희생막(27)은 에피택셜막을 포함하며, 에피택셜실리콘(Epitaxial Silicon)을 포함할 수 있다.
도 3e에 도시된 바와 같이, 매립비트라인(23A)의 상부 표면이 노출되도록 희생막(27)을 평탄화한다. 따라서, 매립비트라인(23A) 사이에 희생막패턴(27A)이 형성된다. 희생막(27)의 평탄화 공정시 제1하드마스크막패턴(24A)이 제거되도록 하여 매립비트라인(23A)의 상부 표면이 노출되도록 한다. 이에 따라, 스페이서도 일부가 제거될 수 있다. 잔류하는 스페이서는 도면부호 '26A'가 된다.
도 3f 및 도 3g에 도시된 바와 같이, 희생막패턴(27A)을 포함한 전면에 시드막(seed layer, 28D)을 형성한다. 시드막(28D)은 고상에피택시(Solid Phase Epitaxy) 방식을 이용하여 형성할 수 있다. 고상에피택시(SPE) 공정은 비정질막의 증착 초기 상태(as-deposited)에서 에피택셜막이 얇게 성장되고, 그 상부에 비정질막이 성장되며, 이후 열처리 공정(29)을 통해 비정질막을 에피택셜막으로 결정화시키는 공정이다. 시드막(28D)은 에피택셜실리콘막을 포함할 수 있다.
시드막(28D)을 형성하기 위한 고상에피택시 공정을 살펴보면 다음과 같다.
도 3f를 다시 참조하면, 비정질실리콘막(28B)을 증착하기 위한 저압화학기상증착(LPCVD) 장비에 반도체기판(21)을 로딩시킨 후, 증착스텝 전에 실레인(SiH4)을 흘려준다. 이로써, 에피택셜실리콘막(28A)이 형성된다. 이하, 설명의 편의를 위해 제1에피택셜실리콘막(28A)이라 한다.
이후, 비정질실리콘막(28B)을 증착한다. 비정질실리콘막(28B)은 530℃ 이하의 증착온도에서 200Å 이하의 두께로 증착할 수 있다. 제1에피택셜실리콘막(28A) 및 비정질실리콘막(28B)을 형성할 때, 불순물을 인시튜로 도핑시킬 수 있다. 제1에피택셜실리콘막(28A)과 비정질실리콘막(28B) 형성시 도핑가스를 동시에 흘려줄 수 있다. 이에 따라, 예비 시드막(28)에 불순물이 인시튜 도핑될 수 있다. 불순물은 인(Ph) 또는 비소(As)를 포함할 수 있다. 도핑가스는 PH3 또는 AsH3 등을 포함할 수 있다.
고상에피택시(SPE) 공정시 초기 증착상태에서 제1에피택셜실리콘막(28A)이 성장되는 이유는, 표면 세정 공정을 진행한 후 시간지연없이 비정질 실리콘 증착 장비에 진공으로 로딩시키는 것(Vacuum loading)을 첫 번째 이유로 들 수 있다. 전처리 표면 세정공정시 SPM(H2SO4:H2O2=1:20 @90℃)과 300:1 BOE를 이용하여 세정을 진행하면, 실리콘 재질의 표면은 수소 종말처리(Hydrogen terminated, 실리콘 댕글링본드(dangling bond)가 수소원자와 결합된 상태)되어 일정시간 자연산화막의 성장이 억제된다. 이처럼 자연산화막이 억제되므로 증착 초기에 제1에피택셜실리콘막(28A)이 성장된다. 두 번째 이유로는, 비정질실리콘막(28B)을 증착하기 위해 도입되는 가스 분위기가 수소(H2) 가스이기 때문이다. 즉, 수소(H2) 가스를 이용함에 따라 증착 공정시 산화분위기가 아니라 환원분위기가 되고, 이러한 환원분위기에 의해 비정질실리콘막(28B)의 증착 초기에 제1에피택셜실리콘막(28A)이 성장하는 것이다.
위와 같이, 희생막패턴(27A)을 포함한 전면에 예비 시드막(pre-seed layer, 28)으로서 제1에피택셜실리콘막(28A)과 비정질실리콘막(28B)을 형성한다.
도 3g를 참조하면, 열처리 공정(29)을 실시한다. 열처리 공정(29)은 700℃ 이하(500∼700℃)의 온도에서 질소 분위기로 실시하므로써 써멀버짓을 최소화한다. 열처리 공정(29)을 통해 비정질실리콘막(28B)이 결정화된다. 즉, 제1에피택셜실리콘막(28A)을 통해 비정질실리콘막(28B)이 에피택셜실리콘막으로 유도된다. 결국, 비정질실리콘막(28B)은 열처리 공정(29)을 통해 제2에피택셜실리콘막(28C)이 되고, 시드막(28D)은 제1에피택셜실리콘막(28A)과 제2에피택셜실리콘막(28C)의 적층이 된다.
상술한 바와 같이 제1에피택셜실리콘막(28A) 형성, 비정질실리콘막(28B) 형성, 열처리 공정(29)에 의한 제2에피택셜실리콘막(28C) 형성을 포함하는 고상에피택시 공정을 진행하여 시드막(28D)을 형성한다. 시드막(28D)은 에피택셜실리콘과 비정질실리콘의 결정화막(즉, 에피택셜실리콘)으로 이루어진다. 결국, 시드막(28D)은 에피택셜실리콘막의 단일 물질이 된다.
고상에피택시(SPE) 공정을 이용하면 희생막패턴(27A)의 상부는 물론 금속물질인 매립비트라인(23A)의 상부에서도 시드막(28D)을 형성할 수 있다. 비교예로서, 선택적에피택셜성장(SEG)을 통해서 시드막(28D)을 형성할 수도 있으나, 선택적에피택셜성장(SEG)에 의해서는 매립비트라인(23A) 상부에서 에피택셜실리콘막을 성장시키기 어렵다.
도 3h에 도시된 바와 같이, 세정 공정을 통해 시드막(28D) 표면의 자연산화막을 제거한다. 세정 공정은, 건식세정 또는 습식세정을 진행하는데, 습식세정은 HF-last(HF용액을 적용하는 세정) 세정을 적용하고, 건식세정은 플라즈마세정을 적용한다.
이어서, 시드막(28D)을 시드로 하여 제2도전막(30)을 형성한다. 제2도전막(30)은 에피택셜성장을 이용하여 형성할 수 있다. 예를 들어, 선택적에피택셜성장(SEG)을 이용하여 형성한다. 시드막(28D)이 에피택셜실리콘막을 포함하므로, 제2도전막(30)은 에피택셜실리콘막을 포함할 수 있다.
도 3i에 도시된 바와 같이, 제2도전막(30) 상에 제2하드마스크막패턴(31)을 형성한다. 제2하드마스크막패턴(31)을 식각장벽으로 하여 제2도전막(30)과 시드막(28D)을 식각한다. 이에 따라, 매립비트라인(23A) 상에 복수의 필라(30A)가 형성된다. 필라(30A)는 제2도전막(30)의 식각에 의해 형성된다. 필라(30A) 아래에는 시드막(28D)이 식각되어 제1소스/드레인영역(28E)이 형성된다. 시드막(28D)은 제2도전막(30)을 형성하기 위한 시드로 사용될뿐만 아니라, 불순물이 도핑되어 있으므로 수직채널트랜지스터의 소스/드레인영역으로 사용될 수 있다. 제1소스/드레인영역(28E)은 수직채널트랜지스터의 소스/드레인영역이 될 수 있다. 즉, 필라(30A)가 수직채널트랜지스터의 채널로 사용될 수 있으므로, 제1소스/드레인영역(28E)은 매립비트라인(23A)과 접속되는 수직채널트랜지스터의 어느 하나의 소스/드레인영역이 될 수 있다. 필라(30A)는 매립비트라인(23A) 상에서 수직방향으로 연장된다. 필라(30A)는 셀 단위로 형성될 수 있다. 복수의 필라(30A)는 각각의 매립비트라인(23A) 상에 형성되며, 이에 따라 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
다음으로, 희생막패턴(27A)을 제거한다. 따라서, 매립비트라인(23A) 사이에서 희생막패턴(27A)이 모두 제거되어 트렌치(25)가 다시 오픈된다. 희생막패턴(27A)을 제거할 때, 매립비트라인(23A) 및 스페이서(26A)은 선택비를 가져 제거되지 않는다.
도 3j에 도시된 바와 같이, 필라(30A) 및 매립비트라인(23A) 사이를 갭필하는 층간절연막(32)을 형성한다.
도 4a 내지 도 4e는 도 3j의 A-A'선에 따른 메모리셀 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 층간절연막(32)을 식각하여 워드라인트렌치(33)를 형성한다. 필라(30A)가 셀단위로 패터닝되어 있으므로, 층간절연막(32)만 식각한다. 워드라인트렌치(33)는 라인형 패턴이다.
워드라인트렌치(33)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 매립비트라인(23A)과 교차하는 방향으로 필라(30A) 사이의 층간절연막(33)을 식각한다.
도 4b에 도시된 바와 같이, 워드라인트렌치(33)를 갭필하도록 워드라인도전막(35)을 형성한다. 워드라인도전막(35) 형성전에 게이트절연막(34)을 형성할 수 있다. 게이트절연막(34)은 필라(24A)의 측벽을 산화시켜 형성할 수 있다. 또한, 게이트절연막(34)은 매립비트라인(30A)과 워드라인간 절연을 위해 전면에 증착될 수도 있다. 실시예에서는 게이트절연막(34)은 전면에 증착된 실리콘산화막을 포함할 수 있다. 워드라인도전막(35)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다.
도 4c에 도시된 바와 같이, 워드라인도전막에 대해 평탄화 및 에치백을 순차적으로 진행하여 리세스된 워드라인도전막(35A)을 잔류시킨다. 평탄화 공정은 CMP 공정을 적용하며, CMP 공정은 제2하드마스크막패턴(31)을 연마정지막으로 이용할 수 있다. 따라서, 제2하드마스크막패턴(31) 상부의 게이트절연막(34)이 제거될 수 있다.
도 4d에 도시된 바와 같이, 절연막 증착후 에치백을 실시하여 제2스페이서(36)를 형성한다. 제2스페이서(36)는 질화막을 포함할 수 있다.
제2스페이서(36)를 식각장벽으로 하여 워드라인도전막(35A)을 식각한다. 이에 따라, 필라(30A)의 양측벽에 수직워드라인(35B)이 형성된다. 수직워드라인(35B)은 수직게이트전극(Vertical gate electrode)을 겸한다. 다른 실시예에서, 필라(30A)를 감싸도록 하여 수직워드라인(35B)을 형성할 수 있다. 또 다른 실시예에서 필라(30A)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 수직워드라인(35B)을 형성할 수도 있다. 수직워드라인(35B)은 매립비트라인(23A)과 교차하는 방향으로 형성된다. 수직워드라인(35B)과 매립비트라인(23A)은 게이트절연막(34)에 의해 서로 절연될 수 있다.
도 4e에 도시된 바와 같이, 수직워드라인(35B) 사이를 절연시키는 워드라인분리막(37)을 형성한다. 워드라인분리막(37)은 산화막 등의 절연막을 포함한다. 워드라인분리막(37)은 수직워드라인(35B)이 형성된 전체 구조 상에 절연막을 형성한 후 평탄화하여 형성할 수 있다.
스토리지노드콘택식각을 실시하여 필라(30A)의 상부면을 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 39)를 형성한다. 스토리지노드콘택플러그(39)를 형성하기 전에 이온주입을 실시하여 제2소스/드레인영역(38)을 형성할 수 있다. 제2소스/드레인영역(38)은 일반적인 이온주입 방법을 적용할 수 있다. 따라서, 필라(30A)는 제2소스/드레인영역(38) 및 수직채널영역을 포함할 수 있다. 수직채널영역은 제1소스/드레인영역(28E)과 제2소스/드레인영역(38) 사이에 형성된다. 제2소스/드레인영역(38)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(28E), 수직채널영역 및 제2소스/드레인영역(38)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(28E)과 제2소스/드레인영역(38)은 수직채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역(28E) 및 제2소스/드레인영역(38)이 제1도전형의 불순물들로 도핑된 경우, 수직채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역(28E), 수직채널영역 및 제2소스/드레인영역(38)은 NPN 접합을 형성할 수 있다.
스토리지노드콘택플러그(39) 상에 캐패시터를 형성한다. 캐패시터는 스토리지노드(Storage node, 40)를 포함한다. 스토리지노드(40)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(40)는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성한다.
본 발명에 따른 반도체장치는 메모리셀 및 메모리셀어레이에 포함될 수 있다. 비트라인과 워드라인은 메모리셀어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력될 수 있다.
본 발명에 따른 메모리셀어레이는 메모리장치에 포함될 수 있다. 메모리장치는 메모리셀어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier) 등을 포함할 수 있다. 로우 디코더는 메모리셀어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 워드라인을 선택하여 반도체 메모리 셀 어레이에 워드라인선택 신호를 출력한다. 그리고, 컬럼 디코더는 메모리셀어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 메모리셀어레이에 비트라인 선택 신호를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱한다.
본 발명에 따른 메모리장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random AccessMemory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 메모리장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
본 발명에 따른 메모리장치는 메모리 모듈에 사용될 수 있다. 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리장치들, 메모리장치가 외부의 제어기로부터 제어신호(어드레스 신호, 커맨드 신호, 클럭 신호)를 제공받을 수 있도록 해주는 커맨드 링크 및 메모리장치와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 메모리모듈은 모듈 기판의 전면에 8개의 메모리장치들이 탑재되어 있을 수 있고, 또한 모듈 기판의 후면에도 동일하게 메모리장치들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 메모리장치들이 탑재될 수 있으며, 탑재되는 메모리장치의 갯수는 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
본 발명에 따른 메모리모듈은 메모리시스템에 사용될 수 있다. 메모리시스템은 복수개의 메모리장치들이 탑재된 적어도 하나의 메모리모듈과 외부의 시스템 사이에서 양방향 인터페이스를 제공하여 메모리모듈의 동작을 제어하는 컨트롤러를 포함한다.
본 발명에 따른 메모리시스템은 전자장치에 사용될 수 있다. 전자장치(electronic unit)는 메모리시스템과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 여기서, 프로세서는 CPU(CentralProcessing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. 여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자장치는 음향 및 영상 기기를 포함하는 것이 바람직하다. 이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 절연막
103 : 매립비트라인 104 : 필라
105 : 제1소스/드레인영역 106 : 제2소스/드레인영역
107 : 워드라인
103 : 매립비트라인 104 : 필라
105 : 제1소스/드레인영역 106 : 제2소스/드레인영역
107 : 워드라인
Claims (22)
- 반도체기판 상에 절연막을 형성하는 단계;
상기 절연막 상에 제1도전막을 형성하는 단계;
상기 제1도전막 및 절연막을 식각하여 복수의 트렌치에 의해 분리되는 복수의 매립비트라인 및 절연막패턴을 형성하는 단계;
상기 트렌치를 갭필하는 희생막을 형성하는 단계;
상기 매립비트라인 및 희생막 상에 제2도전막을 형성하는 단계; 및
상기 제2도전막을 식각하여 상기 비트라인 상에 복수의 필라를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 매립비트라인을 형성하는 단계 이후에,
상기 매립비트라인의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제2항에 있어서,
상기 스페이서막은 질화막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 희생막과 제2도전막은 에피택셜실리콘을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 희생막과 제2도전막은 선택적에피택셜성장을 이용하여 형성하는 반도체장치 제조 방법.
- 제1항 또는 제5항에 있어서,
상기 제2도전막을 형성하는 단계 이전에,
상기 희생막을 포함한 전면에 시드막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,
상기 시드막을 형성하는 단계는,
상기 희생막을 포함한 전면에 고상에피택시를 이용하여 비정질막을 증착하는 단계; 및
상기 비정질막을 에피택셜막으로 결정화시키는 단계
를 포함하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 비정질막을 에피택셜막으로 결정화시키는 단계는,
어닐 공정을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 필라를 형성하는 단계 이후에,
상기 필라의 측벽에 인접하는 수직 워드라인을 형성하는 단계; 및
상기 필라의 상부에 접속되는 캐패시터를 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- 반도체기판 상에 절연막을 형성하는 단계;
상기 절연막 상에 금속성막을 형성하는 단계;
상기 금속성막 및 절연막을 식각하여 복수의 트렌치에 의해 분리되는 복수의 매립비트라인 및 절연막패턴을 형성하는 단계;
상기 트렌치를 갭필하는 희생실리콘막을 형성하는 단계;
상기 희생실리콘막을 포함한 전면에 시드막을 형성하는 단계;
상기 시드막 상에 에피택셜실리콘막을 형성하는 단계; 및
상기 에피택셜실리콘막, 시드막 및 희생실리콘막을 식각하여 상기 매립비트라인 상에 상기 시드막과 에피택셜실리콘막을 포함하는 복수의 필라를 형성하는 단계;
를 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 희생실리콘막과 에피택셜실리콘막은 선택적에피택셜성장을 이용하여 형성하고, 상기 시드막은 고상에피택시를 이용하여 형성하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 시드막을 형성하는 단계는,
상기 희생실리콘막을 포함한 전면에 비정질실리콘막을 증착하는 단계; 및
상기 비정질실리콘막을 에피택셜실리콘막으로 결정화시키는 단계
를 포함하는 반도체장치 제조 방법.
- 제12항에 있어서,
상기 비정질실리콘막을 증착하는 단계 이전에,
상기 비정질실리콘막의 증착 챔버에서 실레인(SiH4) 가스를 흘려주어 에피택셜실리콘막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제12항에 있어서,
상기 비정질실리콘막을 에피택셜실리콘막으로 결정화시키는 단계는,
어닐 공정을 포함하는 반도체장치 제조 방법.
- 제14항에 있어서,
상기 어닐 공정은 질소 분위기에서 진행하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 매립비트라인을 형성하는 단계 이후에,
상기 매립비트라인의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
- 제10항에 있어서,
상기 필라를 형성하는 단계 이후에,
상기 필라의 측벽에 인접하는 수직 워드라인을 형성하는 단계; 및
상기 필라의 상부에 접속되는 캐패시터를 형성하는 단계
를 더 포함하는 반도체장치 제조 방법.
- 반도체기판 상에 절연막을 사이에 두고 복수의 트렌치에 의해 분리되어 형성된 복수의 매립비트라인;
상기 매립비트라인 상에 수직하게 형성된 복수의 필라를 포함하는 복수의 수직채널트랜지스터;
상기 필라의 측벽에 형성되며 상기 매립비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및
상기 필라 각각의 상부에 접속된 복수의 캐패시터
를 포함하는 반도체장치.
- 제18항에 있어서,
상기 필라는 상기 매립비트라인과 접속하는 제1소스/드레인영역과 상기 캐패시터와 접속하는 제2소스/드레인영역을 포함하는 반도체장치.
- 제18항에 있어서,
상기 매립비트라인의 양측벽에 형성된 스페이서를 더 포함하는 반도체장치.
- 제18항에 있어서,
상기 필라는,
제1에피택셜실리콘막과 제2에피택셜실리콘막이 적층되고, 상기 제1에피택셜실리콘막은 제1소스/드레인영역이 형성되고, 상기 제2에피택셜실리콘막은 수직채널영역과 제2소스/드레인영역이 형성된 반도체장치.
- 제18항에 있어서,
상기 필라는,
고상에피택시에 의한 제1에피택셜실리콘막과 선택적에피택셜성장에 의한 제2에피택셜실리콘막이 적층된 반도체장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11974426B2 (en) | 2020-10-16 | 2024-04-30 | SK Hynix Inc. | Semiconductor device having transistor device of three-dimensional structure |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130106159A (ko) * | 2012-03-19 | 2013-09-27 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 제조 방법 |
| US9425210B2 (en) * | 2014-08-13 | 2016-08-23 | SK Hynix Inc. | Double-source semiconductor device |
| KR20160020210A (ko) * | 2014-08-13 | 2016-02-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102223740B1 (ko) * | 2014-10-10 | 2021-03-05 | 에스케이하이닉스 주식회사 | 수직채널 반도체 장치 |
| US9508730B2 (en) * | 2015-03-11 | 2016-11-29 | SK Hynix Inc. | Semiconductor device and manufacturing method thereof |
| CN109461738B (zh) * | 2017-09-06 | 2021-03-26 | 中国科学院微电子研究所 | 半导体存储设备及其制造方法及包括存储设备的电子设备 |
| US10614867B2 (en) * | 2018-07-31 | 2020-04-07 | Spin Memory, Inc. | Patterning of high density small feature size pillar structures |
| CN111192897A (zh) * | 2018-11-14 | 2020-05-22 | 芯恩（青岛）集成电路有限公司 | 半导体器件结构及其制作方法 |
| CN113644066B (zh) * | 2020-04-27 | 2023-09-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| EP3985672B1 (en) | 2020-09-04 | 2024-01-24 | Changxin Memory Technologies, Inc. | Semiconductor structure, and fabrication method and control method therefor |
| CN113173553A (zh) * | 2021-03-12 | 2021-07-27 | 中国科学院微电子研究所 | 一种纳米网的制备方法 |
| US20220336466A1 (en) * | 2021-04-15 | 2022-10-20 | Changxin Memory Technologies, Inc. | Manufacturing method of semiconductor structure and semiconductor structure |
| CN115568204A (zh) | 2021-07-01 | 2023-01-03 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN115568203A (zh) | 2021-07-01 | 2023-01-03 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| CN115666132A (zh) * | 2021-07-09 | 2023-01-31 | 长鑫存储技术有限公司 | 半导体结构的制备方法及半导体结构 |
| CN113594097B (zh) * | 2021-07-29 | 2023-09-26 | 长鑫存储技术有限公司 | 埋入式位线结构及其制作方法、半导体结构 |
| KR20230057719A (ko) * | 2021-10-22 | 2023-05-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100652370B1 (ko) | 2000-06-15 | 2006-11-30 | 삼성전자주식회사 | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 |
| AU2001286432A1 (en) | 2000-08-14 | 2002-02-25 | Matrix Semiconductor, Inc. | Dense arrays and charge storage devices, and methods for making same |
| US6995957B2 (en) | 2003-03-18 | 2006-02-07 | Hitachi Global Storage Technologies Netherland B.V. | Magnetoresistive sensor having a high resistance soft magnetic layer between sensor stack and shield |
| US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
| KR100611108B1 (ko) * | 2005-01-13 | 2006-08-09 | 삼성전자주식회사 | 박막 형성 방법 |
| US7560331B2 (en) | 2005-07-28 | 2009-07-14 | Samsung Electronics Co., Ltd. | Method for forming a silicided gate |
| KR100665852B1 (ko) | 2005-08-03 | 2007-01-09 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| KR100673012B1 (ko) | 2005-09-02 | 2007-01-24 | 삼성전자주식회사 | 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법 |
| KR20070047069A (ko) | 2005-11-01 | 2007-05-04 | 삼성전자주식회사 | 수직 트랜지스터를 구비한 반도체 소자 및 그 제조방법 |
| KR100958798B1 (ko) * | 2008-04-04 | 2010-05-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| US20100090263A1 (en) | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
| KR101055749B1 (ko) * | 2008-11-17 | 2011-08-11 | 주식회사 하이닉스반도체 | 수직게이트를 구비한 반도체장치 제조 방법 |
| KR101060694B1 (ko) | 2008-12-19 | 2011-08-31 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR101559063B1 (ko) | 2009-02-02 | 2015-10-08 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR101149043B1 (ko) | 2009-10-30 | 2012-05-24 | 에스케이하이닉스 주식회사 | 매립형 비트라인을 구비하는 반도체 장치 및 그 제조방법 |
| US8786009B2 (en) | 2009-11-03 | 2014-07-22 | Samsung Electronics Co., Ltd. | Substrate structures including buried wiring, semiconductor devices including substrate structures, and method of fabricating the same |
| KR101094399B1 (ko) | 2009-11-30 | 2011-12-15 | 주식회사 하이닉스반도체 | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 |
| KR101145390B1 (ko) | 2009-11-30 | 2012-05-15 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 |
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| KR101747095B1 (ko) * | 2010-06-07 | 2017-06-15 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 |
| KR101827549B1 (ko) | 2011-01-03 | 2018-03-23 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
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Cited By (1)
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|---|---|---|---|---|
| US11974426B2 (en) | 2020-10-16 | 2024-04-30 | SK Hynix Inc. | Semiconductor device having transistor device of three-dimensional structure |
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