KR100958798B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100958798B1
KR100958798B1 KR1020080031475A KR20080031475A KR100958798B1 KR 100958798 B1 KR100958798 B1 KR 100958798B1 KR 1020080031475 A KR1020080031475 A KR 1020080031475A KR 20080031475 A KR20080031475 A KR 20080031475A KR 100958798 B1 KR100958798 B1 KR 100958798B1
Authority
KR
South Korea
Prior art keywords
pattern
pillar
hard mask
layer
forming
Prior art date
Application number
KR1020080031475A
Other languages
English (en)
Other versions
KR20090106015A (ko
Inventor
김명옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080031475A priority Critical patent/KR100958798B1/ko
Priority to US12/318,168 priority patent/US8399324B2/en
Priority to TW97150474A priority patent/TWI474396B/zh
Priority to CN2009101291234A priority patent/CN101552237B/zh
Priority to JP2009091346A priority patent/JP2009253300A/ja
Publication of KR20090106015A publication Critical patent/KR20090106015A/ko
Application granted granted Critical
Publication of KR100958798B1 publication Critical patent/KR100958798B1/ko
Priority to US13/768,932 priority patent/US20130181266A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 필라패턴의 쓰러짐 현상을 방지하는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 기판상에 도전막 및 복수의 하드마스크막패턴을 형성하는 단계, 상기 하드마스크막패턴을 식각장벽으로 상기 도전막을 식각하여 복수의 개방영역을 형성하는 단계, 상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계, 상기 개방영역 내에 필라패턴을 형성하는 단계 및 상기 필라패턴 사이의 상기 도전막을 식각하여 상기 필라패턴 각각을 감싸는 게이트 전극을 형성하는 단계를 포함함으로써, 필라패턴의 쓰러짐을 방지하며, 나아가 반도체 소자의 신뢰성 및 안정성을 향상시킨다.
필라패턴, 필라헤드, 필라넥, 반도체 소자, 게이트 전극

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 셀효율(cell efficency)을 증가시키기 위한 방법의 하나로, 4F2의 구조를 구현할 수 있는 '채널이 상/하 방향, 예컨대 수직으로 형성되는 반도체 소자'가 발명되었다.
도 1은 종래기술에 따른 채널이 상/하 방향으로 형성되는 반도체 소자를 나타낸 구조도이다.
도 1을 참조하면, 반도체 소자는, 기판(16), 필라헤드(11, pillar head)와 필라넥(12, pillar neck)을 포함하는 필라패턴(pillar pattern), 필라패턴 상부를 보호하는 게이트 하드마스크막(13), 필라헤드(11)의 측벽을 보호하는 측벽보호막(14), 필라넥(12)을 감싸는 게이트 절연막(15)과 게이트 전극(16)을 포함한다. 그리고, 기판(17)과 필라헤드(11)에 소스 및 드레인이 형성되며, 이를 통해 필라 넥(12)에 채널이 형성된다.
그러나, 상술한 필라패턴은 필라넥(12)이 필라헤드(11)의 직경(diameter)보다 작고, 필라헤드(11) 상에 게이트 하드마스크막(13)이 위치함으로 인해, 도 2와 같이 쓰러지거나, 인접하는 필라패턴간 붙어버리는 현상이 발생하고 있다.
또한, 필라헤드(11) 및 필라넥(12)의 형성을 식각정지막(stopping layer) 없이 식각하기 때문에. 도 3과 같이 각각의 필라패턴의 높이가 균일하지 못(H1<H2)하며, 이는 각 필라패턴에서 형성되는 채널의 길이가 서로 다르게 되는 문제점으로 작용한다.
또한, 게이트 전극(16)을 형성하기 위해 필라패턴 사이가 채워지도록 도전막을 매립할 경우, 도 4와 같이 필라패턴 사이의 높은 종횡비로 인해 도전막 내 보이드(21, void) 및 심(seam)이 형성된다. 이후 도전막 패터닝 공정을 진행하면 상기 보이드(21) 및 심에 기인하는 식각 속도차에 의해, 도 5와 같이 게이트 절연막(15) 및 기판(17)에 손상(attack)을 가하는 관통(22, punch) 문제가 발생한다. 또한, 도전막의 패터닝 과정에서 도 6과 같이 식각 선택비에 의해 측벽보호막(14)이 손실되며, 이에 따라 필라헤드(11)를 손상시키는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 필라패턴의 쓰러짐 현상을 방지하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 동일 채널길이를 갖는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 보이드 및 심이 발생된 도전막에 의해 기판의 손상 문제를 해결하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판상에 도전막 및 복수의 하드마스크막패턴을 형성하는 단계, 상기 하드마스크막패턴을 식각장벽으로 상기 도전막을 식각하여 복수의 개방영역을 형성하는 단계, 상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계, 상기 개방영역 내에 필라패턴을 형성하는 단계 및 상기 필라패턴 사이의 상기 도전막을 식각하여 상기 필라패턴 각각을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
또한, 상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조 방법은 기판상에 제1식각정지막, 도전막, 제2식각정지막 및 복수의 하드마스크막패턴을 형성 하는 단계, 상기 하드마스크막패턴을 식각장벽으로 상기 제2식각정지막, 도전막 및 제1식각정지막을 식각하여 복수의 개방영역을 형성하는 단계, 상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계, 상기 개방영역 내에 필라패턴을 형성하는 단계, 상기 도전막의 일부와 상기 필라패턴을 덮는 게이트 하드마스크막패턴을 형성하는 단계 및 상기 게이트 하드마스크막패턴을 식각장벽으로, 상기 필라패턴 사이의 상기 도전막을 식각하여 상기 필라패턴 각각을 감싸는 게이트 전극을 형성하는 단계를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 필라패턴의 쓰러짐 방지, 균일한 채널 길이 유도, 도전막의 증착시 발생하는 보이드 및 심에 기인하는 기판의 손상을 방지한다.
따라서, 반도체 소자 특히 40nm 이하의 반도체 소자의 신뢰성 및 안정성을 향상시킬 수 있으며, 나아가 수율을 증가시킬 수 있는 효과를 갖는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 7a 내지 도 7f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되 는 반도체 소자 제조 방법을 나타낸 공정 단면도이다.
도 7a에 도시된 바와 같이, 기판(31)상에 제1절연막(32), 도전막(33), 제2절연막(34) 및 하드마스크막(35)을 순차적으로 형성한다.
도전막(33)은 후속 게이트 전극으로 작용하는 박막으로, 폴리실리콘막, 텅스텐실리사이드(WSi2), 티타늄실리사이드(TiSi2), 텅스텐(W), 티타늄질화막(TiN), 탄탈(Ta) 및 탄탈질화막(TaN)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성한다. 예를 들면, 텅스텐과 티타늄질화막의 적층구조, 또는 텅스텐과 티타늄질화막 및 폴리실리콘막의 적층구조 일 수 있다.
그리고, 제1절연막(32)은 기판(31)과 도전막(33)간 절연 및 후속 식각공정에서 식각정지를 위한 박막이고, 제2절연막(34)은 도전막(33)과 하드마스크막(35)의 절연 및 후속 식각공정에서 식각정지를 위한 박막이다. 그리고, 제1절연막(32)과 제2절연막(34)은 동일 물질로 형성하며, 예를 들면, 실리콘산화막(SiO2), 실리콘산화질화막, 알루미늄산화막(Al2O3), 탄탈산화막(Ta2O5), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 라듐산화막(La2O3)으로 이루어진 그룹 중에서 선택된 어느 하나의 박막으로 형성한다.
그리고, 하드마스크막(35)은 후속 필라패턴 형성후, 필라패턴의 측벽 일부를 보호하는 박막으로 작용한다. 이를 위해 질화막, 산화막 및 실리콘산화질화막으로 이루어진 그룹 중에서 선택된 어느 하나의 박막으로 형성한다.
이어서, 하드마스크막(35) 상에 비정질 카본막(36), 실리콘산화질화막(37, SiON), 반사방지막(38) 및 포토레지스트패턴(39)을 형성한다.
포토레지스트패턴(39)은 홀타입(hole type)으로, 후속 필라패턴이 형성될 영역을 개방한 형태를 갖는다.
도 7b에 도시된 바와 같이, 포토레지스트패턴(39)을 식각장벽으로 반사방지막(38), 실리콘산화질화막(37) 및 비정질 카본막(36)을 식각한다.
이어서, 비정질 카본막(36)이 식각되어 형성된 비정질 카본막패턴(36A)을 식각장벽으로 하드마스크막(35)을 식각하여 복수의 하드마스크막패턴(35A)을 형성한다. 이후, 하드마스크막패턴(35A)을 식각장벽으로 제2절연막(34), 도전막(33) 및 제1절연막(32)을 순차적으로 식각하여 복수의 개방영역(40)을 형성한다.
보다 자세하게 설명하면, 비정질 카본막(36)을 식각장벽으로 하드마스크막(35)을 식각하며, 이때 제2절연막(34) 표면에서 식각정지가 이루어진다. 그리고, 하드마스크막패턴(35A)을 식각장벽으로 제2절연막(34)과 도전막(33)을 식각하며, 이때 제1절연막(32)의 표면에서 식각정지가 이루어진다. 이후, 제1절연막(32)을 식각하며, 이때 기판(31) 표면에서 식각정지되는 것이 바람직하며, 이에 따라 개방영역(40)은 균일한 높이를 갖는다.
이하 식각된 제2절연막(34), 도전막(33) 및 제1절연막(32)을 각각 제2절연막패턴(34A), 도전막패턴(33A) 및 제1절연막패턴(32A)이라 표기한다.
개방영역(40)은 기판(31)과의 각도가 90°인 것이 바람직하며, 70~110°의 슬로프(slope)를 가질 수도 있다.
이어서, 포토레지스트패턴(39), 반사방지막(38), 실리콘산화질화막(37) 및 비정질 카본막패턴(36A)을 제거한다.
도 7c에 도시된 바와 같이, 개방영역(40)의 측벽, 즉 제1절연막패턴(32A), 도전막패턴(33A), 제2절연막패턴(34A) 및 하드마스크막패턴(35A)의 측벽에 게이트 절연막(41)을 형성한다.
게이트 절연막(41)은 개방영역(40)이 형성된 기판의 단차를 따라 실리콘산화막(SiO2), 실리콘산화질화막, 알루미늄산화막(Al2O3), 탄탈산화막(Ta2O5), 지르코늄산화막(ZrO2), 하프늄산화막(HfO2) 및 라듐산화막(La2O3)으로 이루어진 그룹 중에서 선택된 어느 하나의 박막을 증착한 후, 전면식각 공정을 진행하여 형성한다. 따라서, 게이트 절연막(41)은 개방영역(40)의 측벽에만 존재하며, 기판(31)은 외부에 노출된 상태이다.
그리고, 제1절연막(32), 제2절연막(34) 및 게이트 절연막(41)의 증착두께는 최종 전기적 두께(finally electrical thickness)가 동등수준으로 확보되는 타겟(target)으로 진행하는 것이 바람직하다.
이어서, 기판(31)에 불순물을 도핑하여 불순물 영역을 형성하고, 이후 불순물 영역을 양분하는 분리 공정을 진행하여 베리드 비트라인(buried bit line)을 형성한다. 베리드 비트라인은 반도체 소자에서 캐패시터에 데이터를 입/출력시키기 위한 데이터 전송 라인을 의미한다.
도 7d에 도시된 바와 같이, 에피텍셜 성장(epitaxial growth)공정을 진행하여 복수의 개방영역(40) 각각에 필라패턴(42)을 형성한다.
필라패턴(42)은 에피텍셜 성장공정에서 기판(31)의 실리콘(Si) 결정이 성장되어 형성된 것으로서, 개방영역(40)이 모두 채워질 때까지 성장공정을 진행하고, 이후에 평탄화공정, 예컨대 에치백(etch back) 또는 화학적기계적 연마(chemical mechanical polishing)공정을 진행하여 평탄화한다. 이때, 하드마스크막패턴(35A)의 표면에서 연마정지시키거나, 과도연마(over polishing)시켜 하드마스크막패턴(35A)의 일부를 손실시킬 수도 있다.
위와 같은 성장공정으로 형성된 필라패턴(42)은 측벽이 수직형상(vertical profile)을 갖으며, 높이 방향으로 균일한 직경을 갖는다.
또한, 에피텍셜 성장공정의 전처리 공정으로 LET(Light Etch Treatment)공정을 진행하여, 기판(31) 표면의 이물질, 또는 자연산화막(native oxide)를 제거한다.
LET공정은 다운스트림(downstream) 방식의 플라즈마 에처(plasma etcher)에서 CF4와 O2의 혼합가스를 이용하여 진행한다.
이어서, 필라패턴(42)의 상부영역에서 불순물을 도핑시켜 소스 및 드레인을 형성한다. 이때 형성된 소스 및 드레인은 베리드 비트라인과 함께 필라패턴(42)에 상/하 방향의 채널을 유도한다.
도 7e에 도시된 바와 같이, 필라패턴(42)이 형성된 기판상에 패드 산화막(43, pad oxide) 및 게이트 하드마스크막(44)을 순차적으로 형성한다.
게이트 하드마스크막(44)은 필라패턴(42)을 보호하며, 하부층의 패터닝을 위 해 형성된 박막으로, 질화막 또는 산화막으로 형성하거나, 질화막과 산화막의 적층막으로 형성한다. 그리고, 패드 산화막(43)은 게이트 하드마스크막(44)과 필라패턴(42)의 박막 스트레스를 완화하고자 형성된 박막이다.
이어서, 게이트 하드마스크막(44) 상에 비정질 카본막(45), 실리콘산화질화막(46), 반사방지막(47) 및 포토레지스트패턴(48)을 순차적으로 형성한다. 다른 방법으로, 게이트 하드마스크막(44)과 비정질 카본막(45) 사이에 하드마스크막을 더 기재하여 게이트 하드마스크막(44)의 패터닝을 용이하게 진행할 수도 있다.
포토레지스트패턴(48)은 도전막(33)을 양분하기 위한 개방영역을 갖으며, 필라패턴(42)의 상부를 덮으며, 평면적으로 필라패턴(42)을 중심으로 확장된 원형태(circular pattern)를 갖는다. 특히, 필라패턴(42)의 표면 중심과 포토레지스트패턴(48)의 표면 중심은 일치되어야 한다.
도 7f에 도시된 바와 같이, 포토레지스트패턴(48)을 식각장벽으로 반사방지막(47), 실리콘산화질화막(46) 및 비정질 카본막(45)을 식각한다.
이어서, 비정질 카본막(45)이 식각되어 형성된 비정질 카본막패턴(45A)을 식각장벽으로 게이트 하드마스크막(44)과 패드 산화막(43)을 식각하고, 이후 게이트 하드마스크막패턴(44A)을 식각장벽으로 하드마스크막패턴(35A), 제2절연막패턴(34A), 도전막패턴(33A) 및 제1절연막패턴(32A)을 식각한다. 이때, 게이트 하드마스크막패턴(44)의 식각과 그 하부층의 식각은 인시츄(in-situ)로 진행하거나, 익 스시츄(exsitu)로 진행한다.
위의 식각을 보다 자세하게 설명하면, 게이트 하드마스크막패턴(44A)을 식각 장벽으로 하드마스크막패턴(35A)을 식각하며, 이때 제2절연막패턴(34A) 표면에서 식각정지가 이루어진다. 그리고, 동일 식각장벽으로 제2절연막패턴(34A)하고, 이후 도전막패턴(33A)을 식각하며, 이때 제1절연막패턴(32A) 표면에서 식각정지가 이루어진다. 이어서, 제1절연막패턴(32A)을 식각하며, 이때, 기판(31) 표면에서 식각정지가 이루어진다.
위와 같은 식각공정을 진행하게 되면, 필라패턴(42)의 측벽에는 게이트 절연막(41), 도전막패턴(33A)이 식각되어 형성된 게이트 전극(33B)이 형성되며, 필라패턴(42)의 상부영역을 보호하고 하드마스크막패턴(35A)이 식각되어 형성된 측벽보호막(35B)이 형성된다. 평면상으로는 게이트 절연막(41)과 게이트 전극(33B) 및 측벽보호막(35B)은 필라패턴(42)을 감싸는 형상을 갖는다.
이어서, 포토레지스트패턴(48), 반사방지막(47), 실리콘산화질화막(46) 및 비정질 카본막패턴(45A)을 제거한다.
이후, 필라패턴(42)에 형성된 소스 및 드레인과 접하는 캐패시터를 형성한다. 이로써, 채널이 상/하 방향으로 형성되는 반도체 소자가 제조된다.
전술한 바와 같은 본 발명의 실시예는, 필라패턴(42)을 기판(31)의 식각이 아닌 성장을 통해 형성하며, 성장은 미리 형성된 개방영역(40)을 매립하는 형태를 취하기 때문에 필라패턴(42)의 쓰러짐 현상을 방지할 수 있다.
또한, 개방영역(40)의 높이를 균일하게 형성하며, 이에 따라 필라패턴(42)의 높이를 균일하게 한다. 따라서, 동일한 채널의 길이를 획득할 수 있다.
또한, 게이트 전극(33B)을 평평한 기판(31)에 도전막(33) 증착→필라패 턴(42) 형성→도전막(33)의 패터닝을 순차적으로 진행하여 형성하기 때문에, 도전막 매립에 의한 보이드 및 심의 형성이 방지된다. 따라서, 게이트 절연막 및 기판의 손상이 방지된다.
또한, 측벽보호막(35B)을 게이트 하드마스크막패턴(44A)이 덮는 형태를 취하기 때문에, 게이트 전극(33B) 형성시 측벽보호막(35B)의 손실을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 채널이 상/하 방향으로 형성되는 반도체 소자를 나타낸 구조도.
도 2는 인접하는 필라패턴간 붙어버리는 현상을 촬영한 전자현미경 사진.
도 3은 필라패턴의 각각의 높이가 균일하지 못한 것을 촬영한 전자현미경 사진.
도 4는 필라패턴 사이의 높은 종횡비로 인해 보이드 및 심이 발생된 도전막을 촬영한 전자현미경 사진.
도 5는 게이트 절연막과 기판이 관통된 것을 촬영한 전자현미경 사진.
도 6은 필라헤드의 측벽에 형성된 측벽보호막을 촬영한 전자현미경 사진.
도 7a 내지 도 7f는 본 발명의 실시예에 따라 채널이 상/하 방향으로 형성되는 반도체 소자 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판 32 : 제1절연막
33B : 게이트 전극 34 : 제2절연막
44A : 게이트 하드마스크막패턴

Claims (14)

  1. 기판상에 게이트 전극용 도전막 및 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각장벽으로 상기 도전막을 식각하여 복수의 개방영역을 형성하는 단계;
    상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계;
    상기 개방영역을 매립하는 필라패턴을 형성하는 단계; 및
    상기 필라패턴 사이의 상기 도전막을 식각하여 상기 필라패턴 각각을 감싸는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 필라패턴을 성장 공정으로 형성하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 성장 공정은 에피텍셜 성장(epitaxial growth) 공정인 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 필라패턴을 형성하기 전에 LET(Light Etch Treatment)공정을 진행하는 단계를 더 포함하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크막패턴은 홀타입의 포토레지스트패턴을 이용하여 형성하는 반도체 소자 제조 방법.
  6. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계는, 상기 필라패턴의 상부를 덮으며, 필라패턴을 중심으로 확장된 원형태(circular pattern)를 갖는 포토레지스트 패턴을 이용하여 진행하는 반도체 소자 제조 방법.
  7. 기판상에 제1식각정지막, 도전막, 제2식각정지막 및 복수의 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴을 식각장벽으로 상기 제2식각정지막, 도전막 및 제1 식각정지막을 식각하여 복수의 개방영역을 형성하는 단계;
    상기 개방영역의 측벽에 게이트 절연막을 형성하는 단계;
    상기 개방영역 내에 필라패턴을 형성하는 단계;
    상기 도전막의 일부와 상기 필라패턴을 덮는 게이트 하드마스크막패턴을 형성하는 단계; 및
    상기 게이트 하드마스크막패턴을 식각장벽으로, 상기 필라패턴 사이의 상기 도전막을 식각하여 상기 필라패턴 각각을 감싸는 게이트 전극을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 필라패턴을 성장 공정으로 형성하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 성장 공정은 에피텍셜 성장(epitaxial growth) 공정인 반도체 소자 제조 방법.
  10. 제7항에 있어서,
    상기 필라패턴을 형성하기 전에 LET(Light Etch Treatment)공정을 진행하는 단계를 더 포함하는 반도체 소자 제조 방법.
  11. 제7항에 있어서,
    상기 하드마스크막패턴은 홀타입의 포토레지스트패턴을 이용하는 식각공정으로 형성하는 반도체 소자 제조 방법.
  12. 제11항에 있어서,
    상기 하드마스크막패턴 형성시, 제2식각정지막 표면에서 식각정지되는 반도체 소자 제조 방법.
  13. 제7항에 있어서,
    상기 개방영역을 형성하는 단계는,
    상기 하드마스크막패턴을 식각장벽으로 상기 제1식각정지막 표면에서 식각정지되도록 상기 제1식각정지막과 상기 도전막을 식각하는 단계; 및
    상기 하드마스크막패턴을 식각장벽으로 상기 기판 표면에서 식각정지되도록 상기 제1식각정지막을 식각하는 단계
    를 포함하는 반도체 소자 제조 방법.
  14. 제7항에 있어서,
    상기 게이트 하드마스크막패턴은, 상기 필라패턴의 상부를 덮으며, 필라패턴을 중심으로 확장된 원형태(circular pattern)를 갖는 반도체 소자 제조 방법.
KR1020080031475A 2008-04-04 2008-04-04 반도체 소자 제조 방법 KR100958798B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020080031475A KR100958798B1 (ko) 2008-04-04 2008-04-04 반도체 소자 제조 방법
US12/318,168 US8399324B2 (en) 2008-04-04 2008-12-23 Semiconductor device and method of fabricating the same
TW97150474A TWI474396B (zh) 2008-04-04 2008-12-24 半導體裝置及其製造方法
CN2009101291234A CN101552237B (zh) 2008-04-04 2009-03-25 半导体器件及其制造方法
JP2009091346A JP2009253300A (ja) 2008-04-04 2009-04-03 半導体素子製造方法および半導体素子
US13/768,932 US20130181266A1 (en) 2008-04-04 2013-02-15 Semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080031475A KR100958798B1 (ko) 2008-04-04 2008-04-04 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20090106015A KR20090106015A (ko) 2009-10-08
KR100958798B1 true KR100958798B1 (ko) 2010-05-24

Family

ID=41132453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080031475A KR100958798B1 (ko) 2008-04-04 2008-04-04 반도체 소자 제조 방법

Country Status (5)

Country Link
US (2) US8399324B2 (ko)
JP (1) JP2009253300A (ko)
KR (1) KR100958798B1 (ko)
CN (1) CN101552237B (ko)
TW (1) TWI474396B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2009141073A (ja) * 2007-12-05 2009-06-25 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR20130075348A (ko) * 2011-12-27 2013-07-05 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 그 제조 방법
JP2016529736A (ja) * 2013-08-27 2016-09-23 東京エレクトロン株式会社 ハードマスクを横方向にトリミングする方法
JPWO2015060069A1 (ja) * 2013-10-22 2017-03-09 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242379B1 (ko) 1992-04-17 2000-02-01 김영환 수직찬넬 mosfet 및 그 제조방법
KR20070002787A (ko) * 2005-06-30 2007-01-05 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR20070038233A (ko) * 2005-10-05 2007-04-10 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
KR20090106016A (ko) * 2008-04-04 2009-10-08 주식회사 하이닉스반도체 반도체 소자 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489565A (en) * 1987-09-30 1989-04-04 Nec Corp Field-effect transistor
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
JP3403231B2 (ja) * 1993-05-12 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
US6426259B1 (en) * 2000-11-15 2002-07-30 Advanced Micro Devices, Inc. Vertical field effect transistor with metal oxide as sidewall gate insulator
US7119390B2 (en) 2002-08-02 2006-10-10 Promos Technologies Inc. Dynamic random access memory and fabrication thereof
US6632712B1 (en) * 2002-10-03 2003-10-14 Chartered Semiconductor Manufacturing Ltd. Method of fabricating variable length vertical transistors
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7355230B2 (en) 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
KR100607785B1 (ko) * 2004-12-31 2006-08-02 동부일렉트로닉스 주식회사 스플릿 게이트 플래시 이이피롬의 제조방법
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
KR100640653B1 (ko) 2005-07-15 2006-11-01 삼성전자주식회사 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100960928B1 (ko) * 2008-01-02 2010-06-07 주식회사 하이닉스반도체 수직형 트랜지스터 및 그의 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100242379B1 (ko) 1992-04-17 2000-02-01 김영환 수직찬넬 mosfet 및 그 제조방법
KR20070002787A (ko) * 2005-06-30 2007-01-05 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
KR20070038233A (ko) * 2005-10-05 2007-04-10 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
KR20090106016A (ko) * 2008-04-04 2009-10-08 주식회사 하이닉스반도체 반도체 소자 제조 방법

Also Published As

Publication number Publication date
TWI474396B (zh) 2015-02-21
US8399324B2 (en) 2013-03-19
CN101552237A (zh) 2009-10-07
US20130181266A1 (en) 2013-07-18
JP2009253300A (ja) 2009-10-29
US20090250732A1 (en) 2009-10-08
CN101552237B (zh) 2011-07-20
KR20090106015A (ko) 2009-10-08
TW200943414A (en) 2009-10-16

Similar Documents

Publication Publication Date Title
US10600807B2 (en) Integrated structures and methods of forming vertically-stacked memory cells
TWI669783B (zh) 低阻抗接觸窗插塞之形成方法
TWI575662B (zh) 半導體裝置結構與其形成方法
US11362003B2 (en) Prevention of contact bottom void in semiconductor fabrication
US7989292B2 (en) Method of fabricating a semiconductor device with a channel formed in a vertical direction
US20120168859A1 (en) Vertical transistor manufacturing method and vertical transistor
KR100958798B1 (ko) 반도체 소자 제조 방법
TW202117855A (zh) 半導體裝置的形成方法
KR101094377B1 (ko) 반도체 소자 제조 방법
US7704838B2 (en) Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET
KR100956602B1 (ko) 반도체 소자 제조 방법
TWI741908B (zh) 半導體元件的製備方法
US8530972B2 (en) Double gate MOSFET with coplanar surfaces for contacting source, drain, and bottom gate
TW200915391A (en) Reverse masking profile improvements in high aspect ratio etch
KR101045092B1 (ko) 반도체 소자 제조 방법
KR101116299B1 (ko) 반도체 소자 제조 방법
KR101116310B1 (ko) 반도체 소자 제조 방법
KR100917639B1 (ko) 반도체 소자 제조 방법
KR20090104979A (ko) 반도체 소자 제조 방법
KR20090002632A (ko) 다면 채널을 갖는 트랜지스터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee