JP2009253300A - 半導体素子製造方法および半導体素子 - Google Patents

半導体素子製造方法および半導体素子 Download PDF

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Abstract

【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。
【選択図】図１２Ｂ

Description

本発明は、半導体素子の製造技術に関し、より詳細に、特にチャネルが上・下方向に形成される半導体素子製造方法に関するものである。
半導体素子の集積度が増加するにともない、セル効率（ｃｅｌｌ ｅｆｆｉｃｅｎｃｙ）を増加させるための方法の一つとして、４Ｆ２の構造を具現することができる「チャネルが上・下方向、例えば垂直に形成される半導体素子」が発明された。
図１は、従来技術によるチャネルが垂直に形成される半導体素子を示す構造図である。
同図を参照すれば、半導体素子は、基板１０、ピラーヘッド１１（ｐｉｌｌａｒ ｈｅａｄ）とピラーネック１２（ｐｉｌｌａｒ ｎｅｃｋ）を含むピラーパターン（ｐｉｌｌａｒ ｐａｔｔｅｒｎ）、ピラーパターン上部を保護するゲートハードマスク膜１３、ピラーヘッド１１の側壁を保護する側壁保護膜１４、及び、ピラーネック１２を覆うゲート絶縁膜１５とゲート電極１６を含む。 そして、基板１０とピラーヘッド１１にソース領域およびドレイン領域が形成され、これによってピラーネック１２に垂直チャネルが形成される。
しかし、前述したピラーパターンは、ピラーネック１２がピラーヘッド１１の直径（ｄｉａｍｅｔｅｒ）より小さく、ピラーヘッド１１上にゲートハードマスク膜１３が位置することによって、図２のように転倒したり、隣接するピラーパターンの間で接触してしまう現象が発生している。
また、ピラーヘッド１１およびピラーネック１２の形成をエッチング停止膜（ｓｔｏｐｐｉｎｇ ｌａｙｅｒ）なしにエッチングするため、図３のようにそれぞれのピラーパターンの高さが均一にならず（Ｈ１＜Ｈ２）、これは各ピラーパターンで形成されるチャネルの長さが互いに異なるようになる問題として作用する。
また、ゲート電極１６を形成するためにピラーパターンの間が満たされるように導電膜を埋め込む場合、図４のようにピラーパターン間の高い縦横比によって導電膜内ボイド２１（ｖｏｉｄ）およびシーム（ｓｅａｍ）が形成される。その後、導電膜パターニング工程を行えば、前記ボイド２１およびシームに起因するエッチング速度差によって、図５のようにゲート絶縁膜１５および基板１０に損傷（ａｔｔａｃｋ）を加える貫通２２（ｐｕｎｃｈ）問題が発生する。また、導電膜のパターニング過程で図６のようにエッチング選択比によって、側壁保護膜１４が喪失し、これに伴い図６(図６の２３参照)に図示されたようにピラーヘッド１１を損傷させるという問題が発生する。
本発明は、前記した従来技術の問題を解決するために提案されたもので、その目的は、ピラーパターンの転倒現象を防止する半導体素子製造方法を提供することにある。
また、本発明の前記した従来技術の問題を解決するために提案されたもので、その目的は、同一チャネル長を有する半導体素子製造方法を提供することにある。
また、本発明の前記した従来技術の問題を解決するために提案されたもので、その目的は、ボイドおよびシームが発生した導電膜によって基板の損傷問題を解決する半導体素子製造方法を提供することにある。
前記の目的を達成するための本発明の半導体素子製造方法は、導電膜を含む基板上部に半導体素子を製造する方法であって、導電膜をパターニングして複数の開放領域を形成するステップと、前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、前記各々の開放領域内にピラーパターンを形成するステップと、前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターン各々を覆うゲート電極を形成するステップを含む。
また、前記の目的を達成するための本発明の半導体素子製造方法は、基板上に第１エッチング停止膜、導電膜、第２エッチング停止膜、および複数のハードマスクパターンを形成するステップと、前記ハードマスク膜パターンをエッチング障壁として前記第２エッチング停止膜、導電膜、および第１エッチング停止膜をエッチングし、複数の開放領域を形成するステップと、前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、前記各々の開放領域内にピラーパターンを形成するステップと、前記導電膜の一部と前記各々のピラーパターンを覆うゲートハードマスク膜パターンを形成するステップと、前記ゲートハードマスク膜パターンをエッチング障壁として前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターンの各々を覆うゲート電極を形成するステップを含む。
前述したような課題の解決手段に基づく本発明は、ピラーパターンの転倒防止、均一なチャネル長の誘導、導電膜の蒸着時に発生するボイドおよびシームに起因する基板の損傷を防止する。
したがって、半導体素子、特に４０ｎｍ以下の半導体素子の信頼性および安全性を向上させることができ、ひいては歩留まりを増加させることができる効果を有する。
従来技術によるチャネルが上・下方向に形成される半導体素子を示す構造図である。 従来技術による半導体素子において起こりえる多様な不具合を示素電子微細写真である。 従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。 従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。 従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。 従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。 本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に、詳細に説明するために、本発明の最も好ましい実施形態を添付した図面を参照し説明する。
図７Ａないし図１２Ｂは、本発明の実施形態による垂直チャネルが形成された半導体素子製造方法を示す図である。
図７Ａおよび図７Ｂに図示されたように、基板３１上に第１絶縁膜３２、導電膜３３、第２絶縁膜３４およびハードマスク膜３５を順次形成する。
導電膜３３は、後に、ゲート電極として作用する薄膜で、ポリシリコン膜、タングステンシリサイド（ＷＳｉ２）、チタニウムシリサイド（ＴｉＳｉ２）、タングステン（Ｗ）、チタニウム窒化膜（ＴｉＮ）、タンタル（Ｔａ）およびタンタル窒化膜（ＴａＮ）から成るグループ中から選択された少なくともいずれか１つの薄膜で形成する。例えば、タングステンとチタニウム窒化膜の積層構造、またはタングステンとチタニウム窒化膜、およびポリシリコン膜の積層構造であり得る。
そして、第１絶縁膜３２は、基板３１と導電膜３３間の絶縁および後続のエッチング工程におけるエッチング停止のための薄膜であり、第２絶縁膜３４は、導電膜３３とハードマスク膜３５の絶縁、および後続のエッチング工程におけるエッチング停止のための薄膜である。そして、第１絶縁膜３２と第２絶縁膜３４は、同一物質で形成し、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン酸化窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３）、タンタル酸化膜（Ｔａ２Ｏ５）、ジルコニウム酸化膜（ＺｒＯ２）、ハフニウム酸化膜（ＨｆＯ２）およびラジウム酸化膜（Ｌａ２Ｏ３）から成るグループ中から選択されたいずれか１つの薄膜で形成する。一実施形態では、第１絶縁膜３２および第２絶縁膜３４は同じ物質で形成される。
そして、ハードマスク膜３５は、後続のピラーパターン形成後、ピラーパターンの上部側壁を保護する薄膜として作用する。このために窒化膜、酸化膜およびシリコン酸化窒化膜から成るグループ中から選択されたいずれか１つの薄膜で形成する。
次に、ハードマスク３５上に非晶質（アモルファス）カーボン膜３６、シリコン酸化窒化膜３７（ＳｉＯＮ）、反射防止膜３８およびフォトレジストパターン３９を順次形成し、図７Ａに図示された上部平面図に図示された多層構造を成す。図７Ｂは、図７ＡのＩ−Ｉ’線の断面図を図示している。
フォトレジストパターン３９は、ホールタイプ（ｈｏｌｅ ｔｙｐｅ）で、後続のピラーパターンが形成される領域を開放した形態を有する。図７Ａでフォトレジストパターン３９の間のホールは、前記ホールによって露出した反射防止膜３８が図示された円で表現されている。前記ホールは他の形態で形成され得る。
図８に図示されたように、フォトレジストパターン３９をエッチング障壁として、反射防止膜３８、シリコン酸化窒化膜３７および非晶質カーボン膜３６を例えば第１エッチング工程としてエッチングする。
次に、非晶質カーボン膜３６がエッチングされ形成された非晶質カーボン膜パターン３６Ａをエッチング障壁とし、例えば第２エッチング工程としてハードマスク膜３５をエッチングし複数のハードマスクパターン３５Ａを形成する。次に、ハードマスク膜パターン３５Ａをエッチング障壁とし、例えば第３および第４エッチング工程として第２絶縁膜３４、導電膜３３および第１絶縁膜３２を順次にエッチングし複数の開放領域４０を形成する。
より詳細に説明すれば、第２エッチング工程で非晶質カーボン膜パターン３６Ａをエッチング障壁とし、ハードマスク膜３５をエッチングする。一実施形態では、第２絶縁膜３４表面でエッチング停止が成される。そして、第３エッチング工程でハードマスク膜パターン３５Ａをエッチング障壁とし、第２絶縁膜３４と導電膜３３とをエッチングし、一実施形態では、第１絶縁膜３２の表面でエッチング停止が成される。最終的に第４エッチング工程で第１絶縁膜３２をエッチングする。一実施形態では、基板３１表面でエッチングが停止される。これに伴い開放領域４０は均一な高さを有する。
以下、エッチングされた第２絶縁膜３４、導電膜３３および第１絶縁膜３２を各々第２絶縁膜パターン３４Ａ、導電膜パターン３３Ａおよび第１絶縁膜パターン３２Ａと表記する。
開放領域４０は、基板３１との角度が９０°であることが好ましく、７０〜１１０°のスロープ（ｓｌｏｐｅ）を有することもできる。
次に、洗浄工程やポリッシング工程のようによく知られた除去工程で、フォトレジストパターン３９、反射防止膜３８、シリコン酸化窒化膜３７および非晶質カーボン膜パターン３６Ａを除去する。
図９に図示されたように、各々の開放領域４０の側壁に、すなわち第１絶縁膜パターン３２Ａ、導電膜パターン３３Ａ、第２絶縁膜パターン３４Ａおよびハードマスク膜パターン３５Ａの側壁にゲート絶縁膜４１を形成する。
ゲート絶縁膜４１は、開放領域４０が形成された基板の段差に沿ってシリコン酸化膜（ＳｉＯ２）、シリコン酸化窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３）、タンタル酸化膜（Ｔａ２Ｏ５）、ジルコニウム酸化膜（ＺｒＯ２）、ハフニウム酸化膜（ＨｆＯ２）およびラジウム酸化膜（Ｌａ２Ｏ３）から成るグループ中から選択されたいずれか１つの薄膜を蒸着した後、全面エッチング工程を行い形成する。したがって、ゲート絶縁膜４１は、各々の開放領域４０の側壁にのみ存在し、各々の開放領域４０の下部の基板３１は、外部に露出した状態である。
そして、第１絶縁膜３２、第２絶縁膜３４およびゲート絶縁膜４１の蒸着厚さは最終電気的厚さ（ｆｉｎａｌｌｙ ｅｌｅｃｔｒｉｃａｌ ｔｈｉｃｋｎｅｓｓ）が同等水準で確保されるターゲット（ｔａｒｇｅｔ）として行われるのが好ましい。
次に、各々の開放領域４０の下部で露出した基板３１に不純物をドーピングして不純物領域を形成し、その後、不純物領域を両分する分離工程を行い、ベリードビットライン（ｂｕｒｉｅｄ ｂｉｔ ｌｉｎｅ）を形成する。
ベリードビットラインは、半導体素子においてキャパシタにデータを入・出力させるためのデータ伝送ラインを意味する。
図１０Ａおよび図１０Ｂに図示されたように、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程を行い、複数の開放領域４０の各々にピラーパターン４２を形成する。図１０Ａはエピタキシャル成長以降に形成された多層の構造の平面図であり、図１０Ｂは図１０ＡのＩ−Ｉ’線の断面図である。
複数個のピラーパターン４２は、エピタキシャル成長工程で、１つの開放領域４０の下部に露出した基板３１のシリコン（Ｓｉ）結晶が成長して形成されたものであって、開放領域４０が全て満たされるまで成長工程を行い、その後、平坦化工程、例えばエッチバック（ｅｔｃｈ ｂａｃｋ）または化学的機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を行い平坦化する。この時、ハードマスク膜パターン３５Ａの上部表面で研磨停止させたり、過度研磨（ｏｖｅｒ ｐｏｌｉｓｈｉｎｇ）させハードマスク膜パターン３５Ａの一部を損失させることもできる。
前記のような成長工程で形成されたピラーパターン４２は、側壁が垂直形状（ｖｅｒｔｉｃａｌ ｐｒｏｆｉｌｅ）を有し、高さ方向で均一の直径を有する。
また、エピタキシャル成長工程の前処理工程としてＬＥＴ（Ｌｉｇｈｔ Ｅｔｃｈ Ｔｒｅａｔｍｅｎｔ）工程を行い、基板３１表面の異質物、または自然酸化膜（ｎａｔｉｖｅ ｏｘｉｄｅ）を除去する。
ＬＥＴ工程は、ダウンストリーム（ｄｏｗｎｓｔｒｅａｍ）方式のプラズマエッチング（ｐｌａｓｍａ ｅｔｃｈｅｒ）でＣＦ４とＯ２の混合ガスを利用して行う。
次に、ピラーパターン４２の上部領域で不純物をドーピングさせソース領域およびドレイン領域を形成する。この時、形成されたソース領域およびドレイン領域はベリードビットラインと共にピラーパターン４２に垂直チャネルを誘導する。
図１１Ａおよび図１１Ｂに図示されたように、ピラーパターン４２の上部表面とハードマスク膜パターン３５Ａの上部とにパッド酸化膜４３（ｐａｄ ｏｘｉｄｅ）およびゲートハードマスク膜４４を順次形成する。
ゲートハードマスク膜４４は、ピラーパターン４２を保護し、下部層のパターニングのために形成された薄膜で、窒化膜または酸化膜で形成したり、窒化膜と酸化膜の積層膜で形成する。そして、パッド酸化膜４３は、ゲートハードマスク膜４４とピラーパターン４２の薄膜ストレスを緩和するため形成された薄膜である。
次に、ゲートハードマスク膜４４上に非晶質カーボン膜４５、シリコン酸化窒化膜４６、反射防止膜４７およびフォトレジストパターン４８を順次形成する。形成された多層構造の上部表面図は図１１Ａに図示されており、図１１Ｂは図１１ＡのＩ−Ｉ’線の断面図である。一実施形態では、ゲートハードマスク膜４４と非晶質カーボン膜４５の間にハードマスク膜(図示せず)をさらに備え、ゲートハードマスク膜４４のパターニングを容易に行うこともできる。
フォトレジストパターン４８は、図１１Ａの図面番号４８で表現された多数このフォトレジスト突出部を有し、下部の反射防止膜４７を露出させる開放領域を有している。フォトレジストパターン４８の開放領域の下部の導電膜３３は、この後に除去される。フォトレジストパターン４８の各々のフォトレジスト突出部は１つのピラーパターン４２に対応するようにピラーパターン４２の上部（上方）に形成される。図１１Ａの平面図で点線で表示された表面の中心部に対応する(ｄｏｔ−ｄｏｔ ｌｉｎｅｓ)ピラーパターン４２の境界線はフォトレジストパターン４８のフォトレジスト突出部４８各々の境界線の内側に完璧に位置しなければならない。なお、ピラーパターン４２の高さ（延伸）方向で見た平面視において、境界線は存在の有無により描かれた線であり、存在する側を内側と称する。ピラーパターン４２の境界線は、フォトレジスト突出部４８の下方に位置する。一実施形態では、各々のフォトレジスト突出部とそれに対応するピラーパターン４２とは、同じ形を有し、図１１Ａに図示されているように同じ円形で構成され得る。前記で論じたように他の形を有し得る。一実施形態では、各々のフォトレジスト突出部４８とそれに対応するピラーパターン４２とは同じ軸を有する（同軸的に配置される）。
図１２Ａおよび図１２Ｂに図示されたように、例えば第５エッチング工程としてフォトレジストパターン４８をエッチング障壁とし、反射防止膜４７、シリコン酸化窒化膜４６および非晶質カーボン膜４５をエッチングする。
次に、非晶質カーボン膜４５がエッチングされ形成された非晶質カーボン膜パターン４５Ａをエッチング障壁とし、例えば第６エッチング工程としてゲートハードマスク膜４４とパッド酸化膜４３をエッチングし、その後、ゲートハードマスク膜パターン４４Ａをエッチング障壁とし、例えば第７および第８エッチング工程としてハードマスク膜パターン３５Ａ、第２絶縁膜パターン３４Ａ、導電膜パターン３３Ａおよび第１絶縁膜パターン３２Ａをエッチングする。一実施形態では、ゲートハードマスク膜４４のエッチングとその下部層のエッチングはインシチュ（ｉｎ−ｓｉｔｕ）で行ったり、エクスシチュ（ｅｘｓｉｔｕ）で行う。
前記のエッチングをより詳しく説明すれば、第６エッチング工程でゲートハードマスク膜パターン４４Ａをエッチング障壁としてハードマスク膜パターン３５Ａをエッチングし、一実施形態では、第２絶縁膜パターン３４Ａ表面でエッチング停止が成される。そして、第７エッチング工程で同一エッチング障壁を、すなわちハードマスク膜パターン４４Ａを利用し、第２絶縁膜パターン３４Ａと、導電膜パターン３３Ａとを順次エッチングし、一実施形態では、第１絶縁膜パターン３２Ａ表面でエッチング停止が成される。最終的に第８エッチング工程で第１絶縁膜パターン３２Ａをエッチングし、一実施形態では、基板３１表面でエッチング停止が成される。一実施形態では、第５ないし第８エッチング工程は各々第１ないし第４エッチング工程と類似する。
このようなエッチングの結果、エッチングされた第１絶縁膜パターン３２Ｂとエッチングされた第２絶縁膜パターン３４Ｂが形成される。
前記のようなエッチング工程を行えば、ピラーパターン４２の側壁にはゲート電極３３Ｂおよびピラーパターン４２の上部領域を保護する側壁保護膜３５Ｂが形成される。ゲート絶縁膜４１とゲート電極３３Ｂおよび側壁保護膜３５Ｂはピラーパターン４２を覆う形状を有する。ゲート絶縁膜４１は、ピラーパターン４２の周囲に広がり（延在し）、ピラーパターン４２の側面を覆っている。ゲート電極３３Ｂは、ゲート絶縁膜４１の周囲に広がり、ゲート絶縁膜４１の一部を覆っている。側壁保護膜３５Ｂは、ゲート絶縁膜４１の周囲に広がり、ゲート電極３３Ｂの上方に位置し、ゲート絶縁膜４１の一部を覆っている。
次に、例えばフォトレジストパターン３９ないし非晶質カーボン膜３６を除去するときに利用された工程と類似した工程でフォトレジストパターン４８、反射防止膜４７、シリコン酸化窒化膜４６および非晶質カーボン膜パターン４５Ａを除去する。
その後、各々のピラーパターン４２に形成されたソース領域およびドレイン領域と接するキャパシタ(図示せず)を形成する。これで、垂直チャネルを有する半導体素子が製造される。
ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域４０を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができる。
また、開放領域４０の高さを均一に形成し、これに応じてピラーパターン４２の高さを均一にする。したがって、同一のチャネル長を獲得することができる。また、ピラーパターン４２の側面は、実質的に、ピラーパターン４２の高さ全体にわたって基板３１の表面に垂直となっている。
また、ゲート電極３３Ｂを平坦な基板３１に導電膜３３蒸着→ピラーパターン４２形成→導電膜３３のパターニングを順次に行い形成するため、導電膜埋め込みによるボイドおよびシーム（ｓｅａｍ）の形成が防止される。したがって、ゲート絶縁膜および基板の損傷が防止される。
また、側壁保護膜３５Ｂをゲートハードマスク膜パターン４４Ａが覆う形態を取るため、ゲート電極３３Ｂ形成時、側壁保護膜３５Ｂの損失を防止することができる。
以上で説明した本発明は前述した実施形態および添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形および変更が可能であるということが本発明が属する技術分野で通常の知識を有する者にあって明白であろう。
３１ 基板
３２ 第１絶縁膜
３３Ｂ ゲート電極
３４ 第２絶縁膜
４４Ａ ゲートハードマスク膜パターン

Claims (20)

  1. 導電膜を含む基板上に半導体素子を製造する方法であって、
    導電膜をパターニングして複数の開放領域を形成するステップと、
    前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、
    前記各々の開放領域内にピラーパターンを形成するステップと、
    前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターン各々を覆うゲート電極を形成するステップと、
    を含むことを特徴とする半導体素子製造方法。
  2. 前記ピラーパターンを該当する開放領域内の基板上において成長工程で形成することを特徴とする請求項１に記載の半導体素子製造方法。
  3. 前記成長工程が、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程であることを特徴とする請求項２に記載の半導体素子製造方法。
  4. 前記ピラーパターンを形成する前に、各々の開放領域下部に露出した基板領域を洗浄するためのＬＥＴ（Ｌｉｇｈｔ Ｅｔｃｈ Ｔｒｅａｔｍｅｎｔ）工程を行うステップをさらに含むことを特徴とする請求項１に記載の半導体素子製造方法。
  5. 前記導電膜をパターニングする段階は、各ホールが以降に形成される前記開放領域のうちの１つと対応している複数個の前記ホールを含むフォトレジストパターンを利用して形成されるハードマスク膜パターンを利用して行われることを特徴とする請求項１に記載の半導体素子製造方法。
  6. 前記ゲート電極を形成するステップは、各突出部が前記ピラーパターンのうちの１つと対応するようにその上部に形成されている複数個の前記突出部を有するフォトレジストパターンを利用して行われ、上方から見下ろしたとき前記ピラーパターンの境界は、対応する前記突出部の境界の内側に位置することを特徴とする請求項１に記載の半導体素子製造方法。
  7. 基板上に第１エッチング停止膜、導電膜、第２エッチング停止膜、および複数のハードマスクパターンを形成するステップと、
    前記ハードマスク膜パターンをエッチング障壁として前記第２エッチング停止膜、導電膜、および第１エッチング停止膜をエッチングし、複数の開放領域を形成するステップと、
    前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、
    前記各々の開放領域内にピラーパターンを形成するステップと、
    前記導電膜の一部と前記各々のピラーパターンを覆うゲートハードマスク膜パターンを形成するステップと、
    前記ゲートハードマスク膜パターンをエッチング障壁として前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターンの各々を覆うゲート電極を形成するステップと、
    を含むことを特徴とする半導体素子製造方法。
  8. 前記ピラーパターンを該当する開放領域内の基板上において成長工程で形成することを特徴とする請求項７に記載の半導体素子製造方法。
  9. 前記成長工程が、エピタキシャル成長（ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程であることを特徴とする請求項８に記載の半導体素子製造方法。
  10. 前記ピラーパターンを形成する前に各々の開放領域下部に露出した基板領域を洗浄するためのＬＥＴ（Ｌｉｇｈｔ Ｅｔｃｈ Ｔｒｅａｔｍｅｎｔ）工程を行うステップをさらに含むことを特徴とする請求項7に記載の半導体素子製造方法。
  11. 前記ハードマスク膜パターンは、各ホールが以降に形成される前記開放領域のうちの１つと対応している複数個の前記ホールを含むフォトレジストパターンを利用して形成されることを特徴とする請求項７に記載の半導体素子製造方法。
  12. 前記ハードマスク膜パターン形成時、第２エッチング停止膜がエッチング停止膜として利用されることを特徴とする請求項１１に記載の半導体素子製造方法。
  13. 前記開放領域を形成するステップが、
    前記ハードマスク膜パターンをエッチング障壁として前記第１エッチング停止膜が表れるまで前記第２エッチング停止膜と前記導電膜とをエッチングするステップと、
    前記ハードマスク膜パターンをエッチング障壁として前記基板が表れるまで前記第１エッチング停止膜をエッチングするステップと、
    を含む請求項７に記載の半導体素子製造方法。
  14. 前記ゲートハードマスク膜パターンは、各突出部が前記ピラーパターンのうちの１つと対応するようにその上部に形成されている複数個の突出部を有し、上方から見下ろしたとき前記ピラーパターンの境界は、対応する前記突出部の境界の内側に位置することを特徴とする請求項7に記載の半導体素子製造方法。
  15. 前記各々のピラーパターンと、それに対応するゲートハードマスク膜パターンの突出部は、同じ軸を有することを特徴とする請求項１４に記載の半導体素子製造方法。
  16. 自身の上部に成長した少なくとも１つのピラーパターンを有する基板と、
    前記ピラーパターンの周囲に広がり、前記ピラーパターンの側面を覆うゲート絶縁膜と、
    前記ゲート絶縁膜の周囲に広がり、ゲート絶縁膜４１の一部を覆うゲート電極と、
    前記ゲート電極の上方に位置し、前記ゲート絶縁膜の周囲に広がり、前記ゲート絶縁膜の一部を覆う側壁保護膜と、
    を含むことを特徴とする半導体素子。
  17. 前記ピラーパターンの側面は、実質的に、前記ピラーパターンの高さ全体にわたって前記基板の表面に垂直となっていることを特徴とする請求項１６に記載の半導体素子。
  18. 前記ゲート絶縁膜の周囲に広がり、前記ゲート絶縁膜の一部を覆う少なくとも１つの絶縁膜をさらに含み、
    前記ゲート電極、前記側壁保護膜および前記少なくとも１つの絶縁膜は、前記ピラーパターンの高さ全体にわたってゲート絶縁膜を覆うことを特徴とする請求項１６に記載の半導体素子。
  19. 前記絶縁膜は、前記ゲート電極と前記基板との間に形成された第１絶縁膜と、前記ゲート電極と前記側壁保護膜との間に形成された第２絶縁膜と、を備えることを特徴とする請求項１８に記載の半導体素子。
  20. 前記側壁保護膜、前記ゲート絶縁膜および前記ピラーパターンの上部表面を完全に覆い、該上部表面の上方に形成されたゲートハードマスク膜をさらに含むことを特徴とする請求項１６に記載の半導体素子。
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