TWI479608B - Semiconductor element and method for manufacturing semiconductor element - Google Patents

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Tomohiro Kadoya
Wei Chih Liu
Hsuan Yu Fang
Yu Ling Huang
Meng Hsien Chen
Chun Chiao Tseng
Chung Yung Ai
Yu Shan Hsu
Wei Che Chang
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Description

半導體元件及製造半導體元件的方法
本發明是有關於一種半導體元件及一種製造該半導體元件的方法，特別是關於一種具有多個埋入位元線的半導體元件。
動態隨機記憶體(DRAM)元件通常包括陣列排列的電晶體與電容，多個電連接電晶體的汲極或源極的埋入位元線，以及多個電連接電晶體的閘極的字元線。增加動態隨機記憶體元件的容量一直是業界所努力的。傳統上增加動態隨機記憶體元件的容量的一種做法是藉由在矽晶圓基材內形成深溝槽及多個埋入位元線來完成。溝槽愈窄，容量愈大。但是，溝槽愈窄，要在溝槽內形成埋入位元線愈困難。以目前的技術(生產60奈米動態隨機記憶體)要製造20-40奈米動態隨機記憶體是很困難的。
圖1A-1F顯示一形成動態隨機記憶體中的埋入位元線的傳統方法的實施步驟。該方法包括：在一半導體基材92上形成一圖案化的硬遮罩層93，使該半導體基材92的多個未覆蓋區922曝露(如圖1A所示)；自該等覆蓋區922蝕刻該半導體基材92以在該基材92內形成多個溝槽94及多個柱體(如圖1B所示)，每一柱體具有汲極區及源極區(未顯示)；在每一溝槽94的兩相對立槽壁941與一底壁942形成一絕緣襯裡層95(如圖1C所示)；以乾蝕刻技術將該襯裡層95的一底部移除以曝露每一溝槽的底壁942(如圖1D所示)；以離子植入技術將一掺雜物自該溝槽94的底壁942植入該基材92內以在該溝槽94的底壁942處形成一掺雜區96(如圖1E所示)；以及藉由乾蝕刻技術深化每一溝槽94以將該掺雜區96切割為兩個互相隔離的埋入位元線961。
上述傳統方法的缺點包括該襯裡層95需要足夠的厚度(至少10nm)以防止離子植入該溝槽94的兩相對立槽壁941，如此，將使該溝槽94的寬度變更窄，造成後續執行離子植入及深化溝槽的困難。另外，因為該掺雜區96具有相當的厚度，每一溝槽94需要足夠的再深化深度(例如，約200nm)才可以確保切穿該掺雜區96，以防止該掺雜區96連接兩相鄰的柱體。但是，當溝槽94的寬度已經很窄的情形下，執行溝槽再深化將變的非常困難。
因此，本發明之目的，即在提供一種可以克服上述習知技術缺點的半導體元件及製造該半導體元件的方法。
於是，本發明一種半導體元件，包含：一基材，具有一基底及一柱陣列，該柱陣列包括多個自該基底向上延伸的半導體柱體，該基材形成有多個溝槽，每一溝槽位於該柱陣列的兩相鄰列之間，並具有兩相對立的槽壁，該等槽壁分別自該柱陣列的兩相鄰列的頂端延伸入該基底；一第一絕緣襯裡層，形成在每一溝槽的該等槽壁上，且具有一上段部及一與該上段部間隔一間隙的下段部，該間隙曝露每一槽壁的一線路形成表面；以及多個埋入位元線，每一埋入位元線自該線路形成表面延伸入該基底內部，且電連接至該柱陣列的一對應列的半導體柱體。
又，本發明一種製造該半導體元件的方法，包含：(a)在一基材內形成多個溝槽；(b)在每一溝槽的兩相對立的槽壁上形成一第一絕緣襯裡層；(c)使用一線路控制材料部份地覆蓋該第一絕緣襯裡層，使得該第一絕緣襯裡層的一上段部不被覆蓋；(d)在該第一絕緣襯裡層的上段部形成一該第二絕緣襯裡層，該第二絕緣襯裡層的材料不同於該第一絕緣襯裡層的材料及該線路控制材料；(e)移除該線路控制材料的一頂部及被該頂部覆蓋的該第一絕緣襯裡層的一中段部，以曝露每一溝槽的槽壁的一線路形成表面；以及(f)使一掺雜物自該線路形成表面擴散入該基材內，以在每一溝槽的槽壁內形成一埋入位元線。
本發明之功效在於：利用在溝槽槽壁上的襯裡層側邊開孔以在開孔位置向內形成該埋入位元線而可以有效克服上述習知技術的缺點。另外，本發明藉由在基材的溝槽內形成一線路控制材料並調整該線路控制材料的高度而可以控制所欲形成之埋入位元線的位置。
有關本發明之前述及其他技術內容、特點與功效，在以下之較佳實施例的詳細說明中，將可清楚的呈現。
如圖2-3所示，本發明一第一較佳實施例之半導體元件100是可被進一步製造成一記憶體，例如垂直電晶體型DRAM。本發明第一較佳實施例之半導體元件100包括：一基材2，具有一基底21及一柱陣列，該柱陣列包括多個自該基底21向上延伸的半導體柱體22，該基材2形成有多個溝槽3，每一溝槽3位於該柱陣列的兩相鄰列之間，並具有兩相對立的槽壁31，該等槽壁31分別自該柱陣列的兩相鄰列的頂端221延伸入該基底21；一第一絕緣襯裡層41，形成在每一溝槽3的該等槽壁31上，且具有一上段部411及一與該上段部411間隔一間隙40的下段部412，該間隙40曝露每一槽壁31的一線路形成表面310；多個埋入位元線51，每一埋入位元線51自該線路形成表面310延伸入該基底21內部，且電連接至該柱陣列的一對應列的半導體柱體22；一第二絕緣襯裡層42，形成在該上段部411上，該第一絕緣襯裡層41與該第二絕緣襯裡層42是由不同材料所做成；多個字元線52，設於該柱陣列的每兩相鄰行之間，每一字元線52電連接至該柱陣列的一對應行的半導體柱體22；一填入該等溝槽3及該等間隙40而遮蓋或覆蓋該等線路形成表面310及該第二絕緣襯裡層42的絕緣隔離材61；以及一填入該等溝槽3且位於該絕緣隔離材61下面及覆蓋該下段部412的線路控制材料62，該第二絕緣襯裡層42的材料不同於該線路控制材料62。該下段部412具有一頂端，該線路控制材料62具有一頂端621，該線路控制材料62的頂端621與該下段部412的頂端4121實質地齊平。
在本實施例中，該基材為一經掺雜的矽晶圓。每一半導體柱體22具有一汲極區、一源極區及一通道區(未顯示)。本發明之第一較佳實施例之半導體元件100還可包括多個分別設於該等半導體柱體22上的電容(未顯示)以形成DRAM記憶體。
如圖4所示，本發明一第二較佳實施例之半導體元件101。第二較佳實施例與第一較佳實施例不同處在於該半導體元件101更包括一形成在該線路形成表面310上且填入該間隙40的矽化金屬層63。該絕緣隔離材61覆蓋該矽化金屬層63。該矽化金屬層63是由一矽化金屬所做成。該矽化金屬包括一選自鈦、鎢、鎳及鈷的耐火金屬。
圖5A-5L顯示本發明一種製造第一較佳實施例之該半導體元件100的方法的連續步驟。該方法包括：在一基材2上形成一硬遮罩(hard mask)層7(如圖5A所示)；以微影蝕刻方式圖案化該硬遮罩層7，以曝露該基材2上的多個待蝕刻區24(如圖5B所示)；自該等待蝕刻區24蝕刻該基材2以在該基材2內形成多個溝槽3(如圖5C所示)；以氧化或氣體沉積方式在每一溝槽3的兩相對立的槽壁31及底壁32上形成一第一絕緣襯裡層41(如圖5D所示)；以氣體沉積或塗佈方式在每一溝槽3內填入一線路控制材料62以覆蓋該第一絕緣襯裡層41(如圖5E所示)；以溼式或乾式蝕刻方式將該線路控制材料62的一上段部移除(如果該線路控制材料62是光阻材料，則以顯影方式移除)以使該線路控制材料62部份地覆蓋該第一絕緣襯裡層41，使得該第一絕緣襯裡層41的一上段部411被曝露(如圖5F所示)；以氣體沉積方式在該第一絕緣襯裡層41的上段部411及該線路控制材料62的一頂端形成一第二絕緣襯裡層42(如圖5G所示)，該第二絕緣襯裡層42的材料不同於該第一絕緣襯裡層41的材料及該線路控制材料62；以乾式蝕刻方式將該第二絕緣襯裡層42的一底部及該第一絕緣襯裡層41與該第二絕緣襯裡層42的頂部移除以將該線路控制材料62的頂端曝露(如圖5H所示)；以蝕刻方式將該線路控制材料62的一上部移除以曝露被該上部覆蓋的該第一絕緣襯裡層41的一中段部413(如圖5I所示)；以乾式或溼式蝕刻方式將該第一絕緣襯裡層41的中段部413移除，以形成一將該第一絕緣襯裡層41切割成上段部411與下段部412的間隙40，以曝露每一溝槽3的槽壁31的一線路形成表面310(如圖5J所示)；使一掺雜物自該線路形成表面310擴散入該基材2內，以在每一溝槽3的槽壁31內形成一埋入位元線51(如圖5K所示)；在形成該埋入位元線51之後，將每一溝槽3內填入一絕緣隔離材61，以覆蓋該線路形成表面310(如圖5L所示)；以及以溼式蝕刻方式將該圖案化硬遮罩層7及該第一絕緣襯裡層41與該第二絕緣襯裡層42的頂端及該絕緣隔離材61的頂端移除，以形成該半導體元件100。該半導體元件100可後續以傳統的方式形成多個字元線及多個電容以形成DRAM記憶體。
當該第一絕緣襯裡層41的材料與該線路控制材料62相同時，上述移除該線路控制材料62的上部的步驟(如圖51所示)及移除該第一絕緣襯裡層41的中段部413的步驟(如圖5J所示)可以合併在一個步驟內完成。
較佳下，該硬遮罩層7的材料是選自SiN及SiO2 。
較佳下，該線路控制材料62是選自氮化矽(SiN)、二氧化矽(SiO2 )、多晶矽及光阻材。
較佳下，該第一絕緣襯裡層41的材料是選自SiN、SiO2 、氮氧化矽(SiON)及其等的組合。
較佳下，該第二絕緣襯裡層42的材料是選自SiN、SiO2 及SiON。
較佳下，該絕緣隔離材61的材料是選自SiN、SiO2 及SiON。
形成該埋入位元線51的技術包括電漿掺雜技術，磷化氫退火技術，或是沉積退火技術(先在該線路形成表面形成一經掺雜多晶矽層，之後再退火處理)。
圖6A，6B及圖4結合圖5A-5K顯示本發明一種製造第二較佳實施例之該半導體元件101的方法的連續步驟。製造第二較佳實施例的方法與製造第一較佳實施例的方法不同之處在於在形成該埋入位元線51之後，是先在該線路形成表面310上形成一矽化金屬層63且使該矽化金屬層63填入該間隙40內(如圖6A所示)，之後再於每一溝槽3內填入該絕緣隔離材61以覆蓋該矽化金屬層63(如圖6B所示)。形成該矽化金屬層63的方式是先以沉積方式在該線路形成表面310上形成一耐火金屬層，之後視所使用的耐火金屬是否須要進一步以退火方式進行熱處理以形成該矽化金屬層63。
本發明的方法的優點包括藉由將該線路控制材料62的一部份(上段部)移除以定義出該線路形成表面310的頂端(如圖5F所示)及藉由後續再將該剩餘的線路控制材料62的一部份(上部)移除以定義出該線路形成表面310的底端(如圖5I所示)，如此，後續所欲形成的該埋入位元線51的高(height)及位置(position)可以藉此而被調整或控制，因此而可以控制該埋入位元線51的電阻。
綜上所述，由於本發明是利用掺雜擴散方式(dopant diffusion)形成該等埋入位元線51，因而可以避免上述習知所遭遇的缺點。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
100．．．半導體元件
101．．．半導體元件
2．．．基材
21．．．基底
22．．．半導體柱體
221．．．頂端
24．．．待蝕刻區
3．．．溝槽
31．．．槽壁
310．．．線路形成表面
32．．．底壁
40．．．間隙
41．．．第一絕緣襯裡層
411．．．上段部
412．．．下段部
4121．．．頂端
413．．．中段部
42．．．第二絕緣襯裡層
51．．．埋入位元線
52．．．字元線
61．．．絕緣隔離材
62．．．線路控制材料
621．．．頂端
63．．．矽化金屬層
7．．．硬遮罩層
92．．．基材
922．．．未覆蓋區
93．．．硬遮罩層
94．．．溝槽
941．．．槽壁
942．．．底壁
95．．．絕緣襯裡層
96．．．掺雜區
961．．．埋入位元線
圖1A-1F是示意圖，說明傳統一種製造一半導體元件的方法的連續步驟；
圖2是一立體圖，說明本發明一第一較佳實施例的一種半導體元件的結構；
圖3是一剖示圖，說明本發明第一較佳實施例的結構；
圖4是一剖示圖，說明本發明一第二較佳實施例的一種半導體元件的結構；
圖5A-5L是示意圖，說明本發明一種製造一第一較佳實施例之半導體元件的方法的連續步驟；以及
圖6A-6B是示意圖，說明本發明一種製造一第二較佳實施例之半導體元件的方法的部分連續步驟。
2．．．基材
21．．．基底
22．．．半成品柱體
221．．．頂端
3．．．溝槽
31．．．槽壁
51．．．埋入位元線
52．．．字元線
61．．．絕緣隔離材
62．．．線路控制材料

Claims (20)

  1. 一種半導體元件，包含：一基材，具有一基底及一柱陣列，該柱陣列包括多個自該基底向上延伸的半導體柱體，該基材形成有多個溝槽，每一溝槽位於該柱陣列的兩相鄰列之間，並具有兩相對立的槽壁，該等槽壁分別自該柱陣列的兩相鄰列的頂端延伸入該基底；一第一絕緣襯裡層，形成在每一溝槽的該等槽壁上，且具有一上段部及一與該上段部間隔一間隙的下段部，該間隙曝露每一槽壁的一線路形成表面；以及多個埋入位元線，每一埋入位元線自該線路形成表面延伸入該基底內部，且電連接至該柱陣列的一對應列的半導體柱體。
  2. 依據申請專利範圍第1項所述之半導體元件，還包含一填入該等溝槽及該等間隙而遮蓋該等線路形成表面的絕緣隔離材。
  3. 依據申請專利範圍第2項所述之半導體元件，還包含一形成在該上段部的第二絕緣襯裡層，該第一絕緣襯裡層與該第二絕緣襯裡層是由不同材料所做成，該絕緣隔離材覆蓋該第二絕緣襯裡層。
  4. 依據申請專利範圍第3項所述之半導體元件，還包含一填入該等溝槽且位於該絕緣隔離材下面的線路控制材料，該下段部具有一頂端，該線路控制材料具有一頂端，該線路控制材料的頂端與該下段部的頂端實質地齊平。
  5. 依據申請專利範圍第4項所述之半導體元件，其中，該第二絕緣襯裡層的材料與該線路控制材料不同。
  6. 依據申請專利範圍第1項所述之半導體元件，還包含一位於該間隙且形成在該線路形成表面上的矽化金屬層。
  7. 一種製造一半導體元件的方法，包含：(a)在一基材內形成多個溝槽；(b)在每一溝槽的兩相對立的槽壁上形成一第一絕緣襯裡層；(c)使用一線路控制材料部份地覆蓋該第一絕緣襯裡層，使得該第一絕緣襯裡層的一上段部被曝露；(d)在該第一絕緣襯裡層的上段部形成一第二絕緣襯裡層，該第二絕緣襯裡層的材料不同於該第一絕緣襯裡層的材料及該線路控制材料；(e)移除該線路控制材料的一頂部及被該頂部覆蓋的該第一絕緣襯裡層的一中段部，以曝露每一溝槽的槽壁的一線路形成表面；以及(f)使一掺雜物自該線路形成表面擴散入該基材內，以在每一溝槽的槽壁內形成一埋入位元線。
  8. 依據申請專利範圍第7項所述之方法，其中，步驟(e)的執行是先將該線路控制材料的上部移除，以曝露該第一絕緣襯裡層的中段部，之後再將該第一絕緣襯裡層的中段部移除。
  9. 依據申請專利範圍第7項所述之方法，其中，步驟(c)的執行是先將該等溝槽填滿該線路控制材料，使該線路控制材料覆蓋該第一絕緣襯裡層，之後再將該線路控制材料的一上部移除，以曝露該第一絕緣襯裡層的上段部。
  10. 依據申請專利範圍第7項所述之方法，其中，步驟(d)的執行是先在該線路控制材料的一頂端及該第一絕緣襯裡層的上段部形成該第二絕緣襯裡層，之後再將該第二絕緣襯裡層的一底部移除，以曝露該線路控制材料的頂端。
  11. 依據申請專利範圍第7項所述之方法，其中，該線路控制材料是選自氮化矽、二氧化矽、多晶矽及光阻材。
  12. 依據申請專利範圍第7項所述之方法，其中，該第一絕緣襯裡層的材料是選自氮化矽、二氧化矽、氮氧化矽及該等的組合。
  13. 依據申請專利範圍第7項所述之方法，其中，該第一絕緣襯裡層的材料是選自氮化矽、二氧化矽及氮氧化矽。
  14. 依據申請專利範圍第7項所述之方法，其中，步驟(f)是使用電漿掺雜技術執行。
  15. 依據申請專利範圍第7項所述之方法，其中，步驟(f)的執行是先在該線路形成表面形成一經掺雜多晶矽層，之後再退火處理。
  16. 依據申請專利範圍第7項所述之方法，其中，步驟(f)的執行是使用磷化氫退火技術執行。
  17. 依據申請專利範圍第7項所述之方法，其中，該基材是一半導體矽晶圓
  18. 依據申請專利範圍第7項所述之方法，還包含在該線路形成表面沉積一耐火金屬，以形成一矽化金屬層。
  19. 依據申請專利範圍第18項所述之方法，其中，該耐火金屬是選自鈦、鎢、鎳及鈷。
  20. 依據申請專利範圍第7項所述之方法，還包含在每一溝槽內填入一絕緣隔離材，以覆蓋該線路形成表面。
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