TWI748457B - 電晶體及電晶體陣列 - Google Patents

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Abstract

本發明揭示一種電晶體，其包括在至少一個直線垂直橫截面中係大體上L形或大體上鏡像L形藉此具有一在高度上延伸之桿及在該桿之一底部上方自該桿之一橫向側水平延伸之一底座之半導體材料。該桿之該半導體材料包括一上源極/汲極區域及在其下方之一通道區域。該電晶體包括(a)及(b)之至少一者，其中(a)：該桿之該半導體材料包括在該通道區域下方之一下源極/汲極區域，及(b)：該底座之該半導體材料包括一下源極/汲極區域。一閘極可操作地橫向鄰近該桿之該通道區域。揭示其他實施例，其等包含個別包括一電容器及一在高度上延伸之電晶體之記憶體單元陣列。揭示方法。

Description

電晶體及電晶體陣列
本文中揭示之實施例係關於電晶體、電晶體陣列、個別包括一電容器及一在高度上延伸之電晶體之記憶體單元陣列。
記憶體係一個類型之積體電路且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。記憶體單元可使用數位線(其等亦可被稱為位元線、資料線、感測線或資料/感測線)及字線(其等亦可被稱為存取線)來被寫入或讀取。數位線可使沿陣列之行之記憶體單元導電地互連，且字線可使沿陣列之列之記憶體單元導電地互連。可透過一數位線及一字線之組合來唯一地定址各記憶體單元。
記憶體單元可係揮發性或非揮發性的。非揮發性記憶體單元可長時間(包含在關閉電腦時)儲存資料。揮發性記憶體消耗且因此需要被再新/重寫，在許多例項中，每秒多次再新/重寫。無論如何，記憶體單元經組態以將記憶體保存或儲存成至少兩種不同可選擇狀態。在二進位系統中，狀態被視為一「0」或一「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存資訊之兩個以上位準或狀態。
一電容器係可用於一記憶體單元中之一個類型之電子組件。一電容器具有由電絕緣材料分離之兩個電導體。作為一電場之能量可靜電儲存於此材料內。取決於絕緣體材料之成分，該儲存電場將為揮發性或非揮發性的。例如，僅包含SiO2 之一電容器絕緣體材料將為揮發性的。一個類型之非揮發性電容器係具有鐵電材料作為絕緣材料之至少部分之一鐵電電容器。鐵電材料之特徵在於具有兩種穩定極化狀態且藉此可包括一電容器及/或記憶體單元之可程式化材料。鐵電材料之極化狀態可藉由施加適合程式化電壓而改變且在移除程式化電壓之後保持(至少一段時間)。各極化狀態具有彼此不同之一電荷儲存電容且理想地可用於寫入(即，儲存)及讀取一記憶體狀態而不使極化狀態反轉，直至期望使此極化狀態反轉。在具有鐵電電容器之一些記憶體中，較不期望讀取記憶體狀態之動作可使極化反轉。據此，在判定極化狀態之後，進行記憶體單元之一重寫以在其判定之後立即將記憶體單元置於預讀取狀態中。無論如何，併入一鐵電電容器之一記憶體單元歸因於形成電容器之一部分之鐵電材料之雙穩態特性而理想地為非揮發性的。其他可程式化材料可用作一電容器絕緣體以使電容器呈非揮發性。
一場效電晶體係可用於一記憶體單元中之另一類型之電子組件。此等電晶體包括在其等間具有一半導體通道區域之一對導電源極/汲極區域。一導電閘極鄰近通道區域且藉由一薄閘極絕緣體自其分離。將一適合電壓施加至閘極容許電流透過通道區域自源極/汲極區域之一者流動至另一者。當自閘極移除電壓時，在很大程度上防止電流流動通過通道區域。場效電晶體亦可包含額外結構(例如，一可反轉地可程式化電荷儲存區域)作為閘極絕緣體與導電閘極之間之閘極構造之部分。無論如何，閘極絕緣體可係可程式化的，例如，鐵電的。
本發明之實施例涵蓋電晶體、電晶體陣列、個別包括一電容器及一在高度上延伸之電晶體之記憶體單元陣列及形成一電晶體陣列之方法。首先，最初參考圖1至圖3描述例示性實施例，圖1至圖3展示包括已相對於一底座基板11製造之一陣列或陣列區域10之一基板構造8之一例示性片段。基板11可包括導電/導體/傳導(即，本文中電傳導)、半導電/半導體/半傳導及絕緣(insulative)/絕緣體/絕緣(insulating) (即，本文中電絕緣)材料之任何一或多者。各種材料在底座基板11上方。材料可在圖1至圖3所描繪之材料之旁邊、在高度上向內或在高度上向外。例如，積體電路之其他部分或完全製造組件可提供於底座基板11上方、周圍或內之某處。用於操作一記憶體陣列內之組件之控制及/或其他周邊電路亦可經製造，且可完全或部分或可不完全或部分在一記憶體陣列或子陣列內。此外，多個子陣列亦可獨立地、協同或以其他方式相對於彼此製造及操作。如本文件中使用，一「子陣列」亦可被視為一陣列。為了某些可操作組件之更簡潔起見，圖1不展示底座基板11且圖1及圖3不展示周圍介電隔離材料。陣列10包括記憶體單元85，該等記憶體單元85個別包括一電容器75及一在高度上延伸之電晶體25。在一項實施例中，電晶體25垂直或在垂直之10°內。
在一項實施例中且如展示，電晶體25個別包括在至少一個直線垂直橫截面(例如，圖2中展示之橫截面)中為大體上L形或大體上鏡像L形之半導體材料12 (例如，各種摻雜矽)。在一項此實施例中且如展示，電晶體25可被視為配置為橫向緊鄰電晶體之個別對，例如，在圖2中，左側兩個電晶體25係一對且右側兩個電晶體25係另一對。在橫向緊鄰電晶體之各對內之半導體材料12之一個個別者(例如，其之一塊體)(例如，在各對中之左側所繪示電晶體25)在至少一個直線垂直橫截面中為大體上L形。在橫向緊鄰電晶體25之各對內之另一個別半導體材料12 (例如，在各對中之右側所繪示電晶體25之各者)在至少一個直線垂直橫截面中通常係鏡像L形。在一項實施例中且如展示，橫向緊鄰電晶體25之對彼此橫向分開比橫向緊鄰電晶體之各對內之個別電晶體25彼此橫向分開更遠。例如且僅藉由實例，此等電晶體之各對內之電晶體25被展示為橫向分開14U且電晶體25之左側對被展示為與電晶體25之右側對橫向分開達18U。為了方便起見使用「U」以指定長度之一單一「單元」，其中在其之前之數字前綴指示在所描繪例示性垂直及水平方向上之此等單元之數量。圖式依據「U」按比例繪製。一例示性單元「U」係1奈米。據此，在一些實施例中，14U可係14奈米且18U可係18奈米。
大體上L形或大體上鏡像L形半導體材料12具有具備一橫向側15及一底部16之一在高度上延伸之桿14。半導體材料12亦具有在桿底部16上方自桿橫向側15水平延伸之一底座17。桿14之半導體材料12包括一上源極/汲極區域18及在其下方之一通道區域20。電晶體25包括(a)及(b)之至少一者，其中(a)：桿之半導體材料包括在通道區域下方之一下源極/汲極區域，及(b)：底座之半導體材料包括一下源極/汲極區域。圖1及圖2展示一例示性實施例，該例示性實施例包括(a)，且在一項此實施例中，如展示，僅包括(a)及(b)之(a)，具體言之，其中桿14之半導體材料12包括在通道區域20下方之一下源極/汲極區域22。
在圖4中展示包括電晶體25a之一替代例示性實施例構造8a。已視需要使用來自上述實施例之相同數字，其中使用後綴「a」指示一些構造差異。電晶體25a包括(b)，且在一項此實施例中，如展示，僅包括(a)及(b)之(b)，具體言之，其中底座17之半導體材料12包括下源極/汲極區域22a及通道區域20。圖5展示一電晶體25b之另一替代例示性構造8b。已視需要使用來自上述實施例之相同數字，其中使用後綴「b」指示一些構造差異。圖5展示一例示性實施例，其中下源極/汲極區域22b包括(a)及(b)兩者，具體言之，其中桿14及底座17之半導體材料12包括下源極/汲極區域22b。
一閘極24 (例如，金屬材料及/或導電摻雜半導體材料)可操作地橫向鄰近桿14之通道區域20，例如，在通道區域20與閘極24之間具有一閘極絕緣體26 (例如，包括二氧化矽、氮化矽及/或鐵電材料，基本上由或由二氧化矽、氮化矽及/或鐵電材料組成)。
為了簡潔起見，在圖中使用點刻法展示上及下源極/汲極區域。源極/汲極區域18/22/22a/22b之各者包括其至少一部分中具有一導電性增大摻雜劑，該部分在各自源極/汲極區域內具有此導電性增大摻雜劑之最大濃度(例如，具有至少1019 原子/cm3 之一最大摻雜劑濃度)(例如)以使此部分呈現為導電。據此，各源極/汲極區域之全部或僅部分可具有導電性增大摻雜劑之此最大濃度。源極/汲極區域18及/或22/22a/22b可包含其他摻雜區域(未展示)，例如，環狀區域(halo region)、LDD區域等。通道區域20可使用可能與源極/汲極區域中之摻雜劑之導電性類型相反且例如，處於不大於1016 原子/cm3 之通道區域中之一最大濃度之一導電性增大摻雜劑適當地摻雜。當將適合電壓施加至閘極24時，一導電通道可在通道區域20內形成，使得電流可在上及下源極/汲極區域之間流動。
陣列10包括字線30 (例如，金屬材料及/或導電摻雜半導體材料)之列28及數位線34 (例如，金屬材料及/或導電摻雜半導體材料)之行32。本文中使用之「列」及「行」分別係相對於一系列字線及一系列數位線，且個別記憶體單元85沿著其等縱向接納於陣列10內。列可係筆直及/或彎曲的及/或相對於彼此平行及/或不平行，行亦可如此。此外，列及行可按90°或按一或多個其他角度相對於彼此相交。個別閘極24係個別字線30之一個別部分。在一項實施例中，橫向緊鄰字線之對(例如，兩個左側所繪示字線30係一個對且兩個右側所繪示字線30係另一對)彼此橫向分開比橫向緊鄰字線30之各對內之個別字線30彼此橫向分開(例如，14U)更遠(例如，30U)。
個別行32之數位線34在陣列10內之個別記憶體單元85之電晶體25/25a/25b之通道區域20下方(在一項實施例中，正下方)且將該行32中之電晶體25/25a/25b互連。通道區域20可被視為個別具有一對相對橫向側36。在個別列28中，字線30在數位線34上方。字線30跨電晶體通道區域20之該對橫向相對側36之一者橫向延伸且可操作地橫向鄰近電晶體通道區域20之該對橫向相對側36之該者且將該列中之電晶體25/25a/25b互連。在一項實施例中且如展示，該列28中之電晶體通道區域20之該對橫向相對側36之另一者未可操作地橫向鄰近該列28中之字線30且未可操作地橫向鄰近字線30之任何其他者。
陣列10內之個別記憶體單元85之電容器75個別包括電耦合至(在一項實施例中，直接電耦合至)電晶體25/25a/25b之一者之一上源極/汲極區域18且在高度上自該上源極/汲極區域18向上延伸之一第一電容器電極40 (例如，金屬材料及/或導電摻雜半導體材料)。第一電容器電極40具有橫向相對側35。在一項實施例中且如展示，第一電容器電極40直接抵靠上源極/汲極區域18之一最上表面42，且在一項此實施例中直接抵靠上源極/汲極區域最上表面42之少於全部，且在一項實施例中，如展示，直接抵靠上源極/汲極區域最上表面42之全部之少於一半。在一項實施例中，第一電容器電極40之一最下表面43之多於一半直接抵靠上源極/汲極區域最上表面42。
電容器75個別包括一在高度上延伸之電容器絕緣體46 (例如，包括二氧化矽、氮化矽及/或鐵電材料，基本上由或由二氧化矽、氮化矽及/或鐵電材料組成)，該在高度上延伸之電容器絕緣體46包括一對橫向相對側47、49。橫向相對側47、49之一者可操作地鄰近(在一項實施例中，直接抵靠)第一電容器電極40之一橫向側35。在一個此實例中，電容器絕緣體之一個橫向相對側及第一電容器電極40之橫向側35之至少大部分(在一項實施例中，全部)在其等直接抵靠彼此之處自頂部至底部在水平橫截面中係各線性筆直的(例如，且垂直的)(例如，如圖1中顯而易見)。
電容器75個別包括一在高度上延伸之第二電容器電極50，該在高度上延伸之第二電容器電極50包括一對橫向相對側51、53。第二電容器電極50之橫向相對側51、53之一者可操作地鄰近(在一項實施例中，直接抵靠)電容器絕緣體46之另一橫向相對側47或49。在一項實施例中且如展示，陣列10內之第二電容器電極50係沿著電容器75之線55水平延伸之縱向間隔之長形線52，其中第二電容器電極線52之個別者由縱向沿著電容器75之該線55之電容器75共用。例示性介電材料77 (圖2；例如，二氧化矽及/或氮化矽)包圍其他組件，例如如展示。為了其他材料及組件之更清楚起見，在圖1及圖3中未展示介電材料77。
在一項實施例中，第二電容器電極線52比個別字線30個別更寬，且在一項此實施例中，比個別字線30個別寬兩倍以上，在一項此實施例中，寬至少五倍，且在一項此實施例中，寬不多於五倍 (例如，五倍，展示為20U對4U)。在一項實施例中，第二電容器電極線52比個別數位線34個別更寬，且在一項此實施例中，比個別數位線34個別寬少於兩倍(例如，20U對12U)。
在一項實施例中，字線30相對於彼此平行，且第二電容器電極線52相對於彼此且相對於字線30平行。在一項實施例中，數位線34相對於彼此平行，且第二電容器電極線52相對於彼此平行且不相對於數位線34平行。在一項實施例中，第一電容器電極40沿著其等各自第二電容器電極線52個別縱向延伸大於縱向緊鄰第一電容器電極40之間沿著電容器75之該線55之空間之水平距離(例如，8U)之一水平距離(例如，24U)。在一項實施例中，橫向緊鄰字線30之個別對具有在個別第二電容器電極線52正下方之其至少部分。
在一項實施例中且如展示，記憶體單元之一層內之記憶體單元85具有平移對稱性，其中記憶體單元85之個別者係1T-1C (即，僅具有一個電晶體及僅一個電容器及無其他/額外可操作電子組件[例如，無其他選擇裝置等]之一記憶體單元)且佔用約1.0667F2 之一水平區域，其中「F」係透過個別第二電容器電極線52、電容器絕緣體46及第一電容器電極40水平、橫向及正交獲取之記憶體單元間距。在一項此實施例中，水平區域由一1F×1.0667F矩形95 (圖2)定界。例如且僅藉由實例，此一矩形可係32U×30U，如展示。此外且僅藉由實例，在圖2、圖4及圖5中展示半導體材料12、閘極絕緣體26、字線30、字線30之間之空間及此等字線及電晶體25/25a/25b之對之間之空間之例示性垂直及水平尺寸。此外，僅藉由實例且在一項實施例中，在圖1中展示例示性數位線寬度(例如，12U)及其等之間之空間(例如，20U)。在一項理想實施例中，(若干)替代尺寸及間距當然可搭配佔用約1.0667F2 之水平區域之個別記憶體單元使用。
本發明之實施例包含形成一電晶體陣列之一方法，且接著參考圖6至圖13描述該方法，圖6至圖13展示相對於如在圖1至圖3中展示之前之構造之處理。已將相同數字用於先前構造及材料。
參考圖6及圖7，已在基板11上方形成橫向間隔、在高度上突出且縱向長形之模板線60。模板線60可係部分或完全犧牲的，或可係非犧牲的。若非犧牲的，則模板線60理想地包括絕緣體材料(例如，二氧化矽)。構造8可被視為包括橫向介於橫向緊鄰模板線60之間之空隙61。
參考圖8，半導體材料12已沿著模板線60之側壁且在基板11上方形成，該半導體材料12橫向介於模板線60之間以不完全填充空隙61。可在沈積半導體材料12之後對其進行回蝕或拋光以相較於垂直表面減小其在水平表面上方之厚度。無論如何，在形成半導體材料12之後，已沿著半導體材料12之側壁且在半導體材料12上方形成絕緣體材料26，該絕緣體材料26橫向介於模板線60之間以不完全填充橫向介於橫向緊鄰模板線60之間之空隙61之剩餘體積。
參考圖9，在形成絕緣體材料26之後，已沿著絕緣體材料26之側壁且在基板11上方形成導電材料87，該導電材料87橫向介於模板線60之間之空隙61中。在一項實施例中且如展示，在形成絕緣體材料26之後，形成導電材料87以不完全填充橫向介於模板線60之間之空隙61之剩餘體積。
參考圖9及圖10，已移除如圖9中展示之導電材料87之一橫向中間部分65以自其形成介於橫向緊鄰模板線60之間之兩個字線30。在一項理想實施例中，藉由無遮罩各向異性蝕刻(即，至少在陣列10內無遮罩)移除導電材料87之橫向中間部分65。用於上源極/汲極區域18、通道區域20及下源極/汲極區域22之例示性摻雜可如展示般在處理中之此點處、在其之前及/或之後發生。
藉此，圖11及圖12展示後續處理，例如，在一項實施例中，字線30已在各向異性蝕刻通過絕緣體材料26及半導體材料12時被用作一遮罩。
參考圖13，已(例如，藉由光微影圖案化及蝕刻)圖案化半導體材料12以形成沿著個別字線30縱向間隔之半導體材料塊體12。例示性塊體12在至少一個直線垂直橫截面中係大體上L形或大體上鏡像L形，藉此具有一在高度上延伸之桿14 (圖2)及在桿14之一底部16上方自桿14之一橫向側15水平延伸之一底座17。桿14之半導體材料12最終包括個別電晶體25之一上源極/汲極區域18及在其下方之一通道區域20。此等電晶體25包括(a)及(b)之至少一者，其中(a)：桿之半導體材料包括在個別電晶體之通道區域下方之一下源極/汲極區域，及(b)：底座之半導體材料包括個別電晶體之一下源極/汲極區域(圖13中未展示，但在圖4及圖5中藉由實例展示)。個別字線30可操作地橫向鄰近個別電晶體25之通道區域20且將沿著該個別字線30之電晶體25互連。
參考圖14至圖19展示且描述可藉由其形成電容器75之一例示性方法。再次，已將與上述實施例中相同之數字用於先前構造及材料。
參考圖14，已在基板11 (圖14中未展示)上方形成一材料66。已在材料66中形成對應於第二電容器電極線52之縱向輪廓及形狀之溝渠67，且如展示般已使用適合導電材料填充溝渠67以如此形成線52。此可(例如)藉由沈積此導電材料且至少使此導電材料平坦化回至材料66之在高度上最外表面而發生。材料66可係完全犧牲的，且據此，可包括導電、半導電及絕緣體材料之任何者。一個實例係二氧化矽。第二電容器電極線52之導電材料及材料66下方之基板材料未展示，但可(例如)如圖13中展示般呈現。
參考圖15，已相對於第二電容器電極線52之所描繪導電材料選擇性地移除材料66 (未展示)。
參考圖16，已沈積且(例如，藉由至少在陣列區域10內無遮罩之各向異性蝕刻)回蝕電容器絕緣體46。
參考圖17，已沿著電容器絕緣體46之側壁沈積導電材料89。隨後已(例如)藉由陣列區域10內之材料46之各向異性間隔件式蝕刻(例如，藉由至少在陣列區域10內無遮罩之各向異性蝕刻)回蝕此導電材料以大體上將其自水平表面上方移除。
參考圖18，已沈積一遮蔽材料71且將其圖案化成線72。
參考圖19，線72 (未展示)已在各向異性蝕刻導電材料89以如展示般形成第一電容器電極40時被用作一遮罩(例如)以產生如圖1中展示之結構之上部分。在圖19中已移除線72 (未展示)。
本文中關於結構實施例展示及/或描述之(若干)任何屬性或態樣可用於方法實施例中且反之亦然。可在本發明之方法態樣中使用間距乘法原理(例如，特徵可沿著另一特徵之一側壁形成以具有小於另一特徵之橫向厚度之橫向厚度而無關於如何形成此另一特徵)。
在本文件中，除非另有指示，否則「高度上」、「較高」、「上」、「較低」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「下」、「下面」、「向上」及「向下」一般相對於垂直方向。「水平」係指沿著一主基板表面之一大致方向(即，在10度以內)且可相對於在製造期間處理基板之方向，且垂直係大致正交於其之一方向。對「完全水平」之引用係沿著主基板表面之方向(即，未與其成角度)，且可相對於在製造期間處理基板之方向。此外，如本文中所使用之「垂直」及「水平」一般為相對於彼此垂直之方向且與基板在三維空間中之定向無關。另外，「在高度上延伸(elevationally-extending及extend(ing) elevationally)」係指自完全水平傾斜達至少45°之一方向。此外，關於一場效電晶體「在高度上延伸(extend(ing) elevationally、elevationally-extending)」及水平延伸(extend(ing) horizontally、horizontally-extending)係關於電晶體之通道長度之定向，電流在操作中沿該通道長度在源極/汲極區域之間流動。對於雙極接面電晶體，「在高度上延伸(extend(ing) elevationally、elevationally-extending)」及水平延伸(extend(ing) horizontally、horizontally-extending)係關於基極長度之定向，電流在操作中沿該基極長度在射極與集極之間流動。
此外，「正上方」及「正下方」要求兩個所述區域/材料/組件相對於彼此之至少一些橫向重疊(即，水平)。再者，使用前面未加「正」之「上方」僅要求所述區域/材料/組件在另一區域/材料/組件上方之某一部分在高度上自該另一區域/材料/組件向外(即，與兩個所述區域/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面未加「正」之「下方」僅要求所述區域/材料/組件在另一區域/材料/組件下方之某一部分在高度上自該另一區域/材料/組件向內(即，與兩個所述區域/材料/組件是否存在任何橫向重疊無關)。
本文中所描述之材料、區域及結構之任何者可為均質的或非均質的，且無論如何可在其等上覆之任何材料上方連續或不連續。此外，除非另有陳述，否則各材料可使用任何適合或尚待開發之技術形成，例如，原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
另外，「厚度」本身(之前無方向形容詞)被定義為自不同組合物之一緊鄰材料或一緊鄰區域之一最接近表面垂直地通過一給定材料或區域之平均直線距離。另外，本文中描述之各種材料或區域可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則厚度係指平均厚度，除非另有指示，且歸因於厚度可變，此材料或區域將具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組合物」僅要求兩個所述材料或區域之可彼此直接抵靠之該等部分在化學及/或物理上不同，例如前提是此等材料或區域係非均質的。若兩個所述材料或區域彼此未直接抵靠，則「不同組合物」僅要求兩個所述材料或區域之彼此最接近之該等部分在化學及/或物理上不同，前提是此等材料或區域係非均質的。在本文件中，當所述材料、區域或結構相對於彼此存在至少一些實體觸碰接觸時，一材料、區域或結構彼此「直接抵靠」。相比之下，前面未加「直接」之「上方」、「在…上」、「相鄰」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區域或(若干)結構未導致所述材料、區域或結構相對於彼此之實體觸碰接觸的構造。
在本文中，若在正常操作中電流能夠自區域、材料、組件之一者連續地流動至另一者且主要藉由亞原子正電荷及/或負電荷(當充分產生亞原子正電荷及/或負電荷時)之移動而流動，則區域-材料-組件相對彼此「電耦合」。另一電子組件可在區域-材料-組件之間且電耦合至區域-材料-組件。相比之下，當區域-材料-組件被稱為「直接電耦合」時，直接電耦合之區域-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。
另外，「金屬材料」係一元素金屬、兩種或更多種元素金屬之一混合物或一合金及任何導電金屬化合物之任一者或組合。結論
在一些實施例中，一種記憶體單元陣列個別包括一電容器及一在高度上延伸之電晶體，其中陣列包括字線之列及數位線之行，包括行之個別者，該個別者包括在陣列內之個別記憶體單元之在高度上延伸之電晶體之通道區域下方之一數位線且將該行中之電晶體互連。通道區域個別包括一對相對橫向側。列之個別者包括在數位線上方之一字線。字線跨電晶體通道區域之橫向相對側之對之一者橫向延伸且可操作地橫向鄰近電晶體通道區域之橫向相對側之對之該者且將該列中之電晶體互連。該列中之電晶體通道區域之橫向相對側之對之另一者未可操作地橫向鄰近該列中之字線且未可操作地橫向鄰近字線之任何其他者。陣列內之個別記憶體單元之電容器個別包括一第一電容器電極，該第一電容器電極電耦合至電晶體之一者之一上源極/汲極區域且在高度上自該上源極/汲極區域向上延伸。一在高度上延伸之電容器絕緣體包括一對橫向相對側，該對橫向相對側之一者可操作地鄰近第一電容器電極之一橫向側。一在高度上延伸之第二電容器電極包括一對橫向相對側，該對橫向相對側之一者可操作地鄰近電容器絕緣體之另一橫向相對側。陣列內之第二電容器電極係沿著電容器之線水平延伸之縱向間隔之長形線。第二電容器電極線之個別者由縱向沿著電容器之該線之電容器共用。
在一些實施例中，一種記憶體單元陣列個別包括一電容器及一在高度上延伸之電晶體，其中陣列包括字線之列及數位線之行，包括行之個別者，該個別者包括在陣列內之個別記憶體單元之在高度上延伸之電晶體之通道區域下方之一數位線且將該行中之電晶體互連。通道區域個別包括一對相對橫向側。列之一個別者包括在數位線上方之一字線。字線跨電晶體通道區域之橫向相對側之對之一者橫向延伸且可操作地橫向鄰近電晶體通道區域之橫向相對側之對之該者且將該列中之電晶體互連。該列中之電晶體通道區域之橫向相對側之對之另一者未可操作地橫向鄰近該列中之字線且未可操作地橫向鄰近字線之任何其他者。陣列內之個別記憶體單元之電容器個別包括一第一電容器電極，該第一電容器電極直接抵靠電晶體之一者之一上源極/汲極區域之一最上表面且在高度上自該最上表面向上延伸。第一電容器電極直接抵靠上源極/汲極區域之最上表面之少於全部。一在高度上延伸之電容器絕緣體包括一對橫向相對側，該對橫向相對側之一者可操作地鄰近該第一電容器電極之一橫向側。一在高度上延伸之第二電容器電極包括一對橫向相對側，該對橫向相對側之一者可操作地鄰近電容器絕緣體之另一橫向相對側。
在一些實施例中，一種記憶體單元陣列個別包括一電容器及一在高度上延伸之電晶體，其中陣列包括字線之列及數位線之行，包括行之個別者，該個別者包括在陣列內之個別記憶體單元之在高度上延伸之電晶體之通道區域下方之一數位線且將該行中之電晶體互連。列之個別者包括在數位線上方之一字線。字線跨電晶體通道區域之一橫向側橫向延伸且可操作地橫向鄰近電晶體通道區域之該橫向側且將該列中之電晶體互連。陣列內之個別記憶體單元之電容器個別包括一第一電容器電極，該第一電容器電極電耦合至電晶體之一者之一上源極/汲極區域且在高度上自該上源極/汲極區域向上延伸。一在高度上延伸之電容器絕緣體包括一對橫向相對側，該對橫向相對側之一者可操作地鄰近第一電容器電極之一橫向側。一在高度上延伸之第二電容器電極包括一對橫向相對側。第二電容器電極之橫向相對側之一者可操作地鄰近電容器絕緣體之另一橫向相對側。陣列內之第二電容器電極係沿著電容器之線水平延伸之縱向間隔之長形線。第二電容器電極線之個別者由縱向沿著電容器之該線之電容器共用。橫向緊鄰字線之個別對具有在個別第二電容器電極線正下方之其等至少部分。
在一些實施例中，一種電晶體包括在至少一個直線垂直橫截面中係大體上L形或大體上鏡像L形，藉此具有一在高度上延伸之桿及在桿之一底部上方自桿之一橫向側水平延伸之一底座之半導體材料。桿之半導體材料包括一上源極/汲極區域及在其下方之一通道區域。電晶體包括(a)及(b)之至少一者，其中(a)：桿之半導體材料包括在通道區域下方之一下源極/汲極區域，及(b)：底座之半導體材料包括一下源極/汲極區域。一閘極可操作地橫向鄰近桿之通道區域。
在一些實施例中，一種形成一電晶體陣列之方法包括：在一基板上方形成橫向間隔、在高度上突出且縱向長形之模板線。沿著模板線之側壁且在基板上方形成半導體材料，該半導體材料橫向介於模板線之間以不完全填充橫向介於橫向緊鄰模板線之間之空隙。在形成半導體材料之後，沿著半導體材料之側壁且在半導體材料上方形成一絕緣體材料，該絕緣體材料橫向介於模板線之間以不完全填充橫向介於橫向緊鄰模板線之間之空隙之剩餘體積。在形成絕緣體材料之後，沿著絕緣體材料之側壁且在絕緣體材料上方形成導電材料，該導電材料橫向介於模板線之間之橫向介於橫向緊鄰模板線之間之空隙中。移除導電材料之一橫向中間部分以自其形成介於橫向緊鄰模板線之間之兩個字線。圖案化半導體材料以形成沿著字線之個別者縱向間隔之半導體材料塊體。塊體在至少一個直線垂直橫截面中係大體上L形或大體上鏡像L形，藉此具有一在高度上延伸之桿及在桿之一底部上方自桿之一橫向側水平延伸之一底座。桿之半導體材料最終包括個別電晶體之一上源極/汲極區域及在其下方之一通道區域。電晶體包括(a)及(b)之至少一者，其中(a)：桿之半導體材料包括在個別電晶體之通道區域下方之一下源極/汲極區域，及(b)：底座之半導體材料包括個別電晶體之一下源極/汲極區域。個別字線可操作地橫向鄰近個別電晶體之通道區域且將沿著個別字線之電晶體互連。
按照法規，本文中揭示之標的物已用或多或少特定於結構及方法特徵之語言進行描述。然而，應理解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之構件包括例示性實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇且應根據均等論加以適當解釋。
8:基板構造 8a:替代例示性實施例構造 8b:替代例示性構造 10:陣列/陣列區域 11:底座基板 12:半導體材料 14:在高度上延伸之桿 15:桿橫向側 16:桿底部 17:底座 18:上源極/汲極區域 20:通道區域 22:下源極/汲極區域 22a:下源極/汲極區域 22b:下源極/汲極區域 24:閘極 25:在高度上延伸之電晶體 25a:電晶體 25b:電晶體 26:絕緣體材料 28:列 30:字線 32:行 34:數位線 35:橫向相對側 36:橫向相對側 40:第一電容器電極 42:上源極/汲極區域最上表面 43:最下表面 46:電容器絕緣體 47:橫向相對側 49:橫向相對側 50:在高度上延伸之第二電容器電極 51:橫向相對側 52:第二電容器電極線 53:橫向相對側 55:線 60:模板線 61:空隙 65:橫向中間部分 66:材料 67:溝渠 71:遮蔽材料 72:線 75:電容器 77:介電材料 85:記憶體單元 87:導電材料 89:導電材料 95:矩形
圖1係根據本發明之一實施例之包括一記憶體單元陣列之一基板構造之一圖解透視圖。
圖2係圖1構造之一圖解前視圖且透過圖1中之線2-2獲取。
圖3係圖1構造之部分之一橫截面視圖且透過圖1中之線3-3獲取。
圖4係根據本發明之一實施例之包括一記憶體單元陣列之一基板構造之一圖解前視圖。
圖5係根據本發明之一實施例之包括一記憶體單元陣列之一基板構造之一圖解前視圖。
圖6係根據本發明之一實施例之在處理中在圖2之基板構造之前之一基板構造之一部分之一圖解前視圖。
圖7係圖6構造之一透視圖。
圖8係在繼圖6所展示之後的一處理步驟處之圖6構造之一視圖。
圖9係在繼圖8所展示之後的一處理步驟處之圖8構造之一視圖。
圖10係在繼圖9所展示之後的一處理步驟處之圖9構造之一視圖。
圖11係在繼圖10所展示之後的一處理步驟處之圖10構造之一視圖。
圖12係圖11構造之一透視圖。
圖13係在繼圖12所展示之後的一處理步驟處之圖12構造之一視圖。
圖14係根據本發明之一實施例之在處理中在圖2之基板構造之前之一基板構造之一部分之一圖解前視圖。
圖15係在繼圖14所展示之後的一處理步驟處之圖14構造之一視圖。
圖16係在繼圖15所展示之後的一處理步驟處之圖15構造之一視圖。
圖17係在繼圖16所展示之後的一處理步驟處之圖16構造之一視圖。
圖18係在繼圖17所展示之後的一處理步驟處之圖17構造之一視圖。
圖19係在繼圖18所展示之後的一處理步驟處之圖18構造之一視圖。
8:基板構造
10:陣列/陣列區域
12:半導體材料
18:上源極/汲極區域
20:通道區域
22:下源極/汲極區域
26:絕緣體材料
28:列
30:字線
32:行
34:數位線
40:第一電容器電極
46:電容器絕緣體
50:在高度上延伸之第二電容器電極
52:第二電容器電極線
55:線

Claims (12)

  1. 一種電晶體，其包括：半導體材料，其在至少一個直線垂直橫截面中係大體上(generally)L形或大體上鏡像L形，藉此具有一在高度上延伸(elevationally-extending)之桿(stem)及在該桿之一底部上方自該桿之一橫向側(lateral side)水平延伸之一底座，該桿之該半導體材料包括一上源極/汲極區域及在其下方之一通道區域；(a)及(b)之僅一者，其中(a)：該桿之該半導體材料包括在該通道區域下方之一下源極/汲極區域；且(b)：該底座之該半導體材料包括一下源極/汲極區域；及一閘極，其可操作地橫向鄰近該桿之該通道區域。
  2. 如請求項1之電晶體，其僅包括(a)及(b)中之(a)。
  3. 如請求項1之電晶體，其僅包括(a)及(b)中之(b)。
  4. 如請求項1所述之電晶體之一陣列，其中該等閘極之個別者係複數個個別字線之一個別部分，該等個別字線將該複數電晶體之個別者沿著該個別字線互連。
  5. 如請求項4之陣列，其包括橫向緊鄰電晶體之個別對(individual pairs)，該等橫向緊鄰電晶體之各對(each pair)內之該半導體材料之一個個別者在該至少一個直線垂直橫截面中係大體上L形，該等橫向緊鄰電晶體之各對內之該另一個個別半導體材料在該至少一個直線垂直橫截面中係大體上鏡像L形。
  6. 如請求項5之陣列，其中該等橫向緊鄰電晶體之該等對彼此橫向分開比該等橫向緊鄰電晶體之各對內之該等電晶體之個別者彼此橫向分開地更遠。
  7. 一種電晶體之陣列，其包括：電晶體個別地包括：半導體材料，其在至少一個直線垂直橫截面中係大體上L形或大體上鏡像L形，藉此具有一在高度上延伸之桿及在該桿之一底部上方自該桿之一橫向側水平延伸之一底座，該桿之該半導體材料包括一上源極/汲極區域及在其下方之一通道區域；(a)及(b)之至少一者，其中(a)：該桿之該半導體材料包括在該通道區域下方之一下源極/汲極區域；及(b)：該底座之該半導體材料包括一下源極/汲極區域；一閘極，其可操作地橫向鄰近該桿之該通道區域；該等閘極之個別者係複數個個別字線之一個別部分，該等個別字線將該複數電晶體之個別者沿著該個別字線互連；橫向緊鄰電晶體之個別對，該等橫向緊鄰電晶體之各對內之該半導 體材料之一個個別者在該至少一個直線垂直橫截面中係大體上L形，該等橫向緊鄰電晶體之各對內之該另一個個別半導體材料在該至少一個直線垂直橫截面中係大體上鏡像L形；該等橫向緊鄰電晶體之該等對彼此橫向分開比該等橫向緊鄰電晶體之各對內之該等電晶體之個別者彼此橫向分開地更遠；且該等對中之該等各別(respective)橫向緊鄰電晶體之底座自其等各別之桿向彼此水平地(horizontally)延伸。
  8. 如請求項7之陣列之電晶體，其包括(a)。
  9. 如請求項8之陣列之電晶體，其僅包括(a)及(b)中之(a)。
  10. 如請求項7之陣列之電晶體，其包括(b)。
  11. 如請求項10之陣列之電晶體，其僅包括(a)及(b)中之(b)。
  12. 如請求項7之陣列之電晶體，其包括(a)及(b)。
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