KR20100062609A - 전기적 기계적 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법 - Google Patents

전기적 기계적 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법 Download PDF

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Abstract

전기적 기계적 소자, 이를 포함하는 메모리 소자 및 그 제조 방법에서, 상기 메모리 소자는 제1 전극 패턴, 상기 제1 전극 패턴 측벽에 적층된 유전막 및 제2 전극 패턴을 포함하는 커패시터가 구비된다. 상기 커패시터와 이격되면서 상기 커패시터 상부면에 대해 수직 방향으로 배치되는 워드 라인이 구비된다. 상기 워드 라인 측벽과 이격되고, 상기 워드 라인에 인가된 신호에 의해 기계적으로 이동하여 상기 커패시터의 제2 전극 패턴과 접촉되는 도전성 빔을 포함한다. 상기 메모리 소자는 커패시터와 워드 라인이 서로 수직하게 배치됨으로써 고집적화된다.

Description

전기적 기계적 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법{Micro-electro mechanical system, memory device including the same and method of manufacturing the same}
본 발명은 반도체 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 전기적 기계적 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법에 관한 것이다.
최근에, 모바일 소자 및 멀티 미디어의 발달로 인해 대용량의 메모리 소자의 수요가 매우 증가되고 있다. 상기 메모리 소자는 대용량을 갖기 위해 디자인 룰이 매우 축소되고 있으며, 매우 좁은 수평 면적 내에 더 많은 셀들을 집적시키도록 제조 공정이 개발되고 있다.
상기 메모리 소자 중에서 디램은 셀을 선택하기 위한 MOS 트랜지스터와 커패시터를 단위 셀로 하고 있으며, 상기 커패시터에 저장되어있는 전하에 의해 상기 셀의 데이터를 구분한다.
통상적인 구조의 디램 셀의 경우, 상기 커패시터에 저장되어 있는 전하가 MOS 트랜지스터의 소오스 영역의 PN 정션을 통해 계속적으로 누설된다. 그러므로, 상기 누설되는 전하를 보상해주기 위하여, 상기 셀에 주기적으로 리플래시(reflash)라고 하는 전하 보상 동작을 수행하여야 한다. 때문에, 상기 통상적인 구조의 디램은 상기 리플래시 동작을 수행하기 위하여 페리 회로가 매우 복잡하고, 상기 리플래시 동작에 따른 전력 소모도 매우 높다. 또한, 상기 리플래시 주기를 늘려서 전력 소모를 줄이기 위해서는 상기 커패시터의 커패시턴스가 매우 커져야 한다.
그러나, 좁은 수평 면적 내에 높은 커패시턴스를 갖도록 커패시터를 형성하는 것이 용이하지 않다. 더구나, 상기 커패시터의 하부 전극의 유효 면적을 증가시키기 위해 커패시터의 구조를 실린더 형상을 갖도록 하고 있으나, 이러한 실린더 형상의 커패시터를 제조하는 공정이 매우 복잡하고, 공정 진행 시에 불량이 다발할 수 있다.
또한, 상기 디램 소자의 집적화에 따라 셀 내에 포함되는 MOS 트랜지스터의 게이트 선폭이 감소되어야 한다. 그러나, 게이트 전극을 형성하기 위한 사진 식각 공정에 제한이 있을 뿐 아니라 단채널 효과가 증가되며, 게이트의 저항이 증가되는 등의 문제가 발생되므로, 상기 게이트 전극의 선폭 감소에도 한계가 있다.
그러므로, 단채널 효과가 감소되고, 데이터 리텐션 타임의 증가로 리플래시 주기가 증가하거나 또는 리플래시가 필요없는 고집적화된 반도체 소자가 요구되고 있다.
본 발명의 목적은 전기적 기계적 스위칭 소자를 제공하는데 있다.
본 발명의 목적은 기계적 스위칭 소자를 포함하는 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 스위칭 소자는, 제1 전극을 포함한다. 상기 제1 전극과 이격되면서 상기 제1 전극의 상부면에 대해 수직 방향으로 배치되는 제2 전극을 포함한다. 그리고, 상기 제2 전극과 이격되고, 상기 제2 전극으로 인가되는 신호에 의해 기계적으로 이동하여 상기 제1 전극과 접촉되는 도전성 빔을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 소자는, 제1 전극 패턴, 상기 제1 전극 패턴 측벽에 적층된 유전막 및 제2 전극 패턴을 포함하는 커패시터가 구비된다. 상기 커패시터와 이격되면서 상기 커패시터 상부면에 대해 수직 방향으로 배치되는 워드 라인이 구비된다. 그리고, 상기 워드 라인 측벽과 이격되고, 상기 워드 라인으로 인가되는 신호에 의해 기계적으로 이동하여 상기 커패시터의 제2 전극 패턴과 접촉되는 도전성 빔을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 소자의 제조 방법으로, 제1 전극 패턴, 상기 제1 전극 패턴 측벽에 유전막 및 제2 전극 패턴이 적층된 커패시터를 형성한다. 상기 커패시터와 이격되면서 상기 커패시터 상부면에 대해 수직하게 배치되는 워드 라인을 형성한다. 다음에, 상기 워드 라인 측벽 과 이격되고, 상기 워드 라인으로 인가되는 신호에 의해 기계적으로 이동하여 상기 커패시터의 제2 전극 패턴과 접촉되는 도전성 빔을 형성한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 소자는, 전극 구조물이 구비된다. 상기 전극 구조물의 양 측벽으로부터 측방으로 각각 배치되는 제1 및 제2 커패시터가 구비된다. 상기 제1 및 제2 커패시터의 상부면에 대해 수직 방향으로 이격되고, 상기 제1 및 제2 커패시터와 각각 마주하는 제1 및 제2 워드 라인이 구비된다. 또한, 상기 제1 및 제2 커패시터와 상기 제1 및 제2 워드 라인의 측벽과 이격되고, 상기 제1 및 제2 워드 라인에 인가되는 신호에 따라 각각 상기 제1 및 제2 커패시터와 접촉되는 도전성 빔이 구비된다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 소자의 제조 방법으로, 기판 상에 전극 구조물을 형성한다. 상기 전극 구조물의 양 측벽으로부터 측방으로 각각 배치되는 제1 및 제2 커패시터를 형성한다. 상기 제1 및 제2 커패시터의 상부면에 대해 수직 방향으로 이격되게 배치되고, 상기 제1 및 제2 커패시터와 각각 마주하는 제1 및 제2 워드 라인을 형성한다. 다음에, 상기 제1 및 제2 커패시터와 상기 제1 및 제2 워드 라인의 측벽과 이격되고, 상기 제1 및 제2 워드 라인의 신호에 따라 각각 상기 제1 및 제2 커패시터와 접촉되는 도전성 빔을 형성한다.
설명한 것과 같이 본 발명의 메모리 소자는 통상적인 MOS 트랜지스터가 구비되지 않고, 그 대신에 기계적 전기적 동작을 하는 소자가 사용됨으로써 커패시터의 전하 누설이 매우 감소된다. 때문에, 작은 커패시턴스를 갖는 커패시터를 사용하더라도 셀에서의 데이터 구분이 가능하다. 또한, 메모리 소자의 리플래시 주기가 길다.
본 발명의 메모리 소자는 셀 내의 커패시터 및 워드 라인이 기판 표면에 대해 수직하게 배치되기 때문에 단위 셀이 차지하는 수평 면적을 감소시킬 수 있다. 또한, 상기 커패시터의 높이를 높게함으로써 커패시턴스를 상승시킬 수 있으므로, 기판이 차지하는 면적 증가없이 높은 커패시턴스를 갖는 커패시터를 구현할 수 있다.
본 발명의 메모리 소자를 제조하는데 있어 통상적인 MOS 트랜지스터를 제조하기 위한 이온주입 공정 및 소자 분리 공정 등과 같은 복잡한 공정들이 요구되지 않는다. 때문에, 본 발명의 메모리 소자는 보다 간단한 공정으로 제조될 수 있다.
또한, 본 발명의 메모리 소자는 기판의 재료에 상관없이 제작될 수 있다. 즉, 본 발명의 메모리 소자는 단결정 반도체 물질의 기판이 아니라 표면이 절연 물질로 이루어지는 어떠한 재료의 기판에도 구현될 수 있다. 그러므로, 본 발명의 메모리 소자에 포함되는 메모리 셀들은 기판 표면 뿐 아니라 기판 상에 복층으로 용이하게 구현될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 일 실시예에 따른 스위칭 소자를 나타내는 단면도이다.
도 1을 참조하면, 지지 기판(10)이 구비된다. 상기 기판(10)은 반도체 물질로 이루어질 수도 있지만, 상기 반도체 물질 이외에도 절연 물질, 금속 물질 등으로 이루어질 수 있다.
상기 기판(10) 상에는 제1 전극(12)이 구비된다. 상기 제1 전극(12)은 통상의 MOS 트랜지스터의 불순물 도핑 영역과 동일한 역할을 한다. 상기 제1 전극(12)은 복수개가 구비될 수 있다.
상기 제1 전극(12)의 상부면과 수직한 방향으로 상기 제1 전극(12)과 이격되어 제2 전극(16)이 구비된다. 상기 제2 전극은 상기 제1 전극과 수직 방향으로 나란하게 배치된다.
도시된 것과 같이, 상기 제2 전극은 각각의 제1 전극와 대향하도록 구비될 수 있다. 그러나, 이와는 달리, 상기 제2 전극은 마주하는 1개의 제1 전극 상에 2개씩 배치될 수도 있다. 이 경우, 하나의 제2 전극은 상기 불순물 도핑 영역으로 기능하는 제1 전극을 공통으로 사용하게 된다.
상기 제2 전극(16)은 MOS 트랜지스터의 게이트와 동일한 역할을 한다. 상기 제1 및 제2 전극(12, 16) 사이에는 층간 절연막 패턴(14)이 개재된다. 상기 제1 및 제2 전극(12, 16)의 일 측벽은 노출되어 있다. 또한, 상기 제2 전극(16) 상에도 상부 층간 절연막 패턴(18)이 구비된다.
상기 제1 전극(12) 및 제2 전극(16)의 일 측벽과 이격되어 도전성 빔(20)이 구비된다. 상기 도전성 빔(20)은 상기 제1 및 제2 전극(12, 16)의 노출된 일 측벽과 대향하게 배치된다. 상기 도전성 빔(20)은 상기 상부 층간 절연막(18)에 지지될 수 있다. 따라서, 상기 상부 층간 절연막(18)에 지지된 도전성 빔(20)은 한 쌍의 제2 전극(16)의 노출된 각 측벽에 대향하도록 상기 상부 층간 절연막(18)에 지지된 부분의 양 단부로부터 수직 방향으로 절곡된 형상을 갖는다. 또한, 상기 수직 방향으로 절곡된 부분은 상기 제1 전극의 노출된 각 측벽과 대향하는 부위까지 연장된다.
상기 도전성 빔(20)은 상기 제2 전극(16)에 인가되는 풀 인 전압에 의해 기계적으로 이동하여 상기 제1 전극(12)과 접촉된다. 따라서, 상기 도전성 빔(20)과 제1 전극(12)이 서로 전기적으로 연결된다.
이와는 달리, 상기 제2 전극(16)에 풀 아웃 전압이 인가되는 경우, 상기 도 전성 빔(20)과 상기 제1 전극(12)은 서로 이격된 상태가 된다. 따라서, 상기 도전성 빔(20)과 제1 전극(12)이 서로 개방된다.
이와같이, 본 발명의 실시예 1에 따른 스위칭 소자는 상기 제2 전극에 인가되는 전압에 따라 상기 도전성 빔이 전기적 기계적 동작을 함으로써 상기 제1 전극과 단락 또는 개방되는 스위칭 동작을 수행한다.
도 2는 본 발명의 실시예 1에 따른 디램 셀을 나타내는 단면도이다. 이하에서 설명하는 디램 셀은 도 1에 도시된 스위칭 소자를 포함한다.
도 2를 참조하면, 디램 셀을 형성되기 위한 지지 기판(100)이 구비된다. 상기 기판(100)은 반도체 물질로 이루어질 수도 있지만, 상기 반도체 물질 이외에도 절연 물질, 금속 물질 등으로 이루어질 수 있다. 즉, 상기 기판(100)을 이루는 물질이 제한되지 않는다. 다만, 상기 기판(100)이 절연 물질로 이루어지지 않는 경우에는, 상기 기판(100) 표면 상에 절연 물질이 증착되어 있다.
상기 기판(100) 상에는 전극 구조물(102)이 구비된다. 상기 전극 구조물(102)은 금속 물질로 이루어질 수 있다. 상기 전극 구조물(102)로 사용될 수 있는 물질은 텅스텐, 알루미늄, 구리 등을 들 수 있으며, 이들은 단독으로 사용되는 것이 바람직하다.
상기 전극 구조물(102)의 양 측벽에는 각각 제1 및 제2 커패시터(111a, 111b)가 구비된다. 상기 제1 및 제2 커패시터(111a, 111b)는 적어도 일부분이 상기 기판 표면과 접하는 형상을 갖는다.
상기 제1 커패시터(111a)는 상기 전극 구조물(102)의 제1 측벽으로부터 측방으로 제1 전극 패턴(105a), 제1 유전막 패턴(107a) 및 제2 전극 패턴(109a)이 순차적으로 적층된 형상을 갖는다. 상기 제1 전극 패턴(105a)은 상기 전극 구조물(102) 제1 측벽에서 기판(100) 표면까지 연장되어 상기 전극 구조물(102) 및 기판(100) 계면에서 꺽여진 형상을 갖는다. 또한, 상기 제1 유전막 패턴(107a) 및 제2 전극 패턴(109a)도 상기 전극 구조물(102) 및 기판(100) 계면에서 꺽여진 형상을 갖는다.
또한, 상기 제2 커패시터(111b)는 상기 전극 구조물(102)의 제1 측벽과 대응하는 제2 측벽으로부터 측방으로 제3 전극 패턴(105b), 제2 유전막 패턴(107b), 제4 전극 패턴(109b)이 순차적으로 적층된 형상을 갖는다. 상기 제3 전극 패턴(107b)은 상기 전극 구조물(102)의 제2 측벽에서 기판 표면까지 연장되어 상기 전극 구조물(102) 및 기판(100) 계면에서 꺽여진 형상을 갖는다. 또한, 상기 제2 유전막 패턴(107b) 및 제4 전극 패턴(109b)도 상기 전극 구조물(102) 및 기판(100) 계면에서 꺽여진 형상을 갖는다.
상기 제1 커패시터(111a)에서 상기 제1 전극 패턴(105a)은 상부 전극으로 기능하고, 상기 제2 전극 패턴(109a)은 하부 전극으로 기능하게 된다. 또한, 상기 제2 커패시터(111b)에서 상기 제3 전극 패턴(105b)은 상부 전극으로 기능하고, 상기 제4 전극 패턴(109b)은 하부 전극으로 기능하게 된다. 즉, 상기 제2 및 제4 전극 패턴(109a, 109b)은 각각 도전성 빔(124a)과 접촉됨으로써 전하를 제공받게 된다.
도시되지는 않았지만, 상기 제1 및 제3 전극 패턴(105a, 105b) 을 형성하지 않고, 상기 전극 구조물(102)을 커패시터를 구성하는 하나의 전극(즉, 상부 전극)으로 사용할 수도 있다.
상기 제1 내지 제4 전극 패턴(105a, 109a, 105b, 109b)은 폴리실리콘과 같은 반도체 물질 또는 금속 물질로 이루어질 수 있다. 또한, 상기 제1 및 제2 유전막 패턴(107a, 107b)은 ONO막 또는 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 제1 및 제2 커패시터(111a, 111b)의 커패시턴스를 높이기 위해서는 상기 제1 및 제2 유전막 패턴(107a, 107b)은 고유전율을 갖는 금속 산화물로 이루어지는 것이 바람직하다. 예를들어, 상기 제1 및 제2 유전막 패턴(107a, 107b)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈륨 산화물 등과 같은 물질로 이루어질 수 있으며, 이들은 단독으로 사용하거나 2 이상을 적층하여 사용할 수도 있다. 또한, 상기 제1 내지 제4 전극 패턴(105a, 109a, 105b, 109b)은 전하 누설이 감소될 수 있는 도전 물질로 형성되는 것이 바람직하다.
구체적인 예로, 상기 제1 내지 제4 전극 패턴(105a, 109a, 105b, 109b)은 티타늄 질화물 또는 티타늄/티타늄 질화물이 적층된 형상을 가질 수 있다. 또한, 상기 제1 및 제2 유전막 패턴(107a, 107b)은 지르코늄 산화물, 알루미늄 산화물 및 지르코늄 산화물이 측방으로 적층된 형상을 가질 수 있다.
한편, 상기 제2 및 제4 전극 패턴(109a, 109b)은 각각 도전성 빔(124a)과 물리적으로 접촉됨으로써 전하를 제공받게 된다. 그런데, 상기 제2 및 제4 전극 패턴(109a, 109b)은 상기 도전성 빔(124a)과 동일한 물질로 이루어지지 않으면, 접촉 저항이 증가되거나 또는 동작시에 재현성이 떨어지게 된다. 그러므로, 상기 제2 및 제4 전극 패턴(109a, 109b)은 상기 도전성 빔(124a)과 동일한 물질로 이루어지는 것이 바람직하다.
상기 제1 및 제2 커패시터(111a, 111b)들을 덮으면서 상기 전극 구조물(102) 상에는 층간 절연막 패턴(112a)이 구비된다. 상기 층간 절연막 패턴(112a)은 실리콘 산화물과 같은 절연 물질로 이루어질 수 있다.
상기 층간 절연막 패턴(112a) 상에는 상기 제1 및 제2 커패시터(111a, 111b)의 상부면과 각각 마주하는 제1 및 제2 워드 라인(114a, 114b)이 구비된다. 상기 제1 및 제2 워드 라인(114a, 114b)은 상기 도전성 빔에 인력 또는 척력이 가해지도록 전기적 신호가 인가된다. 상기 제1 및 제2 워드 라인(114a, 114b)은 금속 물질로 이루어질 수 있다. 일 예로, 상기 제1 및 제2 워드 라인(114a, 114b)은 하부 베리어 금속막, 금속막 및 상부 베리어 금속막이 적층된 형상을 갖는다. 상기 하부 및 상부 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상이 적층될 수 있다. 또한, 상기 금속막은 텅스텐을 포함할 수 있다. 그러나, 상기 금속막은 저저항을 갖는 금속 물질로 형성될 수 있으며, 특정한 금속 물질로 한정되지는 않는다.
상기 제1 워드 라인(114a)의 외측 벽면은 상기 제2 전극 패턴(109a)의 외측 벽면과 수직 방향으로 나란하게 배치될 수 있다. 또한, 상기 제2 워드 라인(114b)의 외측 벽면은 상기 제4 전극 패턴(109b)의 외측벽면과 수직 방향으로 나란하게 배치될 수 있다.
상기 제1 및 제2 워드 라인(114a, 114b) 사이를 채우면서 상기 층간 절연막 패턴(112a) 상에는 상부 층간 절연막 패턴(116a)이 구비된다.
상기 상부 층간 절연막 패턴(116a) 상에는 마스크 패턴(118)이 구비된다. 상기 마스크 패턴(118)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 및 제2 워드 라인(114a, 114b)의 외측벽과 이격되고, 상기 제1 및 제2 워드 라인(114a, 114b)에 인가되는 전기적 신호에 의해 기계적으로 이동하여 상기 제1 및 제2 커패시터의 제2 및 제4 전극 패턴(109a, 109b)과 각각 접촉되는 도전성 빔(124a)이 구비된다. 또한, 상기 도전성 빔(124a)이 이동하더라도, 상기 도전성 빔(124a)은 상기 제1 및 제2 워드 라인(114a, 114b)과 서로 접촉되지 않아야 한다. 또한, 상기 도전성 빔(124a)은 상기 제1 및 제3 전극 패턴(105a, 105b)과 서로 접촉되지 않아야 한다.
구체적으로, 상기 도전성 빔(124a)은 상기 마스크 패턴(118)의 상부면과 접하는 형상을 갖는다. 상기 도전성 빔(124a)은 상기 제1 워드 라인(114a)의 외측벽 및 상기 제2 전극 패턴(109a)과 이격되면서 상기 제1 워드 라인(114a)의 외측벽 및 상기 제2 전극 패턴(109a)과 마주하도록 수직하게 연장된다. 상기 도전성 빔(124a)은 상기 제2 워드 라인(114b)의 외측벽 및 상기 제4 전극 패턴(109b)과 이격되면서 상기 제2 워드 라인(114b)의 외측벽 및 상기 제4 전극 패턴(109b)과 마주하도록 수직하게 연장된다. 또한, 상기 도전성 빔(124a)은 상기 기판(10)과 이격되면서 상기 제1 및 제2 커패시터(111a, 111b)의 노출된 측면과 인접하는 부위에서 절곡되고, 상기 마스크 패턴(118)의 상부면과 인접한 부위에서 절곡된 형상을 갖는다.
상기 도전성 빔(124a)은 전위차에 의해 기계적으로 이동하는 도전 물질로 이 루어져야 한다. 또한, 탄성 및 복원력을 갖는 물질로 이루어져야 한다. 상기 도전성 빔(124a)으로 사용될 수 있는 물질은 티타늄 질화막, 탄소 나노튜브, 티타늄 등으로 이루어질 수 있다. 상기 도전성 빔(124a)은 하나의 층으로 이루어질 수도 있고 2가지 이상의 물질이 적층된 형상을 가질 수도 상기 도전성 빔(124a)은 상기 커패시터의 제2 및 제4 전극 패턴(109a, 109b)과 동일한 물질로 형성되는 것이 바람직하다. 본 실시예에서, 상기 도전성 빔(124a)은 티타늄 질화물로 이루어진다.
도 3은 본 발명에 따른 디램 셀의 회로도이다.
도 3에 도시된 것과 같이, 본 발명의 모든 실시예의 디램 셀들은 MOS 트랜지스터를 대신하여 전기적 기계적 스위칭 동작을 하는 스위칭 소자(50)를 포함한다. 그리고, 스위칭 소자(50)에 포함된 도전성 빔이 직접적으로 커패시터의 하부 전극과 접촉되거나 단락됨으로써 데이터의 읽기 및 쓰기 동작을 수행한다.
도 4는 본 발명의 실시예 1에 따른 디램 셀의 동작을 설명하기 위한 단면도이다.
디램 셀에 데이터를 기록하기 위해서는, 상기 셀 내에 포함된 커패시터에 전하를 축적하거나, 축적된 전하를 빼내는 동작이 요구된다. 도 4를 참조하여, 상기 제1 커패시터에 전하를 저장하여 데이터를 기록하는 방법에 대해 간단히 설명한다.
상기 제1 커패시터(111a)와 대향하는 상기 제1 워드 라인(114a)에 전압을 인가한다. 상기 인가되는 전압에 의해, 상기 제1 워드 라인(114a)과 대향하는 부위의 상기 도전성 빔(124a)에 인력이 가해짐으로써, 도시된 것과 같이, 상기 도전성 빔(124a)은 상기 제1 커패시터(111a)의 제2 전극 패턴(109a)과 접촉된다.
그러나, 상기 도전성 빔(124a)이 상기 제2 전극 패턴(109a)과 접촉되어 있더라도 상기 도전성 빔(124a)과 상기 제1 워드 라인(114a)은 서로 이격된 상태로 유지되어 전기적으로 연결되지 않는다.
이 후, 상기 도전성 빔(124a)에 전압을 인가하여 전기적 신호가 상기 도전성 빔을 통해 상기 제2 전극 패턴(109a)으로 인가되도록 함으로써, 상기 제1 커패시터(111a)에 전하들을 저장한다. 즉, 상기 도전성 빔(124a)은 비트 라인과 공통으로 사용된다.
또는, 셀에 기록되는 데이터에 따라 상기 제1 커패시터(111a)에 저장되어 있는 전하들을 도전성 빔(124a)을 통해 빼냄으로써 상기 제1 커패시터(111a) 내에 전하들이 저장되지 않도록 할 수 있다.
한편, 데이터를 읽거나 쓰지 않는 대기 상태에서는 상기 도전성 빔(124a)은 커패시터들(111a, 111b)과 전기적으로 접촉되지 않도록 한다. 즉, 제1 또는 제2 워드 라인(114a, 114b)에 풀인 전압 이하의 전압을 인가하는 경우, 상기 도전성 빔(124a)은 상기 커패시터들(111a, 111b)과 전기적으로 접촉되지 않는다. 그러므로, 상기 대기 상태에서는 상기 워드 라인들(114a, 114b)에 풀인 전압 이하의 전압이 인가된다.
그리고, 상기 도전성 빔(124a)이 상기 제1 커패시터(111a)와 접촉되어 있는 상태에서, 상기 도전성 빔(124a)을 이동시켜 상기 제1 커패시터(111a)와 비접촉되 도록 하기 위해서는 상기 제1 워드 라인(114a)에 풀 아웃 전압 이하의 전압이 인가되어야 한다. 즉, 상기 도전성 빔(124a)이 접촉된 상태에서 비접촉된 상태로 상태를 변화시키기 위해서는, 상기 도전성 빔(124a)이 비접촉된 상태로 유지하는 것에 비해 더 많은 힘이 요구된다. 그러므로, 상기 데이터를 읽거나 쓰는 동작이 수행된 이 후에는 상기 제1 워드 라인(114a)에 풀 인 전압보다 더 낮은 풀 아웃(pull-out) 전압 이하의 전압이 인가되어야 한다.
상기 설명한 것과 같은 방법으로, 메모리 소자의 선택된 셀에 데이터를 기록할 수 있다.
메모리 소자의 셀에 기록되어 있는 데이터를 읽기 위해서는, 상기 커패시터들(111a, 111b)에 저장되어 있는 전하에 따른 비트 라인 전압 레벨의 차이를 이용하여야 한다.
예를들어, 상기 제1 커패시터(111a)에 저장된 데이터를 읽기 위해 제1 워드 라인(114a)에 전압을 인가하여 상기 도전성 빔(124a)이 상기 제1 커패시터의 제2 전극 패턴(109a)과 접촉하도록 한다.
상기 도전성 빔(124a)이 제2 전극 패턴(109a)과 전기적으로 접촉되면, 상기 제1 커패시터(111a)에 전하들이 저장되어 있는 경우에는 상기 제1 커패시터(111a)와 연결된 도전성 빔(124a)의 전압이 다소 상승하게 된다. 이와는 달리, 상기 제1 커패시터(111a)에 전하들이 저장되어 있지 않은 경우에는 상기 제1 커패시터(111a)와 연결된 도전성 빔(124a)의 전압이 다소 하강하게 된다.
이와같이, 상기 도전성 빔(124a)의 전압 레벨을 비교함으로써, 선택된 셀의 데이터를 읽어낼 수 있다.
설명한 것과 같이, 본 실시예의 디램 소자는 일반적인 형태의 디램 소자와 동일한 방식으로 동작이 이루어진다. 다만, 셀 선택을 위한 스위칭 소자가 기계적 동작에 의해 접촉 또는 비접촉되어 스위칭 동작을 수행한다. 또한, 대기 상태에서는 상기 스위칭 소자와 커패시터가 비접촉됨으로써 서로 절연된다.
이와같이, 상기 대기 상태에서 스위칭 소자와 커패시터가 비접촉된 상태를 유지하므로, 상기 커패시터에 저장된 전하의 누설이 매우 감소된다. 그러므로, 상기 커패시터의 정전 용량이 감소되더라도 상기 커패시터에 저장된 전하에 의해 셀에 저장된 데이터를 보다 용이하게 구분할 수 있다.
또한, 디램 셀을 이루는 커패시터와 워드 라인이 서로 수직 방향으로 배치되므로 좁은 수평 면적 내에 디램 셀들을 구현할 수 있다. 더구나, 상기 커패시터의 높이를 상승시킴으로써 커패시터의 정전 용량을 증가시킬 수 있으므로, 수평 면적을 증가시키지 않고도 상기 커패시터의 정전 용량을 증가시킬 수 있다.
도 5는 도 2에 도시된 디램 셀을 포함하는 본 발명의 실시예 1에 따른 메모리 소자의 사시도이다.
도 5를 참조하면, 상부면이 절연 물질로 이루어진 기판(100)이 구비된다.
상기 기판(100) 상에 제1 방향으로 연장되는 라인 형상의 전극 구조물(102)들이 구비된다. 상기 전극 구조물(102)들은 일정 간격을 가지면서 서로 평행하게 배치된다. 상기 전극 구조물들은 텅스텐과 같은 금속 물질로 이루어질 수 있다.
상기 각 전극 구조물(102)의 제1 측벽에는 제1 커패시터(111a)들이 구비된다. 상기 제1 커패시터(111a)들은 상기 전극 구조물(102)의 제1 측벽으로부터 측방으로 제1 전극 패턴, 제1 유전막 패턴 및 제2 전극 패턴이 적층된 형상을 갖는다. 또한, 하나의 전극 구조물(102)의 제1 측벽에는 서로 이격되는 복수의 제1 커패시터들(111a)이 구비된다.
상기 전극 구조물(102)에서 상기 제1 측벽과 대향하는 제2 측벽에는 제2 커패시터(111b)들이 구비된다. 상기 제2 커패시터(111b)들은 상기 전극 구조물(102)의 제2 측벽으로부터 측방으로 제3 전극 패턴, 제2 유전막 패턴및 제4 전극 패턴이 적층된 형상을 갖는다. 또한, 하나의 전극 구조물(102)의 제2 측벽에는 서로 이격되는 복수의 제2 커패시터(111b)들이 구비된다. 상기 제2 커패시터(111b)들은 상기 제1 커패시터(111a)들과 각각 마주하도록 배치된다.
본 실시예에서, 상기 제1 내지 제4 전극 패턴은 티타늄 질화물 또는 티타늄/티타늄 질화물이 적층된 형상을 갖는다. 또한, 상기 제1 및 제2 유전막 패턴은 지르코늄 산화물, 알루미늄 산화물 및 지르코늄 산화물이 측방으로 적층된 형상을 갖는다.
상기 제1 방향으로의 제1 커패시터(111a)들 사이와, 상기 제1 방향으로의 제2 커패시터(111b)들 사이에는 제1 층간 절연막 패턴(110a)이 구비된다.
상기 제1 및 제2 커패시터(111a, 111b), 제1 층간 절연막 패턴(110a) 및 상기 전극 구조물(102) 상에는 제2 층간 절연막 패턴(112a)이 구비된다. 상기 제1 및 제2 층간 절연막 패턴(110a, 112a)은 라인 형상을 갖는다. 상기 제1 및 제2 층간 절연막 패턴(110a, 112a)은 실리콘 산화물로 이루어질 수 있다.
상기 제1 층간 절연막 패턴(110a) 상에는 상기 제1 커패시터(111a)들의 상부면과 마주하는 제1 워드 라인(114a)이 구비된다. 상기 제1 워드 라인(114a)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제1 층간 절연막 패턴(110a) 상에는 상기 제2 커패시터(111b)들의 상부면과 마주하는 제2 워드 라인(114b)이 구비된다. 상기 제2 워드 라인(114b)은 상기 제1 방향으로 연장되는 형상을 갖는다. 즉, 하나의 고립된 제2 층간 절연막 패턴(112a) 상에는 2개의 워드 라인이 구비된다.
상기 제1 및 제2 워드 라인(114a, 114b) 사이를 채우면서 상기 제2 층간 절연막 패턴(112a) 상에는 제3 층간 절연막 패턴(116a)이 구비된다. 상기 제3 층간 절연막 패턴(116a) 상에는 마스크 패턴(118)이 구비된다. 상기 제3 층간 절연막 패턴(116a) 및 마스크 패턴(118)은 상기 제1 방향으로 연장되는 형상을 갖는다.
상기 제1 커패시터(111a), 제1 및 제2 층간 절연막 패턴(110a, 112a), 제1 워드 라인(114a), 제3 층간 절연막 패턴(116a) 및 마스크 패턴(118)의 제1 측벽은 수직 방향으로 나란하게 배치된다. 또한, 상기 제2 커패시터(111b), 제1 및 제2 층간 절연막 패턴(110a, 112a), 제2 워드 라인(114b), 제3 층간 절연막 패턴(116a) 및 마스크 패턴(118)의 제2 측벽은 수직 방향으로 나란하게 배치된다.
도시된 것과 같이, 기판(100) 상에는 전극 구조물(102), 제1 및 제2 커패시터들(111a, 111b), 제1 및 제2 층간 절연막 패턴(110a, 112a), 제1 및 제2 워드 라인(114a, 114b), 제3 층간 절연막 패턴(116a) 및 마스크 패턴(118)을 포함하고 상 기 제1 방향으로 연장되는 라인 형상의 셀 구조물(120)이 구비된다. 상기 셀 구조물(120)들은 서로 이격되면서 서로 평행하게 반복 배치된다.
상기 제1 및 제2 워드 라인(114a, 114b)의 외측벽과 이격되고, 상기 제1 및 제2 워드 라인(114a, 114b)에 인가되는 신호에 의해 기계적으로 이동하여 상기 제1 및 제2 커패시터(111a, 111b)의 제2 및 제4 전극 패턴과 각각 접촉되는 도전성 빔(124a)들이 구비된다.
구체적으로, 상기 도전성 빔(124a)들은 상기 셀 구조물(120)에 포함된 마스크 패턴(118)과 접촉하면서 지지된다. 상기 도전성 빔(124a)들은 상기 셀 구조물(120)의 제1 및 제2 측벽, 상기 기판(100) 표면과 각각 이격되면서, 상기 셀 구조물의 측벽과 기판 표면 프로파일을 따라 연장되는 라인 형상을 갖는다. 또한, 상기 도전성 빔(124a)들은, 상기 도 2를 참조로 설명한 것과 동일하게, 상기 제2 전극 패턴 및 제4 전극 패턴 외측벽과 대향하도록 배치된다.
상기 도전성 빔(124a)들은 상기 제1 방향과 수직한 방향으로 연장된다. 이와같이, 상기 도전성 빔(124a)들이 연장되는 형상을 가짐으로써 상기 도전성 빔(124a)은 비트 라인으로 사용된다. 그러므로, 별도의 비트 라인이 구비되지 않는다. 또한, 상기 도전성 빔(124a)들은 상기 제1 방향과 수직한 제2 방향으로 서로 평행하게 배치된다.
본 실시예에서, 상기 도전성 빔과 상기 제1 및 제2 워드 라인의 각각의 제1 간격과, 상기 도전성 빔과 상기 제1 및 제2 커패시터의 각각의 제2 간격은 동일하다.
상기 도전성 빔(124a)은 상기 제1 및 제2 커패시터의 제2 및 제4 전극 패턴과 동일한 물질로 형성되는 것이 바람직하다. 본 실시예에서, 상기 도전성 빔(124a)은 티타늄 질화물로 이루어진다.
도시하지는 않았지만, 상기 전극 구조물(102)들을 서로 연결하는 배선이 구비될 수 있다. 상기 배선은 하나의 블록을 이루는 전체 셀에 대해 각 셀 커패시터의 상부 전극에 일정한 전압을 인가하기 위한 플레이트 전극으로 사용된다.
도 5에 도시된 것과 같이, 도 2에 도시된 디램 셀들이 어레이 구조를 가짐으로써 메모리 소자로 구현된다.
도 6 내지 도 18은 도 5에 도시된 메모리 소자의 제조 방법을 나타내는 단면도 및 사시도들이다.
도 6을 참조하면, 적어도 상부면이 절연 물질로 이루어지는 기판(100)을 마련한다. 상기 기판(100) 상에 도전막(도시안됨)을 형성한다. 상기 도전막은 금속 물질을 포함한다. 구체적으로, 상기 도전막은 저저항을 갖는 텅스턴막을 증착시켜 형성할 수 있다.
상기 도전막을 사진 식각 공정을 통해 패터닝함으로써 전극 구조물(102)들을 형성한다. 상기 전극 구조물(102)들은 제1 방향으로 연장되는 라인 형상을 갖도록 한다.
도 7을 참조하면, 상기 전극 구조물(102) 및 기판(100) 표면 상에 제1 전극막(104), 유전막(106) 및 제2 전극막(108)을 순차적으로 적층한다. 상기 제1 전극 막(104), 유전막(106) 및 제2 전극막(108)은 상기 전극 구조물(102)의 표면 프로파일을 따라 형성되며, 상기 전극 구조물(102)들 사이를 매립하지 않는 두께를 갖는다.
상기 제1 전극막(104) 및 제2 전극막(108)은 티타늄 질화물을 증착시켜 형성할 수 있다. 상기 유전막(106)은 지르코늄 산화물, 알루미늄 산화물 및 지르코늄 산화물을 적층시켜 형성할 수 있다.
도 8을 참조하면, 상기 제1 전극막(104), 유전막(106) 및 제2 전극막(108)을 사진 식각 공정을 통해 순차적으로 식각함으로써 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)을 형성한다.
상기 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)의 적층 구조는 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)은 후속 공정을 통해 제1 및 제2 커패시터로 형성된다. 그러므로, 상기 전극 구조물(102)에서 상기 제1 및 제2 커패시터가 형성될 부위에 상기 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)이 남아있게 된다.
도 9를 참조하면, 상기 전극 구조물(102)들 사이의 갭을 매립하도록 제1 층간 절연막(110)을 형성한다. 상기 제1 층간 절연막(110)은 실리콘 산화물을 증착시켜 형성할 수 있다.
다음에, 상기 전극 구조물(102)의 상부면이 노출되도록 연마 공정을 수행함 으로써, 상기 제1 층간 절연막(110), 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)의 일부분을 제거한다. 상기 연마 공정은 화학기계적 연마를 포함한다. 상기 연마 공정을 수행하면, 상기 전극 구조물(102)의 측벽 및 기판(100) 표면 상에만 상기 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)이 남아있게 된다. 또한, 상기 제1 층간 절연막(110)은 평탄한 상부면을 갖게된다.
도 10을 참조하면, 상기 제1 층간 절연막(110), 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a), 예비 제2 전극 패턴(108a) 및 전극 구조물(114)의 상부면에 제2 층간 절연막(112)을 형성한다.
상기 제2 층간 절연막(112) 상에 워드 라인용 도전막(도시안됨)을 형성한다. 상기 워드 라인용 도전막은 하부 베리어 금속막, 금속막 및 상부 베리어 금속막을 순차적으로 적층시켜 형성될 수 있다. 상기 하부 및 상부 베리어 금속막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상이 적층될 수 있다. 또한, 상기 금속막은 텅스텐을 포함할 수 있다. 그러나, 상기 금속막은 저저항을 갖는 금속 물질로 형성될 수 있으며, 특정한 금속 물질로 한정되지는 않는다.
상기 워드 라인용 도전막을 사진 식각 공정을 통해 패터닝함으로써 상기 제1 방향으로 연장되는 예비 워드 라인들(114)을 형성한다. 이 때, 상기 전극 구조물(102)과 마주하는 부위의 워드 라인용 도전막을 선택적으로 식각하여야 한다.
도 11을 참조하면, 상기 예비 워드 라인들(114) 사이의 갭을 매립하면서 상 기 예비 워드 라인들(114)을 덮는 제3 층간 절연막(116)을 형성한다. 이 후, 상기 제3 층간 절연막(116)의 상부 표면을 연마한다. 이로써, 상기 제3 층간 절연막(116)은 평탄한 상부면을 갖게된다.
상기 제3 층간 절연막(116) 상에 상기 제1 방향으로 연장되는 라인 형상의 마스크 패턴(118)을 형성한다. 상기 마스크 패턴(118)은 실리콘 질화막을 증착하고, 이를 사진 식각 공정에 의해 패터닝함으로써 형성될 수 있다.
상기 마스크 패턴(118)은 제1 및 제2 워드 라인을 형성하기 위한 식각 마스크로 사용되어 상기 제1 및 제2 워드 라인의 외측벽의 위치를 정의한다. 또한, 상기 마스크 패턴(118)은 상기 기판(100) 상에 형성되어 있는 예비 제1 전극 패턴(104a), 예비 유전막 패턴(106a) 및 예비 제2 전극 패턴(108a)을 식각하기 위한 식각 마스크로 사용된다.
그러므로, 상기 마스크 패턴(118)은 상기 예비 워드 라인(114) 사이 부위를 덮으면서, 상기 전극 구조물(102) 양 측벽에 형성되어 있는 예비 제2 전극 패턴(108a)들과 겹쳐지도록 형성되는 것이 바람직하다. 보다 바람직하게는, 상기 마스크 패턴(118)의 양 측벽은 상기 전극 구조물(102) 양 측벽에 형성되어 있는 예비 제2 전극 패턴(108a)들의 표면과 나란하게 배치되는 것이 바람직하다.
도 13은 도 12의 단면도와 대응하는 사시도이다.
도 12 및 13을 참조하면, 상기 마스크 패턴(118)을 식각 마스크로 사용하여 상기 제3 층간 절연막(116), 예비 워드 라인(114), 제2 층간 절연막(112), 제1 층간 절연막(110), 예비 제2 전극 패턴(108a), 예비 유전막 패턴(106a) 및 예비 제1 전극 패턴(104a)을 순차적으로 이방성 식각한다.
상기 이방성 식각 공정을 수행하면, 상기 제3 층간 절연막(116)은 상기 제1 방향으로 연장되는 제3 층간 절연막 패턴(116a)이 된다. 상기 예비 워드 라인(114)은 상기 제1 방향으로 연장되는 제1 및 제2 워드 라인(114a, 114b)이 된다. 상기 제2 층간 절연막(112)은 상기 제1 방향으로 연장되는 제2 층간 절연막 패턴(112a)이 된다. 상기 예비 제2 전극 패턴(108a) 상에 형성되어 있는 제1 층간 절연막(110)이 제거되고 상기 기판 상에 형성되어 있는 제1 층간 절연막(110)만이 남아있어, 제1 층간 절연막 패턴(110a)이 된다. 또한, 상기 기판(100) 상에 형성되어 있는 예비 제2 전극 패턴(108a), 예비 유전막 패턴(106a) 및 예비 제1 전극 패턴(104a)이 제거되어, 상기 전극 구조물(102)의 제1 측벽에는 제1 커패시터(111a)들이 형성되고, 상기 제1 측벽과 대향하는 제2 측벽에는 제2 커패시터(111b)들이 형성된다.
상기 제1 커패시터(111a)들은 제1 전극 패턴(105a), 제1 유전막 패턴(107a) 및 제2 전극 패턴(109a)이 상기 전극 구조물(102)의 측방으로 적층된 형상을 갖고, 상기 전극 구조물(102)의 제1 측벽에서 일정 간격을 가지면서 배치된다. 또한, 상기 제2 커패시터(111b)들은 제3 전극 패턴(105b), 제2 유전막 패턴(107b) 및 제4 전극 패턴(109b)이 측방으로 적층된 형상을 갖고, 상기 전극 구조물(102)의 제2 측벽에서 일정 간격을 가지면서 배치된다. 상기 제1 및 제2 커패시터(111a, 111b)는 상기 전극 구조물(102)을 사이에 두고 서로 마주하는 형상을 갖는다.
상기 이방성 식각 공정이 완료되면, 도시된 것과 같이, 상기 기판(100) 상에 상기 제1 및 제2 커패시터(111a, 111b)들, 제1 및 제2 층간 절연막 패턴(110a, 112a), 제1 및 제2 워드 라인(114a, 114b), 제3 층간 절연막 패턴(116a) 및 마스크 패턴(118)을 포함하는 라인 형상의 셀 구조물(120)이 형성된다. 상기 셀 구조물(120)들은 서로 이격되면서 서로 평행하게 배치된다.
도 14를 참조하면, 상기 기판(100) 및 상기 셀 구조물(120)이 표면을 따라 제1 희생막(122)을 형성한다. 상기 제1 희생막(122)은 후속 공정에서 형성되는 도전성 빔과 상기 셀 구조물(120)의 측벽 사이의 갭이 된다. 그러므로, 상기 제1 희생막(122)은 도전성 빔과 상기 셀 구조물(120)과의 갭과 동일한 두께로 형성되어야 한다. 본 실시예에서, 상기 제1 희생막(122)은 균일한 두께를 갖는다.
또한, 후속 공정에서, 상기 제1 희생막(122)의 표면을 따라 상기 도전성 빔이 형성되어야 한다. 그런데, 상기 도전성 빔이 기계적으로 상기 제1 및 제2 커패시터(111a, 111b)와 접촉할 때, 상기 제1 전극 패턴(105a), 제3 전극 패턴(105b), 제1 유전막 패턴(107a) 및 제2 유전막 패턴(107b)과는 접촉되지 않는 것이 바람직하다. 이를 위해서, 상기 기판(100) 표면 상에 형성되는 제1 희생막(122)의 상부면은 상기 제2 및 제4 전극 패턴(109a, 109b)의 저면보다는 높게 위치하도록 형성되는 것이 바람직하다.
상기 제1 희생막(122)은 상기 셀 구조물(120) 내에 포함되는 패턴들에 대해 높은 식각 선택비를 갖는 물질로 형성되어야 한다. 즉, 후속의 식각 공정에서 상기 셀 구조물(120) 내에 포함되는 패턴들은 제거되지 않으면서 상기 제1 희생막(122)만이 제거되는 물질로 형성되어야 한다. 상기 제1 희생막(122)으로 사용될 수 있는 물질의 예로는 폴리실리콘을 들 수 있다.
상기 제1 희생막(122)을 형성한 다음, 사진 식각 공정을 통해 상기 마스크 패턴(118) 상에 위치하는 제1 희생막(122)을 식각한다. 이로써, 상기 마스크 패턴(118)의 상부면이 선택적으로 노출되는 개구부(120)가 생성된다.
도 15를 참조하면, 상기 제1 희생막(122) 및 상기 마스크 패턴(118)의 표면 프로파일을 따라 도전막(124)을 형성한다. 상기 도전막(124)은 후속 공정을 통해 도전성 빔으로 사용된다. 상기 도전막(124)은 티타늄 질화물을 화학기상증착 공정을 통해 증착시켜 형성할 수 있다.
상기 도전막(124)을 형성한 후, 상기 셀 구조물(120)들 사이의 갭을 매립하면서 상기 셀 구조물(120)들을 덮는 제2 희생막(126)을 형성한다. 상기 제2 희생막(126)은 상기 제1 희생막(122)과 동일한 물질로 이루어진다. 그러므로, 상기 제2 희생막(126)은 폴리실리콘으로 형성될 수 있다.
상기 제2 희생막(126)을 형성한 후, 상기 제2 희생막(126)의 상부면이 평탄해지도록 연마 공정을 수행한다. 도시된 것과 같이, 상기 연마 공정에서 상기 셀 구조물(120) 상에 위치하고 있는 상기 도전막(124)의 상부면이 노출될 수 있다. 그러나, 이와는 달리, 상기 연마 공정에서 도전막(124)의 상부면이 노출되지 않도록 할 수도 있다.
한편, 상기 연마 공정을 수행할 때 상기 도전막(124)은 제거되지 않는 것이 바람직하다.
도 16a, 도 16b 및 도 17을 참조하면, 상기 제2 희생막(126) 및 도전막(124) 상에 상기 제1 방향과 수직한 방향으로 연장되는 라인 형상의 제2 마스크 패턴(128)을 형성한다.
상기 제2 마스크 패턴(128)은 상기 도전막(124)을 패터닝하여 도전성 빔을 형성하기 위한 식각 마스크로써 제공된다. 그러므로, 상기 제2 마스크 패턴(128)은 상기 제1 및 제2 커패시터(111a, 111b)들이 형성되어 있는 부위와 대향하도록 위치한다.
상기 제2 마스크 패턴(128)을 식각 마스크로 사용하여 상기 도전막(124), 제2 희생막(126) 및 제1 희생막(122)을 순차적으로 이방성 식각한다. 상기 이방성 식각 공정 시에 상기 셀 구조물(120)에 포함되어 있는 물질들은 식각되지 않도록 한다.
도 16a는 상기 이방성 식각 공정을 수행하였을 때 상기 도전성 빔이 형성되지 않는 부위의 단면도이다. 도 16b는 상기 이방성 식각 공정을 수행하였을 때 상기 도전성 빔이 형성되는 부위의 단면도이다. 또한, 도 17은 도 16a 및 16b의 단면도와 대응하는 사시도이다.
상기 이방성 식각 공정을 수행하면, 상기 제2 방향으로 연장되는 라인 형상을 갖는 도전성 빔(124a)이 형성된다. 또한, 상기 도전성 빔(124a)의 상, 하부에는 제1 및 제2 희생막 패턴(122a, 126a)이 남아있게 된다.
구체적으로, 상기 도전성 빔(124a)은 상기 마스크 패턴(118)의 상부면과 접촉하면서 상기 셀 구조물(120)의 외측벽과 이격된다. 상기 도전성 빔(124a)은 상기 셀 구조물(120)에서 상기 제1 및 제2 커패시터(111a, 111b)와 서로 마주하도록 배 치된다. 또한, 상기 도전성 빔(124a)은 상기 셀 구조물(120) 사이의 기판과 이격된다.
도 18 및 도 5를 참조하면, 상기 도전성 빔(124a)과 상기 셀 구조물(120)의 측벽이 서로 이격되도록 상기 제1 및 제2 희생막 패턴(122a, 126a)을 제거한다.
또한, 상기 제2 마스크 패턴(128)을 제거한다. 상기 제거 공정을 수행할 때, 하부에 위치하는 마스크 패턴(118)은 제거되지 않도록 하는 것이 바람직하다.
다른 실시예로, 상기 제2 마스크 패턴(128)을 먼저 제거한 후, 상기 제1 및 제2 희생막 패턴(122a, 126a)을 제거할 수 있다. 또 다른 실시예로, 상기 제1 및 제2 희생막 패턴(122a, 126a)을 제거한 후, 상기 제2 마스크 패턴(128)을 제거하지 않은 상태로 남겨둘 수도 있다.
상기 설명한 방법에 의하면, 실시예 1에 따른 디램 셀들을 갖는 어레이 구조의 메모리 소자를 제조할 수 있다.
실시예 2
도 19a 및 도 19b는 실시예 2에 따른 메모리 소자를 나타내는 단면도이다. 도 19a는 도전성 빔이 형성된 부위의 단면도이고, 도 19b는 도전성 비이 형성되지 않는 부위의 단면도이다.
이하에서 설명하는 실시예 2에 따른 메모리 소자는 도 1에 도시된 디램 셀을 포함한다. 또한, 실시예 2에 따른 메모리 소자는 셀들이 기판 위로 반복 적층된 구조를 갖는 것을 제외하고는 실시예 1의 메모리 소자와 동일하다. 그러므로, 실시예 1의 메모리 소자와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 상세한 설명은 생략한다.
도 19a 및 도 19b를 참조하면, 기판 상에 도 5 및 도 18에 도시된 디램 셀 어레이가 구비된다.
상기 실시예 1의 디램 셀 어레이에서, 상기 도전성 빔(124a)들의 연장 방향으로 단차에 의해 생성되어 있는 갭 내부에 제4 층간 절연막 패턴(142)이 구비된다. 상기 제4 층간 절연막 패턴(142a)과 상기 도전성 빔(124a)은 서로 이격되도록 배치된다. 따라서, 상기 제4 층간 절연막 패턴(142a) 측벽과 상기 도전성 빔(124a) 상부 표면 사이의 공간을 통해 상기 도전성 빔(124a)이 이동하게 된다. 그러나, 셀들이 형성되지 않는 상기 도전성 빔(124)들 사이 부위에는 상기 제4 층간 절연막 패턴(142a)이 구비되지 않고 빈 공간이 생성되어 있다.
상기 도전성 빔(124a)의 상부면과 이격되면서 상기 도전성 빔(124a), 제4 층간 절연막 패턴(142a) 상에는 제5 층간 절연막(146)이 구비된다. 상기 제5 층간 절연막(146)은 상기 제1 방향으로 형성된 상기 도전성 빔(124a)들 사이들 덮는 형상을 갖는다. 또한, 상기 제5 층간 절연막(146)은 상기 도전성 빔(124a)의 상부면과 이격되면서 상기 제4 층간 절연막 패턴(142a)과 접촉하는 형상을 갖는다.
상기 제5 층간 절연막(146)은 미세한 기공(146a)을 갖거나 미세한 패턴들을 포함하는 절연 물질로 이루어질 수 있다. 상기 기공(146a) 및 패턴들 간격은 식각액이 침투할 수 있을 정도의 사이즈를 갖는다. 구체적으로, 상기 기공(146a) 및 패턴들 간격은 10 내지 50nm인 것이 바람직하다.
예를들어, 상기 제5 층간 절연막(146)은 셀프 어셈블리 블록 공중합체로 이루어지며 20nm 정도의 반복 패턴을 가질 수 있다. 여기서, 상기 셀프 어셈블리 현상은 물질의 자발적인 조합에 의해 규칙적인 패턴이 형성되는 것을 의미한다. 상기 셀프 어셈블리 블록 공중합체는 폴리스티렌 (polystyrene), 폴리메틸 메타 크릴레이트(polymethylmethacrylate,PMMA) 등을 포함한다.
상기 제5 층간 절연막(146) 상에 제6 층간 절연막(148)이 구비된다. 상기 제6 층간 절연막(148)은 상기 제5 층간 절연막(146)에 포함된 기공(146a) 및 패턴들 사이를 매립하지 않거나 일부분만을 매립하는 형상을 갖는다.
상기 제6 층간 절연막(148) 상에는 상기 기판(100) 표면 상에 구비되는 디램 셀과 동일한 구조의 2층 디램 셀(150)들이 구비된다.
도시되지는 않았지만, 상기 2층 디램 셀(150)들 상에는 상기 제4 층간 절연막 패턴, 제5 및 제6 층간 절연막과 층간 절연막들이 구비될 수 있다. 또한, 상기 층간 절연막들 상에 상기 기판 표면 상에 구비되는 디램 셀과 동일한 구조를 갖는 복층의 디램 셀들이 구비될 수 있다.
도 20 내지 도 24는 도 19a 및 도 19b에 도시된 실시예 2에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20을 참조하면, 도 6 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행한다. 이로써, 도 14에 도시된 구조를 형성한다.
다음에, 상기 제1 희생막(122) 및 상기 마스크 패턴(118) 표면 프로파일을 따라 도전막(124)을 형성한다. 상기 도전막(124)은 후속 공정을 통해 도전성 빔으로 사용된다. 상기 도전막(124)은 티타늄 질화물을 화학기상증착 공정을 통해 증착시켜 형성할 수 있다.
상기 도전막(124)을 형성한 후, 상기 도전막(124)의 표면을 따라 제2 희생막(140)을 형성한다. 상기 제2 희생막(140)은 도전성 빔의 상부면과 상부 층간 절연막 사이의 갭을 생성시키기 위하여 제공된다. 따라서, 상기 제2 희생막(140)의 두께를 조절함으로써 상기 도전성 빔과 상부 층간 절연막 사이의 간격을 조절할 수 있다.
상기 제2 희생막(140)은 상기 제1 희생막(122)과 동일한 물질로 형성되는 것이 바람직하다. 그러므로, 상기 제2 희생막(140)은 폴리실리콘으로 형성될 수 있다.
도 21을 참조하면, 상기 제2 희생막(140) 상에 제4 층간 절연막(142)을 형성한다. 상기 제4 층간 절연막(142)은 실리콘 산화물을 증착시켜 형성할 수 있다.
이 후, 상기 제4 층간 절연막(142)의 상부면을 평탄화한다. 도시된 것과 같이, 상기 평탄화 공정 시에 상기 제2 희생막(140)의 상부면이 노출되도록 할 수 있다. 이와는 다른 실시예로, 상기 평탄화 공정 시에 상기 제2 희생막(140)의 상부면이 노출되지 않도록 하거나, 또는 상기 도전성 빔의 상부면까지 노출되도록 할 수도 있다.
도 22a 및 도 22b를 참조하면, 상기 제2 희생막(140) 및 제4 층간 절연막(142) 상에 상기 제1 방향과 수직한 방향으로 연장되는 라인 형상의 제2 마스크 패턴(144)을 형성한다.
상기 제2 마스크 패턴(144)은 상기 도전막(124)을 패터닝하여 도전성 빔(124a)을 형성하기 위한 식각 마스크로써 제공된다. 그러므로, 상기 제2 마스크 패턴(144)은 상기 제1 및 제2 커패시터(111a, 111b)들이 형성되어 있는 부위와 대향하도록 위치한다.
상기 제2 마스크 패턴(144)을 식각 마스크로 사용하여 상기 제2 희생막(140), 제4 층간 절연막(142), 도전막(124), 제1 희생막(122)을 순차적으로 이방성 식각한다. 상기 이방성 식각 공정 시에 상기 셀 구조물에 포함되어 있는 물질들은 식각되지 않도록 한다.
도 22a는 상기 이방성 식각 공정을 수행하였을 때 상기 도전성 빔이 형성되지 않는 부위의 단면도이다. 도 22b는 상기 이방성 식각 공정을 수행하였을 때 상기 도전성 빔이 형성된 부위의 단면도이다.
상기 이방성 식각 공정을 수행하면, 상기 제2 방향으로 연장되는 라인 형상을 갖는 도전성 빔(124a)이 형성된다. 그러나, 상기 도전성 빔(124a)의 상, 하부에는 제1 희생막 패턴(122a), 제2 희생막 패턴(140a) 및 제4 층간 절연막 패턴(142a)이 남아있게 된다.
도 23a는 제5 층간 절연막이 형성되었을 때 도전성 빔이 형성되지 않는 부위의 단면도이다. 도 23b는 제5 층간 절연막이 형성되었을 때 도전성 빔이 형성된 부위의 단면도이다.
도 23a 및 도 23b를 참조하면, 상기 제2 마스크 패턴(144)을 제거한다. 상기 도전성 빔(124a)들 사이의 갭을 채우도록 제3 희생막을 형성한다. 상기 제3 희생막은 상기 제2 희생막 패턴과 동일한 물질로 형성되는 것이 바람직하다. 다음에, 상기 제3 희생막을 화학기계적 연마 공정을 통해 연마하여, 상기 도전성 빔(124a)들 사이에 제3 희생막 패턴(147)을 형성한다.
이 후, 상기 제2 희생막 패턴(140a), 상기 제4 층간 절연막 패턴(142a) 및 제3 희생막 패턴(147)을 덮는 제5 층간 절연막(146)을 형성한다. 상기 제5 층간 절연막(146)은 미세한 기공(146a)을 갖거나 미세한 패턴들을 포함하는 절연 물질로 형성될 수 있다. 상기 기공(146a) 또는 패턴은 식각액이 침투할 수 있을 정도의 간격을 갖는다. 구체적으로, 상기 기공(146a) 또는 패턴들 간격은 10 내지 50nm인 것이 바람직하다.
예를들어, 상기 제5 층간 절연막(146)은 셀프 어셈블리 블록 공중합체로 형성될 수 있다. 또한, 상기 제5 층간 절연막(146)은 20nm 정도의 간격을 갖는 반복 패턴 형상이거나 또는 20nm의 홀들을 형상을 가질 수 있다. 상기 셀프 어셈블리 블록 공중합체는 폴리스티렌(polystyrene), 폴리메틸 메타 크릴레이트(polymethylmethacrylate,PMMA) 등을 포함한다.
도 24를 참조하면, 상기 제5 층간 절연막(146)의 기공을 통해 식각액을 공급한다. 상기 식각액은 상기 제1 내지 제3 희생막 패턴(122a, 140a, 149)을 제거하기 위한 식각액이다.
상기와 같이, 제1 내지 제3 희생막 패턴(122a, 140a, 149)이 제거됨으로써 도전성 빔(124a)과 상기 제1 및 제2 워드 라인(114a, 114b) 및 제1 및 제2 커패시 터(111a, 111b)가 서로 이격된다.
다시, 도 19a 및 도 19b를 참조하면, 상기 제5 층간 절연막(146) 상에 제6 층간 절연막(148)을 형성한다. 상기 제6 층간 절연막(148)은 상기 제5 층간 절연막(146)에 포함되는 기공(146a) 또는 패턴 간격 채우지 않거나 또는 일부만 채워지게 형성된다. 즉, 상기 제5 층간 절연막(146)은 스텝커버러지 특성이 양호하지 않은 증착 공정을 통해 절연물질을 증착시켜 형성한다. 상기 제6 층간 절연막(148)은 실리콘 산화물로 형성될 수 있다.
상기 제6 층간 절연막(148)은 2층에 형성되는 디램 셀들의 기판으로써 기능한다. 이와같이, 본 실시예의 디램 셀들은 절연막 상에 형성되기 때문에 반도체 물질막을 형성하는 공정이 요구되지 않는다. 따라서, 복층으로 셀들을 용이하게 적층시킬 수 있다.
이 후에, 상기 제6 층간 절연막(148) 상에 도 6 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행함으로써, 2층 디램 셀 어레이(150)를 형성한다. 이로써, 2층 구조를 갖는 메모리 소자가 완성된다.
도시되지는 않았지만, 상기 층간 절연막 형성 및 셀 어레이 형성 공정을 동일하게 반복 수행함으로써 2층 이상으로 적층되는 메모리 소자를 형성할 수 있다.
실시예 3
도 25는 도 2에 도시된 디램 셀을 포함하는 실시예 3에 따른 메모리 소자를 나타내는 단면도이다.
실시예 3의 메모리 소자는 도 2에 도시된 디램 셀을 포함한다. 또한, 실시예 3에 따른 메모리 소자는 셀들이 기판 위로 반복 적층된 구조를 갖는 것을 제외하고는 실시예 1의 메모리 소자와 동일하다. 그러므로, 실시예 1의 메모리 소자와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 그에 대한 상세한 설명은 생략한다.
도 25를 참조하면, 기판 상에 도 5 및 도 18에 도시된 실시예 1의 디램 셀 어레이가 구비된다.
상기 기판 상에, 상기 제1 방향으로의 도전성 빔(124a)들 사이를 매립하면서 상기 마스크 패턴(118) 상에 위치하는 도전성 빔(124a)의 상부면과 접촉되는 제4 층간 절연막(160)이 구비된다. 상기 제4 층간 절연막(160)은 상기 도전성 빔(124a)의 연장 방향으로 상기 도전성 빔(124a)의 단차에 의해 생성된 갭들을 매립하지 않는다. 또한, 상기 제4 층간 절연막(160)은 셀이 형성되지 않는 상기 도전성 빔(124a)들 사이 부위의 갭들을 매립하지 않는다.
상기 마스크 패턴(118) 상에 위치하는 도전성 빔(124a)의 상부면에 상기 제4 층간 절연막(160)이 구비되더라도, 상기 도전성 빔(124a)의 이동에 의해 상기 도전성 빔(124a)과 상기 커패시터(111a, 111b)가 서로 접촉될 수 있다.
상기 제4 층간 절연막(160)은 미세한 기공(160a)을 갖거나 미세한 패턴들을 포함하는 절연 물질로 이루어질 수 있다. 상기 기공(160a) 및 패턴들 간격은 식각액이 침투할 수 있을 정도의 사이즈를 갖는다. 구체적으로, 상기 기공(160a) 및 패턴들 간격은 10 내지 50nm인 것이 바람직하다.
상기 제4 층간 절연막(160) 상에 제5 층간 절연막(162)이 구비된다. 상기 제5 층간 절연막(162)은 상기 제4 층간 절연막(160)에 포함된 기공(160a) 및 패턴들 사이를 매립하지 않거나 일부분만을 매립하는 형상을 갖는다.
상기 제5 층간 절연막(162) 상에는 상기 기판(100) 표면 상에 구비되는 디램 셀과 동일한 구조의 2층 디램 셀(164)들이 구비된다.
도시되지는 않았지만, 상기 2층 디램 셀들 상에는 상기 제4 층간 절연막 및 제5 층간 절연막과 동일한 구조를 갖는 층간 절연막들이 구비될 수 있다. 또한, 상기 층간 절연막들 상에 상기 기판 표면 상에 구비되는 디램 셀과 동일한 구조를 갖는 복층의 디램 셀들이 구비될 수 있다.
도 26a 및 26b는 도 25에 도시된 실시예 3에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 26a는 도전성 빔이 형성되지 않는 부위의 단면도이다. 도 26b는 도전성 빔이 형성된 부위의 단면도이다.
먼저, 도 6 내지 도 17을 참조로 설명한 것과 동일한 공정을 수행한다. 이로써, 도 17에 도시된 구조를 형성한다.
도 26a 및 도 26b를 참조하면, 상기 제2 마스크 패턴(128)을 선택적으로 제거한다. 상기 제2 마스크 패턴(128)을 제거함으로써, 상기 도전성 빔(124a)의 상부면이 일부 노출된다. 상기 도전성 빔(124a)들 사이의 갭을 채우도록 제3 희생막을 형성한다. 상기 제3 희생막은 상기 제2 희생막 패턴과 동일한 물질로 형성되는 것 이 바람직하다. 다음에, 상기 제3 희생막을 화학기계적 연마 공정을 통해 연마하여, 상기 도전성 빔(124a)들 사이에 제3 희생막 패턴(147)을 형성한다.
상기 도전성 빔(124a), 제2 희생막 패턴(126a) 및 제3 희생막 패턴(147) 상에 제4 층간 절연막(160)을 형성한다. 상기 제4 층간 절연막(160)은 미세한 기공(160a)을 갖거나 미세한 패턴들을 포함하는 절연 물질로 이루어질 수 있다. 상기 기공(160a) 또는 패턴들 간격은 식각액이 침투할 수 있을 정도의 사이즈를 갖는다.
이 후, 도시되지는 않았지만, 상기 제4 층간 절연막(160)의 기공을 통해 식각액을 공급한다. 상기 식각액은 상기 제1 내지 제3 희생막 패턴(122a, 126a, 147)을 제거하기 위한 식각액이다. 상기와 같이, 제1 내지 제3 희생막 패턴(122a, 126a, 147)이 제거됨으로써 도전성 빔(124a)과 상기 제1 및 제2 워드 라인(114a, 114b) 및 제1 및 제2 커패시터(111a, 111b)가 서로 이격된다.
다시, 도 25를 참조하면, 상기 제4 층간 절연막(160) 상에 제5 층간 절연막(162)을 형성한다. 상기 제5 층간 절연막(162)은 상기 제4 층간 절연막(160)에 포함되는 기공(160a) 또는 패턴 간격 채우지 않거나 또는 일부만 채워지게 형성된다.
이 후, 상기 제5 층간 절연막(162) 상에 도 6 내지 도 18을 참조로 설명한 것과 동일한 공정을 수행함으로써 2층 디램 셀 어레이(164)를 형성한다. 이로써, 2층 구조를 갖는 메모리 소자가 완성된다.
도시되지는 않았지만, 상기 층간 절연막 형성 및 셀 어레이 형성 공정을 동일하게 반복 수행함으로써 2층 이상으로 적층되는 메모리 소자를 형성할 수 있다.
실시예 4
도 27은 본 발명의 실시예 4에 따른 메모리 소자를 나타내는 단면도이다.
이하에서 설명하는 메모리 소자는 MOS 트랜지스터를 포함하는 페리 회로 영역을 포함한다. 그러나, 셀 영역에 형성되는 디램 셀 어레이는 실시예 1과 동일한 형상을 갖는다.
도 27을 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(100)이 마련된다. 상기 기판(100)은 상부 표면이 반도체 물질로 이루어질 수 있다. 즉, 상기 기판(100)은 단결정 실리콘 기판 또는 SOI 기판 등으로 이루어질 수 있다. 본 실시예에서, 상기 기판(100)은 단결정 실리콘 기판으로 이루어진다.
상기 페리 회로 영역의 기판(100)에 소자 분리 패턴(100a)이 구비된다. 상기 소자 분리 패턴(100a)은 셸로우 트렌치 소자 분리 공정을 통해 형성된다. 도시되지는 않았지만, 상기 셀 영역의 기판(100)에도 페리 회로의 기판과 동일한 형태의 소자 분리 패턴이 구비될 수 있다. 그러나, 상기 셀 영역의 기판에 형성된 소자 분리 패턴은 액티브 영역과 소자 분리 영역을 구분하는 역할을 수행하는 것이 아니라, 페리 회로 영역의 소자 분리 영역을 형성할 때 디싱 불량을 감소시키기 위한 더미 패턴으로써 사용된다.
상기 페리 회로 영역의 기판(100) 상에는 게이트 절연막(202), 게이트 전극(204) 및 소오스/드레인 영역(206)으로 이루어지는 MOS 트랜지스터가 구비된다. 상기 MOS 트랜지스터는 페리 회로들을 구성하는 스위칭 소자로써 제공된다. 상기 페리 회로 영역의 기판(100)에는 층간 절연막(208) 및 배선(210)이 구비된다.
상기 셀 영역의 기판(100) 상에는 절연막(170)이 구비된다. 상기 절연막(170) 상에 상기 실시예 1의 디램 셀 어레이(172)가 구비된다.
이와같이, 본 실시예에서는 셀 영역 내의 디램 셀(172)에는 기계적 동작을 스위칭 소자가 구비되고, 페리 영역에는 MOS 트랜지스터가 구비된다.
실시예 5
도 28은 본 발명의 실시예 5에 따른 메모리 소자를 나타내는 단면도이다.
이하에서 설명하는 메모리 소자는 페리 회로 영역에 기계적 스위치 소자가 구비된다. 그러나, 셀 영역에 형성되는 디램 셀 어레이는 실시예 1과 동일한 형상을 갖는다.
도 28을 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(100)이 마련된다. 상기 기판(100)은 반도체 물질이 아니어도 상관없으며, 상부면이 절연 물질이면 가능하다.
상기 페리 회로 영역의 기판(100)에 기계적 스위칭 소자(300)가 구비된다. 그러나, 상기 페리 회로 영역의 기판(100)에 위치하는 스위칭 소자(300)는 수평 블레이드 형상의 도전성 빔을 갖는다.
구체적으로, 상기 페리 회로 영역의 기판(100)에 도전 패턴(302)이 구비된다. 상기 도전 패턴(302)은 페리 회로 영역의 기계적 스위칭 소자를 통해 외부 전기적 신호를 인가하거나 또는 상기 기계적 스위칭 소자를 통해 신호를 출력하는 기 능을 한다.
상기 도전 패턴(302)들을 덮는 적어도 1층의 층간 절연막(304)들이 구비된다. 상기 층간 절연막(304)에는 상기 도전 패턴(302)들과 전기적으로 연결되는 콘택 플러그(306)들이 구비된다.
상기 최상부 층간 절연막(304) 상에는 신호 라인(308) 및 전극(310)이 나란하게 구비된다. 하나의 콘택 플러그(306)를 중심으로 서로 대향하는 2개의 신호 라인(308) 및 2개의 전극(310)이 각각 구비된다.
상기 콘택 플러그(306)와 전기적으로 연결되고, 상기 신호 라인(308) 및 전극(310)들 상부면과 이격되면서 상기 신호 라인(308) 및 전극(310)들과 대향하는 제1 도전성 빔(312)이 구비된다. 상기 제1 도전성 빔(312)은 수평 블레이드 형상을 갖는다.
상기 신호 라인(308)은 상기 제1 도전성 빔(312)을 하강 또는 상승시키기 위한 전기적 신호가 인가된다. 따라서, 상기 신호 라인(308)의 전압에 의해 상기 제1 도전성 빔(312)이 이동하여 상기 제1 도전성 빔(312)은 상기 전극(310)과 전기적으로 연결되거나 절연된다.
상기 셀 영역의 기판(100) 상에는 상기 실시예 1의 디램 셀 어레이(172)가 구비된다. 상기 셀 영역의 기판 표면이 절연 물질로 이루어지지 않은 경우, 상기 셀 영역의 기판(100) 상에 절연막(도시안됨)이 구비된다.
이와같이, 페리 회로 영역에 기계적 스위칭 소자를 형성하는 경우, 기판(100)이 반도체 물질로 이루어지지 않아도 되어 메모리 소자의 제조 비용이 감소 된다.
실시예 6
도 29는 본 발명의 실시예 6에 따른 메모리 소자를 나타내는 단면도이다.
본 실시예는 기판 및 기판 상에 구비되는 상부 절연막에 복층으로 디램 셀이 구비된다. 또한, 상기 기판 상에 페리 회로들이 구비되며, 상부 절연막 상에는 페리 회로가 구비되지 않는다.
도 29를 참조로 설명하면, 기판 상에는 실시예 4에 따른 메모리 소자가 구비된다.
상기 실시예 4의 소자에서, 상기 도전성 빔(124a)들의 연장 방향으로 상기 도전성 빔(124a)의 단차에 의해 생성된 갭 내에는 제4 층간 절연막 패턴(142a)이 구비된다. 상기 제4 층간 절연막 패턴(142a)과 상기 도전성 빔(124a)은 서로 이격되도록 배치된다. 상기 제4 층간 절연막 패턴(142a) 측벽 상기 도전성 빔(124a) 상부 표면 사이의 공간을 통해 상기 도전성 빔(124a)이 이동하게 된다.
또한, 상기 페리 영역의 층간 절연막(208) 상에는 배선(210)을 덮는 상부 층간 절연막(212)이 구비된다.
상기 도전성 빔(124a)의 상부면과 이격되면서, 상기 제4 층간 절연막 패턴(142a) 및 기판(100) 상에 제5 층간 절연막(146)이 구비된다. 상기 제5 층간 절연막(146)은 상기 제1 방향으로 상기 도전성 빔(124a)들 사이의 기판(100) 표면 상에 위치한다. 또한, 상기 제5 층간 절연막(146)은 상기 도전성 빔(124a)과 이격되 면서 상기 제4 층간 절연막 패턴(142a)과 접촉한다. 상기 제5 층간 절연막(146)은 미세한 기공을 갖거나 미세한 패턴들을 포함하는 절연 물질로 이루어질 수 있다.
상기 제5 층간 절연막(146) 및 페리 영역의 상부 층간 절연막(212) 상에 제6 층간 절연막(148)이 구비된다.
상기 제6 층간 절연막(148) 상에는 상기 기판(100) 표면 상에 구비되는 디램 셀과 동일한 구조의 2층 디램 셀(180)들이 구비된다.
실시예 7
도 30은 본 발명의 실시예 7에 따른 메모리 소자를 나타내는 단면도이다.
본 실시예는 기판 상부면 또는 기판 표면 아래에 플레이트 전극이 구비되는 것을 제외하고는 실시예 1의 메모리 소자와 동일한 구조를 갖는다. 그러므로, 실시예 1의 메모리 소자와 동일한 구성 요소에 대해서는 설명을 생략한다.
도 30을 참조하면, 기판(350) 상에 플레이트 전극으로 사용되기 위한 하부 도전막(352)이 구비된다. 이와는 다른 실시예로, 기판(350)이 반도체 물질로 이루어진 경우, 상기 기판(350) 표면에 불순물이 도핑된 플레이트 전극 영역이 구비될 수도 있다.
상기 하부 도전막(352) 상에 하부 절연막(354)이 구비된다. 상기 하부 절연막(354)은 실리콘 산화물로 이루어질 수 있다.
상기 하부 절연막(354)을 관통하여 상기 하부 도전막(352)과 접촉되면서 상기 하부 절연막(354) 표면 위로 돌출되는 전극 구조물(360)이 구비된다. 상기 전극 구조물(360)에서 상기 하부 절연막(354)을 관통하는 하부는 상기 하부 절연막(354) 표면 위로 돌출되는 상부에 비해 좁은 선폭을 갖는다. 상기 전극 구조물(360)의 상부 및 하부는 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 전극 구조물(360)은 금속 물질로 이루어질 수 있다. 또한, 상기 전극 구조물(360)에서 상기 하부 절연막(354) 표면 및 하부 도전막(352) 표면과 접촉되는 부위는 베리어 금속막(358)이 개재될 수 있다.
상기 전극 구조물(360)의 상부 측벽에는 제1 및 제2 커패시터(111a, 111b)가 구비된다. 상기 제1 커패시터(111a)들은 상기 전극 구조물(360)의 제1 상부 측벽으로부터 측방으로 제1 전극 패턴, 제1 유전막 패턴 및 제2 전극 패턴이 적층된 형상을 갖는다. 또한, 하나의 전극 구조물(360)의 제1 측벽에는 서로 이격되는 복수의 제1 커패시터(111a)들이 구비된다.
또한, 상기 제2 커패시터(111b)들은 상기 전극 구조물(360)의 제2 측벽으로부터 측방으로 제3 전극 패턴, 제2 유전막 패턴 및 제4 전극 패턴이 적층된 형상을 갖는다. 또한, 하나의 전극 구조물(360)의 제2 측벽에는 서로 이격되는 복수의 제2 커패시터(111b)들이 구비된다.
상기 전극 구조물, 제1 및 제2 커패시터(111a, 111b)사이 및 상부면에는 실시예 1에서 설명한 것과 동일한 제1 및 제2 층간 절연막 패턴(112a), 제1 및 제2 워드 라인(114a, 114b), 마스크 패턴(118) 및 도전성 빔(124a)이 구비된다.
본 실시예에서는, 상기 전극 구조물들을 서로 연결하는 플레이트 전극이 상기 기판 표면 또는 기판 표면 아래에 구비된다. 따라서, 상기 플레이트 전극을 통 해 전체 디램 셀의 커패시터의 상부 전극에 일정한 전압을 인가할 수 있다.
도 31 내지 도 33은 본 발명의 실시예 7에 따른 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 31을 참조하면, 적어도 상부면이 절연 물질로 이루어지는 기판(350)을 마련한다. 상기 기판(350) 상에 하부 도전막(352)을 형성한다. 상기 하부 도전막(352)은 금속 물질을 포함한다. 구체적으로, 상기 하부 도전막(352)은 저저항을 갖는 텅스턴막을 증착시켜 형성할 수 있다.
상기 하부 도전막(352)은 플레이트 전극으로써 제공된다. 그러므로, 패터닝 공정을 수행함으로써, 상기 하부 도전막(352)이 셀 블록 단위로 절연되도록 할 수 있다.
상기 하부 도전막(352)을 덮는 하부 절연막(354)을 형성한다. 상기 하부 절연막(354) 상에 디램 셀이 구현되므로, 상기 하부 절연막(354)은 평탄한 상부면을 갖는다.
상기 하부 절연막(354)의 일부분을 식각하여 상기 하부 도전막(352)을 노출하는 콘택홀(356)들을 형성한다. 상기 콘택홀(356)들은 셀 구조물들이 형성되는 부위와 대향하도록 형성된다.
도 32를 참조하면, 상기 콘택홀(356)의 측벽과 저면 및 하부 절연막(354)의 상부면을 따라 베리어 금속막(358)을 형성한다. 상기 베리어 금속막(358)으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상이 적층될 수 있다.
상기 베리어 금속막(358) 상에, 상기 콘택홀(356) 내부를 채우는 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 상기 하부 절연막 표면 상에 일정한 두께를 갖도록 형성된다. 상기 제1 도전막은 금속 물질을 증착시켜 형성할 수 있다. 상기 제1 도전막으로 사용될 수 있는 금속 물질의 예로는 텅스텐을 들 수 있다. 상기 제1 도전막을 형성한 후, 상기 제1 도전막의 상부면을 평탄화하는 공정이 더 수행될 수도 있다.
상기 제1 도전막을 패터닝함으로써 제1 방향으로 연장되는 라인 형상을 갖는 전극 구조물(360)을 형성한다. 상기 전극 구조물(360)은 상기 하부 도전막(352)과 전기적으로 연결된다.
도 33을 참조하면, 상기 전극 구조물(360) 및 하부 절연막(354) 표면을 따라 제1 전극막(104), 유전막(106) 및 제2 전극막(108)을 순차적으로 적층한다. 상기 제1 전극막(104), 유전막(106) 및 제2 전극막(108)은 상기 전극 구조물(102)들 사이를 매립하지 않는 두께를 갖는다. 상기 제1 전극막(104) 및 제2 전극막(108)은 티타늄 질화물을 증착시켜 형성할 수 있다. 상기 유전막(106)은 지르코늄 산화물, 알루미늄 산화물 및 지르코늄 산화물을 적층시켜 형성할 수 있다.
다음에, 도 8 내지 18을 참조로 설명한 것과 동일한 공정을 수행함으로써, 도 30에 도시된 것과 같은 디램 셀 어레이를 형성한다.
실시예 8
도 34는 본 발명의 실시예 8에 따른 메모리 소자를 나타내는 단면도이다.
본 실시예는 도전성 빔의 형상을 제외하고는 실시예 1의 메모리 소자와 동일한 구조를 갖는다. 그러므로, 실시예 1의 메모리 소자와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고, 이에 대한 상세한 설명을 생략한다.
도 34를 참조하면, 기판(100) 상에 도 5에 도시된 것과 같은 셀 구조물이 구비된다.
상기 제1 및 제2 워드 라인(114a, 114b)의 외측벽과 이격되고, 상기 제1 및 제2 워드 라인(114a, 114b)에 인가되는 신호에 의해 기계적으로 이동하여 상기 제1 및 제2 커패시터(111a, 111b)의 제2 및 제4 전극 패턴과 각각 접촉되는 도전성 빔(382)들이 구비된다.
구체적으로, 상기 도전성 빔(382)들은 상기 셀 구조물(120)에 포함된 마스크 패턴(118)과 접촉하면서, 상기 셀 구조물(120)의 제1 및 제2 측벽, 상기 기판(100) 표면과 각각 이격된다. 상기 도전성 빔(382)들은 상기 제1 방향과 수직한 방향으로 연장된다. 이와같이, 상기 도전성 빔(382)들이 연장되는 형상을 가짐으로써 상기 도전성 빔(382)은 비트 라인으로 사용된다.
도시된 것과 같이, 상기 도전성 빔(382)과 상기 제1 워드 라인(114a) 간의 제1 간격(d1)은 도전성 빔(382)과 상기 제1 커패시터(111a)의 측벽 간의 제2 간격(d1)보다 더 넓다. 또한, 상기 도전성 빔(382)과 상기 제2 워드 라인(114b) 측벽 간의 제1 간격은 상기 도전성 빔(382)과 상기 제2 커패시터(111b)의 측벽 간의 제2 간격보다 더 넓다.
그러므로, 본 실시예에 따른 메모리 소자는 상기 제1 및 제2 워드 라인(114a, 114b)으로 인가되는 전기적 신호에 의해 상기 도전성 빔(382)과 상기 제1 및 제2 커패시터(111a, 111b)가 보다 용이하게 접촉될 수 있다. 또한, 상기 이격 거리의 차이에 의해, 상기 도전성 빔(382)과 상기 제1 또는 제2 커패시터(111a, 111b)가 서로 접촉될 때, 상기 도전성 빔(382)과 상기 제1 또는 제2 워드 라인(114a, 114b)이 서로 접촉되는 불량을 감소시킬 수 있다.
도 35는 본 발명의 실시예 8에 따른 메모리 소자의 제조 방법을 나타내는 단면도이다.
먼저, 도 6 내지 도 13을 참조로 설명한 공정을 수행함으로써 도 13에 도시된 셀 구조물을 형성한다.
도 35를 참조하면, 도 13에 도시된 셀 구조물(120)의 표면 상에 희생막(380)을 형성한다. 이 때, 상기 희생막(380)은 상기 제1 및 제2 워드 라인(114a, 114b)과 대향하는 부위에는 제1 두께(d1)를 갖고, 상기 제1 및 제2 커패시터(111a, 111b)와 대향하는 부위에는 상기 제1 두께보다 얇은 제2 두께(d2)를 갖도록 형성한다.
상기 희생막(380)은 스텝 커버러지 특성이 양호하지 않은 증착법을 사용하여 상기 셀 구조물(120)의 측벽 위치에 따라 다른 두께를 갖도록 형성될 수 있다. 이와는 다른 실시예로, 상기 셀 구조물(120) 표면 및 기판(100) 표면에 하부 희생막을 형성한 다음, 상기 셀 구조물의 상부 측벽에만 스페이서 형상의 상부 희생막을 형성함으로써, 상기 희생막(380)을 완성할 수 있다.
이 후, 상기 희생막(380)의 일부를 식각함으로써 상기 마스크 패턴(118)의 상부면을 노출시키는 개구부(381)를 형성한다.
다음에, 도 15 내지 도 18을 참조로 설명한 공정과 동일한 공정을 수행함으로써, 도 34에 도시된 메모리 소자를 완성할 수 있다.
실시예 9
도 36은 실시예 9에 따른 메모리 소자의 단면도이다.
도시된 것과 같이, 실시예 9에 따른 메모리 소자는 실시예 1의 메모리 소자와 상, 하 배치가 다르다.
도 36을 참조하면, 상부면이 절연 물질로 이루어진 기판(400)이 구비된다.
상기 기판(400) 표면과 부분적으로 접촉하면서 제2 방향으로 연장되는 라인 형상의 도전성 빔(402)이 구비된다. 상기 도전성 빔(402)은 기판(400) 표면과 접촉되는 부분의 양 단부에서 수직하게 돌출되는 형상을 갖는다. 또한, 상기 도전성 빔(402)의 수직 돌출부의 단부에서는 상기 기판(400)과 수평하게 되도록 절곡된다.
상기 기판(400) 표면과 접촉하고 있는 도전성 빔(402)의 상부면에는 셀 구조물(404)이 구비된다. 상기 셀 구조물(404)은 상기 도전성 빔(402)과 이격되면서 상기 제2 방향과 수직한 제1 방향으로 연장되는 형상을 갖는다.
상기 셀 구조물(404)에는 제1 층간 절연막 패턴(406), 제1 및 제2 워드 라인(408a, 408b), 제2 층간 절연막 패턴(410), 전극 구조물(412), 제1 및 제2 커패 시터(414a, 414b)가 포함된다.
구체적으로, 상기 기판(400) 표면과 접촉하고 있는 도전성 빔(402)의 상부면 및 상기 기판(400) 표면 상에는 상기 제1 방향으로 연장되는 라인 형상의 제1 층간 절연막 패턴(406)이 구비된다. 상기 제1 층간 절연막 패턴(406) 상에는 제1 및 2 워드 라인(408a, 408b)이 구비된다. 상기 제1 및 제2 워드 라인(408a, 408b) 사이의 갭을 채우면서 상기 제1 및 제2 워드 라인 (408a, 408b)상에는 제2 층간 절연막 패턴(410)이 구비된다. 상기 제2 층간 절연막 패턴(10) 상에는 전극 구조물(412)이 구비된다. 상기 전극 구조물(412)은 상기 제2 층간 절연막 패턴(410)의 중심 부위에 위치하고, 라인 형상을 갖는다. 상기 전극 구조물(412)의 제1 측벽에 측방으로 제1 전극 패턴, 제1 유전막 패턴 및 제2 전극 패턴이 적층된 제1 커패시터(414a)가 구비된다. 또한, 상기 전극 구조물(412)의 제2 측벽에 측방으로 제3 전극 패턴, 제2 유전막 패턴 및 제4 전극 패턴이 적층된 제2 커패시터(414b)가 구비된다.
따라서, 상기 제1 워드 라인(408a)으로 인가되는 전기적 신호에 의해 상기 도전성 빔(402)이 상기 제1 커패시터(414a)의 제2 전극 패턴과 접촉되거나 비접촉된다. 또한, 상기 제2 워드 라인(408b)으로 인가되는 전기적 신호에 의해 상기 도전성 빔(402)이 상기 제2 커패시터(414b)의 제4 전극 패턴과 접촉되거나 비접촉된다.
실시예 10
도 37은 실시예 10에 따른 메모리 소자의 단면도이다.
도시된 것과 같이, 실시예 10에 따른 메모리 소자는 기판 표면에 비트 라인이 구비되고, 도전성 빔이 라인 형상을 갖지 않는 점을 제외하고는 실시예 9의 메모리 소자와 동일하다. 즉, 본 실시예에서는 도전성 빔과 비트 라인이 서로 구분된다.
도 37을 참조하면, 상부면이 절연 물질로 이루어진 기판(400)이 구비된다. 상기 기판(400) 표면 상에는 제2 방향으로 연장되는 비트 라인(402a)이 구비된다. 상기 비트 라인(402a) 상에는 기판 표면으로부터 수직하게 돌출되는 형상의 도전성 빔(402b)이 구비된다.
상기 도전성 빔(402b)이 형성된 기판 상에는 셀 구조물(404)이 구비된다. 상기 셀 구조물(404)은 상기 도전성 빔(402)과 이격되면서 상기 제2 방향과 수직한 제1 방향으로 연장되는 형상을 갖는다.
상기 셀 구조물(404)에는, 실시예 10에서 설명한 것과 같이, 제1 층간 절연막 패턴(406), 제1 및 제2 워드 라인(408a, 408b), 제2 층간 절연막 패턴(410), 전극 구조물(412), 제1 및 제2 커패시터(414a, 414b)가 포함된다.
상기 설명한 것과 같이, 본 발명은 메모리 소자의 제조에 이용될 수 있다. 특히, 누설 전류에 의한 불량이 감소되는 고성능 메모리 소자 및 낮은 가격의 메모리 소자의 제조에 적용될 수 있다. 따라서, 전력 소모의 감소가 요구되는 다양한 전자제품 및 통신 제품에 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 스위칭 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 따른 디램 셀을 나타내는 단면도이다.
도 3은 본 발명에 따른 디램 셀의 회로도이다.
도 4는 본 발명의 실시예 1에 따른 디램 셀의 동작을 설명하기 위한 단면도이다.
도 5는 도 2에 도시된 디램 셀을 포함하는 본 발명의 실시예 1에 따른 메모리 소자의 사시도이다.
도 6 내지 도 18은 도 5에 도시된 메모리 소자의 제조 방법을 나타내는 단면도 및 사시도들이다.
도 19a 및 도 19b는 실시예 2에 따른 메모리 소자를 나타내는 단면도이다.
도 20 내지 도 24는 도 19a 및 도 19b에 도시된 실시예 2에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 도 2에 도시된 디램 셀을 포함하는 실시예 3에 따른 메모리 소자를 나타내는 단면도이다.
도 26a 및 26b는 도 25에 도시된 실시예 3에 따른 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 27은 본 발명의 실시예 4에 따른 메모리 소자를 나타내는 단면도이다.
도 28은 본 발명의 실시예 5에 따른 메모리 소자를 나타내는 단면도이다.
도 29는 본 발명의 실시예 6에 따른 메모리 소자를 나타내는 단면도이다.
도 30은 본 발명의 실시예 7에 따른 메모리 소자를 나타내는 단면도이다.
도 31 내지 도 33은 본 발명의 실시예 7에 따른 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 34는 본 발명의 실시예 8에 따른 메모리 소자를 나타내는 단면도이다.
도 35는 본 발명의 실시예 8에 따른 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 36은 실시예 9에 따른 메모리 소자의 단면도이다.
도 37은 실시예 10에 따른 메모리 소자의 단면도이다.

Claims (40)

  1. 제1 전극 패턴, 상기 제1 전극 패턴 측벽에 적층된 유전막 및 제2 전극 패턴을 포함하는 커패시터;
    상기 커패시터와 이격되면서 상기 커패시터 상부면에 대해 수직 방향으로 배치되는 워드 라인; 및
    상기 워드 라인 측벽과 이격되고, 상기 워드 라인으로 인가되는 신호에 의해 기계적으로 이동하여 상기 커패시터의 제2 전극 패턴과 접촉되는 도전성 빔을 포함하는 것을 특징으로 하는 메모리 소자.
  2. 제1항에 있어서, 상기 커패시터 및 워드라인의 일 측벽을 노출시키면서 상기 커패시터 및 워드라인의 상, 하부 갭을 매립하는 층간 절연막 패턴들이 구비되는 것을 특징으로 하는 메모리 소자.
  3. 제1항에 있어서, 상기 도전성 빔은 상기 워드 라인 측벽 및 상기 커패시터 측벽과 이격되면서 상기 워드 라인 측벽 및 커패시터 측벽과 마주하도록 수직방향으로 연장된 형상을 갖는 것을 특징으로 하는 메모리 소자.
  4. 제1항에 있어서, 상기 도전성 빔은 비트 라인과 공통으로 사용되는 것을 특징으로 하는 메모리 소자.
  5. 제1 전극 패턴, 상기 제1 전극 패턴 측벽에 유전막 및 제2 전극 패턴이 적층된 커패시터를 형성하는 단계;
    상기 커패시터와 이격되면서 상기 커패시터 상부면에 대해 수직하게 배치되는 워드 라인을 형성하는 단계; 및
    상기 워드 라인 측벽과 이격되고, 상기 워드 라인으로 인가되는 신호에 의해 기계적으로 이동하여 상기 커패시터의 제2 전극 패턴과 접촉되는 도전성 빔을 형성하는 단계 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  6. 전극 구조물;
    상기 전극 구조물의 양 측벽으로부터 측방으로 각각 배치되는 제1 및 제2 커패시터;
    상기 제1 및 제2 커패시터의 상부면에 대해 수직 방향으로 이격되고, 상기 제1 및 제2 커패시터와 각각 마주하는 제1 및 제2 워드 라인; 및
    상기 제1 및 제2 커패시터와 상기 제1 및 제2 워드 라인의 측벽과 이격되고, 상기 제1 및 제2 워드 라인으로 인가되는 신호에 따라 각각 상기 제1 및 제2 커패시터와 접촉되는 도전성 빔을 포함하는 것을 특징으로 하는 메모리 소자.
  7. 제6항에 있어서, 상기 전극 구조물은 기판 상에 구비되고, 상기 제1 및 제2 커패시터는 상기 전극 구조물의 상부 측벽에 구비되는 것을 특징으로 하는 메모리 소자.
  8. 제7항에 있어서, 상기 전극 구조물의 하부면과 접하고, 상기 제1 및 제2 커패시터의 플레이트 전극으로 사용되는 도전 영역 또는 도전 패턴이 구비되는 것을 특징으로 하는 메모리 소자.
  9. 제6항에 있어서, 상기 전극 구조물은 기판 표면 상에 구비되고, 상기 제1 및 제2 커패시터의 적어도 일부가 기판 표면과 접하는 형상을 갖는 것을 특징으로 하는 디램 소자.
  10. 제9항에 있어서, 상기 전극 구조물과 접하는 기판은 절연 물질로 이루어지는 것을 특징으로 하는 메모리 소자.
  11. 제6항에 있어서, 상기 제1 및 제2 커패시터, 제1 및 제2 워드 라인의 일 측벽을 노출시키면서 상기 제1 및 제2 커패시터, 제1 및 제2 워드라인의 상, 하부 갭을 매립하고, 상기 제1 및 제2 워드 라인 상부면을 덮는 층간 절연막 패턴들이 구비되는 것을 특징으로 하는 메모리 소자.
  12. 제11항에 있어서, 상기 도전성 빔은 상기 층간 절연막 패턴들 상부면과 접촉하면서 지지되고, 상기 제1 및 제2 커패시터, 제1 및 제2 워드 라인의 일 측벽과 이격되면서 서로 대향하는 것을 특징으로 하는 메모리 소자.
  13. 제12항에 있어서, 상기 도전성 빔과 상기 제1 및 제2 워드 라인의 각각의 제1 간격과, 상기 도전성 빔과 상기 제1 및 제2 커패시터의 각각의 제2 간격은 동일한 것을 특징으로 하는 메모리 소자.
  14. 제12항에 있어서, 상기 도전성 빔과 상기 제1 및 제2 워드 라인의 각각의 제1 간격은, 상기 도전성 빔과 상기 제1 및 제2 커패시터의 각각의 제2 간격보다 더 넓은 것을 특징으로 하는 메모리 소자.
  15. 제11항에 있어서, 상기 전극 구조물, 제1 및 제2 워드 라인과 제1 및 제2 커패시터 및 층간 절연막 패턴으로 이루어지는 셀 구조물은 복수개가 구비되고, 서로 평행하게 반복 배치되는 것을 특징으로 하는 메모리 소자.
  16. 제15항에 있어서, 상기 도전성 빔은 상기 셀 구조물들의 측벽과 기판 상부면과 이격되면서 상기 셀 구조물의 측벽과 기판 표면 프로파일을 따라 연장되는 라인 형상을 갖는 것을 특징으로 하는 메모리 소자.
  17. 제16항에 있어서, 상기 도전성 빔은 비트 라인과 공통으로 사용되는 것을 특징으로 하는 메모리 소자.
  18. 제16항에 있어서, 상기 도전성 빔은 상기 워드 라인 측벽 및 상기 커패시터 측벽과 이격되면서 상기 워드 라인 측벽 및 커패시터 측벽과 마주하도록 수직 방향으로 연장되고, 상기 층간 절연막의 상부면과 인접한 부분 및 상기 제1 및 제2 커패시터의 노출된 측면과 인접하는 부분에서 절곡되는 형상을 갖는 것을 특징으로 하는 메모리 소자.
  19. 제6항에 있어서, 상기 제1 및 제2 워드 라인과 상기 전극 구조물은 제1 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 메모리 소자.
  20. 제19항에 있어서, 상기 라인 형상의 전극 구조물의 제1 측벽에는 상기 전극 구조물의 연장 방향으로 서로 이격되면서 배치되는 복수의 제1 커패시터가 구비되고, 상기 제1 측벽과 대향하는 제2 측벽에는 상기 제1 커패시터들과 마주하는 복수의 제2 커패시터가 구비되는 것을 특징으로 하는 메모리 소자.
  21. 제20항에 있어서, 상기 제1 방향과 수직한 제2 방향으로 서로 평행하게 배치되는 복수의 도전성 빔이 구비되는 것을 특징으로 하는 메모리 소자.
  22. 제6항에 있어서, 기판의 일 측에 셀에 신호를 인가하기 위한 페리 회로 영역이 구비되고, 상기 페리 회로 영역의 기판에는 선택 트랜지스터 및 상기 선택 트랜 지스터와 연결되는 배선이 구비되는 것을 특징으로 하는 메모리 소자.
  23. 제22항에 있어서, 상기 페리 회로 영역의 선택 트랜지스터는 MOS 트랜지스터 또는 기계적 스위치 동작을 하는 소자인 것을 특징으로 하는 메모리 소자.
  24. 제6항에 있어서,
    상기 도전성 빔이 상기 제1 및 제2 커패시터 측벽과 접촉되기 위한 공간을 남기면서 상기 도전성 빔의 상부면에 구비되는 절연막; 및
    상기 절연막 상에, 상기 기판에 형성된 셀들과 동일한 구조의 전극 구조물, 제1 및 제2 커패시터, 제1 및 제2 워드 라인과, 도전성 빔을 포함하는 2층 이상의 셀들이 더 포함되는 것을 특징으로 하는 메모리 소자.
  25. 기판 상에 전극 구조물을 형성하는 단계;
    상기 전극 구조물의 양 측벽으로부터 측방으로 각각 배치되는 제1 및 제2 커패시터를 형성하는 단계;
    상기 제1 및 제2 커패시터의 상부면에 대해 수직 방향으로 이격되게 배치되고, 상기 제1 및 제2 커패시터와 각각 마주하는 제1 및 제2 워드 라인을 형성하는 단계; 및
    상기 제1 및 제2 커패시터와 상기 제1 및 제2 워드 라인의 측벽과 이격되고, 상기 제1 및 제2 워드 라인으로 인가되는 신호에 따라 각각 상기 제1 및 제2 커패 시터와 접촉되는 도전성 빔을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  26. 제25항에 있어서, 상기 전극 구조물을 형성하는 단계는,
    절연 물질로 이루어지는 기판 표면에 금속막을 증착하는 단계; 및
    제1 방향으로 연장되는 라인 형상을 갖도록 상기 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  27. 제25항에 있어서, 상기 전극 구조물을 형성하는 단계는,
    도전성을 갖는 기판 표면에 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막을 식각하여 기판 표면을 노출시키면서 제1 방향으로 연장되는 트렌치를 형성하는 단계; 및
    상기 트렌치 내부를 채우면서 제1 방향으로 연장되는 라인 형상의 전극 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  28. 제25항에 있어서, 상기 제1 및 제2 커패시터를 형성하는 단계는,
    상기 전극 구조물의 측벽 및 상부면 및 상기 기판 상에 제1 전극막, 유전막 및 제2 전극막을 순차적으로 형성하는 단계;
    상기 전극 구조물 상부면에 증착된 제1 전극막, 유전막 및 제2 전극막을 제거하는 단계; 및
    상기 기판 표면 상에 증착된 제1 전극막, 유전막 및 제2 전극막을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  29. 제28항에 있어서, 상기 제1 전극막, 유전막 및 제2 전극막을 형성한 후, 상기 제1 전극막, 유전막 및 제2 전극막이 상기 제1 및 제2 워드 라인과 수직한 방향으로 연장되는 라인 형상을 갖도록 상기 제1 전극막, 유전막 및 제2 전극막을 일부 제거하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  30. 제28항에 있어서, 상기 전극 구조물 상부면에 증착된 제1 전극막, 유전막 및 제2 전극막의 제거하는 단계는,
    상기 전극 구조물 사이 갭 부위를 매립하는 제1 층간 절연막을 형성하는 단계; 및
    상기 전극 구조물 상부면이 노출되도록 연마하여 상기 제1 층간 절연막, 제1 전극막, 유전막 및 제2 전극막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  31. 제25항에 있어서, 상기 제1 및 제2 워드 라인을 형성하는 단계는,
    상기 제1 및 제2 커패시터와 상기 전극 구조물을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 상에 도전막을 증착하는 단계;
    상기 전극 구조물 상부면과 마주하는 도전막의 일부를 식각하여 도전막 패턴을 형성하는 단계; 및
    상기 도전막 패턴의 일부분을 식각하여 상기 제1 및 제2 커패시터의 외측벽과 수직방향으로 나란하게 배치되는 제1 및 제2 워드 라인을 형성하는 단계를 포함하는 것을 메모리 소자의 제조 방법.
  32. 제31항에 있어서,
    상기 도전막 패턴 사이의 갭을 채우면서 및 도전막 패턴 상부에 제3 층간 절연막을 형성하는 단계; 및
    상기 제3 층간 절연막 상에 제1 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  33. 제31항에 있어서, 상기 도전막 패턴의 일부분을 식각하여 제1 및 제2 워드 라인을 형성할 때, 상기 제1 및 제2 커패시터를 형성하기 위하여 상기 전극 구조물 사이의 기판에 증착된 제1 전극막, 유전막 및 제2 전극막을 함께 제거하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  34. 제31항에 있어서, 상기 도전성 빔을 형성하는 단계는,
    상기 제1 및 제2 커패시터 측벽, 제2 층간 절연막 측벽, 제1 및 제2 워드 라인 측벽, 상기 제3 층간 절연막 측벽, 제1 마스크 패턴 및 기판 표면 상에 희생막 을 형성하는 단계;
    상기 제1 마스크 패턴 표면을 노출하는 개구부를 형성하는 단계;
    상기 희생막 표면 및 상기 제1 마스크 패턴 상에 도전막을 형성하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  35. 제34항에 있어서,
    상기 도전막 및 희생막 상에 제1 및 제2 워드 라인과 수직한 제2 방향으로 연장되는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 사용하여 상기 도전막 및 희생막을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  36. 제34항에 있어서, 상기 희생막은 상기 제1 및 제2 커패시터 측벽, 제2 층간 절연막 측벽, 제1 및 제2 워드 라인 측벽, 상기 제3 층간 절연막 측벽, 마스크 패턴 및 기판 표면을 따라 균일한 두께로 형성되는 것을 특징으로 하는 메모리 소자의 제조 방법.
  37. 제34항에 있어서, 상기 희생막은 제1 및 제2 워드 라인 측벽에서 제1 두께를 갖고, 상기 제1 및 제2 커패시터 측벽에는 상기 제1 두께보다 더 얇은 제2 두께를 갖는 것을 특징으로 하는 메모리 소자의 제조 방법.
  38. 제25항에 있어서,
    상기 도전성 빔이 상기 제1 및 제2 커패시터의 측벽과 접촉하기 위한 공간이 마련되도록 하면서 상기 도전성 빔 상부면에 절연막을 형성하는 단계; 및
    상기 절연막 상에 상기 기판에 형성된 셀들과 동일한 구조의 전극 구조물, 제1 및 제2 커패시터, 제1 및 제2 워드 라인과, 도전성 빔을 포함하는 2층 이상의 셀들을 형성하는 단계들 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  39. 제25항에 있어서,
    상기 기판에는 페리 회로 영역이 마련되고, 상기 페리 회로 영역에 선택 트랜지스터 및 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  40. 제1 전극;
    상기 제1 전극과 이격되면서 상기 제1 전극의 상부면에 대해 수직 방향으로 배치되는 제2 전극; 및
    상기 제2 전극과 이격되고, 상기 제2 전극으로 인가되는 신호에 의해 기계적으로 이동하여 상기 제1 전극과 접촉되는 도전성 빔을 포함하는 것을 특징으로 하 는 전기적 기계적 소자.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018128857A1 (en) * 2017-01-09 2018-07-12 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US10157913B2 (en) 2016-11-01 2018-12-18 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10192873B2 (en) 2017-01-12 2019-01-29 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10202583B2 (en) 2017-01-10 2019-02-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10622366B2 (en) 2017-01-10 2020-04-14 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10903122B2 (en) 2016-11-01 2021-01-26 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2747102B1 (en) * 2012-12-19 2017-05-03 Imec Vertical electromechanical switch device and method for manufacturing the same.
CN104112745B (zh) * 2013-04-19 2017-10-20 旺宏电子股份有限公司 三维半导体结构及其制造方法
CN106941097A (zh) * 2016-01-05 2017-07-11 华邦电子股份有限公司 半导体装置及其制造方法
US10163494B1 (en) * 2017-05-31 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574130B2 (en) 2001-07-25 2003-06-03 Nantero, Inc. Hybrid circuit having nanotube electromechanical memory
JP2004063605A (ja) 2002-07-26 2004-02-26 Renesas Technology Corp 半導体装置
JP4447940B2 (ja) 2004-02-27 2010-04-07 富士通株式会社 マイクロスイッチング素子製造方法およびマイクロスイッチング素子
KR100661349B1 (ko) 2004-12-17 2006-12-27 삼성전자주식회사 Ｍｅｍｓ 스위치 및 그 제조 방법
JP4405427B2 (ja) * 2005-05-10 2010-01-27 株式会社東芝 スイッチング素子
KR20050113167A (ko) 2005-05-18 2005-12-01 인터내셔널 비지네스 머신즈 코포레이션 마이크로머신 전기화학적 임의 액세스 메모리 어레이 및이의 제작 방법
JP5054936B2 (ja) * 2005-06-22 2012-10-24 パナソニック株式会社 電気機械メモリ、それを用いた電気回路及び電気機械メモリの駆動方法
KR100621827B1 (ko) 2005-08-08 2006-09-11 한국과학기술원 비휘발성 미케니컬 메모리
KR100790822B1 (ko) * 2006-08-07 2008-01-02 삼성전자주식회사 비 휘발성 메모리 소자 및 그의 제조방법
KR100803690B1 (ko) * 2006-08-10 2008-02-20 삼성전자주식회사 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법.
KR100807222B1 (ko) * 2006-08-22 2008-02-28 삼성전자주식회사 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법.
KR100829607B1 (ko) * 2006-10-23 2008-05-14 삼성전자주식회사 전기적-기계적 비휘발성 메모리 장치 및 그 제조 방법
KR100818239B1 (ko) 2007-04-09 2008-04-02 한국과학기술원 기계적인 스위치를 이용한 비휘발성 메모리 셀 및 그동작방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157913B2 (en) 2016-11-01 2018-12-18 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10903122B2 (en) 2016-11-01 2021-01-26 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
WO2018128857A1 (en) * 2017-01-09 2018-07-12 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
CN110192278B (zh) * 2017-01-09 2023-07-25 美光科技公司 电容器阵列和存储器单元阵列及其形成方法
CN110192278A (zh) * 2017-01-09 2019-08-30 美光科技公司 形成电容器阵列的方法、形成个别包括电容器及晶体管的存储器单元的阵列的方法、电容器阵列以及个别包括电容器及晶体管的存储器单元的阵列
TWI671884B (zh) * 2017-01-09 2019-09-11 美商美光科技公司 形成電容器之陣列之方法、形成個別包含電容器及電晶體之記憶胞之陣列之方法、電容器之陣列及個別包含電容器及電晶體之記憶胞之陣列
US10622366B2 (en) 2017-01-10 2020-04-14 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10202583B2 (en) 2017-01-10 2019-02-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US10443046B2 (en) 2017-01-10 2019-10-15 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US10192873B2 (en) 2017-01-12 2019-01-29 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10529720B2 (en) 2017-01-12 2020-01-07 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors

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