KR20090101587A - 전기적 기계적 소자를 포함하는 디램 및 이의 제조 방법 - Google Patents

Abstract

전기적 기계적 소자를 포함하는 디램 및 이의 제조 방법에서, 상기 디램은 기판 상에 위치하는 비트 라인, 상기 비트 라인 상부면과 연결되는 콘택 플러그, 상기 콘택 플러그 상부면과 연결되고, 상기 기판과 평행하도록 측방으로 돌출되는 수평 블레이드 형상의 도전성 빔, 상기 도전성 빔과 이격되고, 상기 도전성 빔을 기계적으로 이동시키기 위한 신호가 인가되는 워드 라인 및 상기 도전성 빔의 이동에 따라 상기 도전성 빔과 단락 또는 개방되는 커패시터를 포함한다. 상기 디램은 리텐션 특성이 우수하여 비휘발성 특성을 가질 수 있으며, 높은 집적도를 갖는다.

Description

전기적 기계적 소자를 포함하는 디램 및 이의 제조 방법{DRAM including micro-electro mechanical system and method of manufacturing the same}

본 발명은 디램 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 전기적 기계적 소자를 포함하는 디램 및 이의 제조 방법에 관한 것이다.

최근에, 모바일 소자 및 멀티 미디어의 발달로 인해 대용량의 메모리 소자의 수요가 매우 증가되고 있다. 상기 메모리 소자는 대용량을 갖기 위해 디자인 룰이 매우 축소되고 있으며, 매우 좁은 수평 면적 내에 더 많은 셀들을 집적시키도록 제조 공정이 개발되고 있다.

상기 메모리 소자 중에서 디램은 셀을 선택하기 위한 MOS 트랜지스터와 커패시터를 단위 셀로 하고 있으며, 상기 커패시터에 저장되어있는 전하에 의해 상기 셀의 데이터를 구분한다.

통상적인 구조의 디램 셀의 경우, 상기 커패시터에 저장되어 있는 전하가 MOS 트랜지스터의 소오스 영역의 PN 정션을 통해 계속적으로 누설된다. 그러므로, 상기 누설되는 전하를 보상해주기 위하여, 상기 셀에 주기적으로 리플래시(reflash)라고 하는 전하 보상 동작을 수행하여야 한다. 때문에, 상기 통상적인 구조의 디램은 상기 리플래시 동작을 수행하기 위하여 페리 회로가 매우 복잡하고, 상기 리플래시 동작에 따른 전력 소모도 매우 높다. 또한, 상기 리플래시 주기를 늘려서 전력 소모를 줄이기 위해서는 상기 커패시터의 커패시턴스가 매우 커져야 한다.

그러나, 좁은 수평 면적 내에 높은 커패시턴스를 갖도록 커패시터를 형성하는 것이 용이하지 않다. 더구나, 상기 커패시터의 하부 전극의 유효 면적을 증가시키기 위해 커패시터의 구조를 실린더 형상을 갖도록 하고 있으나, 이러한 실린더 형상의 커패시터를 제조하는 공정이 매우 복잡하고, 공정 진행 시에 불량이 다발할 수 있다.

또한, 상기 디램 소자의 집적화에 따라 셀 내에 포함되는 MOS 트랜지스터의 게이트 선폭이 감소되어야 하며, 이로 인해 단채널 효과가 증가되며, 게이트의 저항이 증가되는 등의 문제가 발생된다.

본 발명의 목적은 데이터 리텐션 특성이 우수한 디램 소자를 제공하는데 있다.

본 발명의 다른 목적은 상기한 디램 소자의 제조 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자는, 기판 상에 위치하는 비트 라인과, 상기 비트 라인 상부면과 연결되는 콘택 플러그와, 상기 콘택 플러그 상부면과 연결되고, 상기 기판과 평행하도록 측방으로 돌출되는 수평 블레이드 형상의 도전성 빔과, 상기 도전성 빔과 이격되고, 상기 도전성 빔을 기계적으로 이동시키기 위한 신호가 인가되는 워드 라인 및 상기 도전성 빔의 이동에 의해 상기 도전성 빔과 전기적으로 단락 또는 개방되는 커패시터를 포함한다.

본 발명의 일 실시예에서, 상기 비트 라인을 덮는 층간 절연막이 더 구비된다. 상기 워드 라인 및 커패시터는 층간 절연막들 사이에 위치하면서 상부면이 노출되도록 배치된다.

본 발명의 일 실시예에서, 상기 기판은 상부 표면이 반도체 물질 또는 절연 물질로 이루어질 수 있다.

본 발명의 일 실시예에서, 상기 커패시터는 상기 도전성 빔과 이격되고, 상기 도전성 빔의 가장자리 아래에 배치된다.

본 발명의 일 실시예에서, 상기 커패시터는 제1 전극 패턴, 유전막 및 제2 전극 패턴이 순차적으로 적층된 형상을 갖는다. 상기 도전성 빔과 대향하는 커패시터의 제2 전극 패턴의 상부 표면은 상기 도전성 빔과 동일한 도전 물질을 포함한다. 상기 커패시터의 제1 전극 패턴은 비트 라인과 수직한 방향으로 연장되는 라인 형상을 갖고, 상기 제2 전극 패턴은 고립된 패턴 형상을 갖는다.

본 발명의 일 실시예에서, 상기 도전성 빔은 탄성 및 복원력을 갖는 도전 물질로 이루어진다. 상기 도전성 빔은 티타늄 질화물, 탄소 나노튜브, 티타늄으로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어진다. 상기 도전성 빔은 하나의 물질로 이루어진 층 또는 복층으로 이루어질 수 있다.

본 발명의 일 실시예에서, 상기 콘택 플러그 및 커패시터 상에는 상부면이 상기 워드 라인과 동일한 평면에 위치하는 제1 및 제2 도전성 패드가 각각 더 구비될 수 있다.

이와는 달리, 상기 콘택 플러그, 커패시터 및 상기 워드 라인의 상부면은 동일한 평면에 위치할 수 있다.

본 발명의 일 실시예에서, 기판의 일 측에 셀에 신호를 인가하기 위한 페리 회로 영역이 구비되고, 상기 페리 회로 영역의 기판에는 선택 트랜지스터 및 상기 선택 트랜지스터와 연결되는 배선이 구비된다.

상기 페리 회로 영역의 선택 트랜지스터는 MOS 트랜지스터일 수 있다. 이 때, 상기 페리 회로 영역의 선택 트랜지스터의 게이트 전극은 상기 비트 라인과 동일한 도전 물질을 포함할 수 있다.

이와는 달리, 상기 페리 회로 영역의 선택 트랜지스터는 기계적 스위치 동작을 하는 소자일 수 있다.

본 발명의 일 실시예에서, 상기 도전성 빔이 상하 이동하기 위한 공간이 마련되도록 하면서 상기 기판 상에 형성된 셀들을 덮는 절연막 및 상기 절연막 상에 상기 기판에 형성된 셀들과 동일한 구조의 비트 라인, 콘택 플러그, 도전성 빔, 워드 라인 및 커패시터를 포함하는 2층 이상의 셀들을 더 포함할 수 있다.

상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일실시예에 따른 디램 소자의 제조 방법은, 기판 상에 비트 라인을 형성한다. 상기 비트 라인 상에 상기 비트 라인과 절연되는 커패시터를 형성한다. 상기 커패시터와 이격되고 상기 비트 라인 상부면과 연결되는 콘택 플러그를 형성한다. 상기 커패시터와 콘택 플러그의 사이에 워드 라인을 형성한다. 다음에, 상기 콘택 플러그 상부면과 연결되고, 상기 워드 라인에 인가되는 신호에 의해 기계적으로 이동하여 상기 커패시터와 전기적으로 단락 또는 개방되는 도전성 빔을 형성한다.

본 발명의 일 실시예에서, 상기 비트 라인을 덮는 제1 층간 절연막을 형성한다. 상기 커패시터를 형성하기 위하여, 상기 제1 층간 절연막 상에 제1 전극막, 유전막 및 제2 전극막을 순차적으로 형성한다. 이 후, 상기 제2 전극막, 유전막 및 제1 전극막을 패터닝하여 라인 형상을 갖는 제1 전극 패턴, 유전막 패턴 및 제2 예비 전극 패턴을 형성한다. 다음에, 상기 제2 예비 전극 패턴이 상기 제1 전극 패턴의 연장 방향과 수직한 방향으로 절단되도록 패터닝하여 고립된 형상의 제2 전극 패턴을 형성한다.

상기 제2 전극 패턴을 형성하기 위한 패터닝 공정은 상기 워드 라인을 형성하는 공정에서 동시에 수행될 수 있다.

본 발명의 일 실시예에서, 상기 도전성 빔과 대향하는 커패시터의 제2 전극 패턴의 상부 표면은 상기 도전성 빔과 동일한 도전 물질로 형성될 수 있다.

본 발명의 일 실시예에서, 상기 콘택 플러그를 형성하기 전에 제2 층간 절연막을 형성하는 단계를 더 포함한다. 상기 워드 라인을 형성하기 위하여, 사익 제2 층간 절연막 상에 도전막을 증착한다. 다음에, 상기 커패시터 및 콘택 플러그 사이의 도전막이 상기 비트 라인과 수직한 방향으로 연장되는 라인 형상을 갖도록 상기 도전막을 패터닝한다. 상기 워드 라인을 형성하는 단계에서, 상기 커패시터 상부면 및 상기 콘택 플러그 상부면과 각각 접촉하는 고립된 형상의 제1 및 제2 도전성 패드를 형성할 수 있다. 또한, 상기 워드 라인, 제1 및 제2 도전성 패드의 상부 표면은 상기 도전성 빔과 동일한 도전 물질로 형성될 수 있다.

본 발명의 일 실시예에서, 상기 워드 라인, 콘택 플러그 및 커패시터 사이의 갭에 절연막을 형성한다. 다음에, 상기 워드 라인 콘택 플러그 및 커패시터 상부면이 노출되도록 상기 절연막을 연마하여 제3 층간 절연막을 형성한다. 상기 도전성 빔을 형성하기 위하여, 상기 제3 층간 절연막 상에 희생막을 형성한다. 상기 희생막의 일부분을 식각하여 상기 콘택 플러그를 노출하는 개구를 형성한다. 상기 개구 내부를 채우면서 상기 희생막 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 도전성 빔을 형성한다. 다음에, 상기 도전성 빔과 워드 라인 및 커패시터가 서로 이격되도록 상기 희생막을 제거한다.

본 발명의 일 실시예에서, 상기 도전성 빔은 탄성 및 복원력을 갖는 도전 물질로 형성될 수 있다.

본 발명의 일 실시예에서, 기판의 일 측에 셀에 신호를 인가하기 위한 페리 회로 영역이 구비되고, 상기 페리 회로 영역의 기판에는 선택 트랜지스터 및 상기 선택 트랜지스터와 연결되는 배선을 형성할 수 있다.

상기 페리 회로 영역의 선택 트랜지스터는 MOS 트랜지스터로 이루어지고, 상기 MOS 트랜지스터의 게이트 전극은 상기 비트 라인과 동시에 형성될 수 있다.

이와는 달리, 상기 페리 회로 영역의 선택 트랜지스터는 기계적 스위치 소자로 형성될 수 있다.

본 발명의 일 실시예에서, 상기 도전성 빔은 수평 블레이드 형상을 갖도록 형성될 수 있다.

본 발명의 일 실시예에서, 상기 도전성 빔이 상하 이동하기 위한 공간이 마련되도록 하면서 상기 기판 상에 형성된 셀들을 덮는 절연막을 형성하는 단계 및 상기 절연막 상에 상기 기판에 형성된 셀들과 동일한 구조의 비트 라인, 콘택 플러그, 도전성 빔, 워드 라인 및 커패시터를 포함하는 2층 셀들을 형성하는 단계를 더 포함할 수 있다.

상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일실시예에 따른 디램 소자의 제조 방법으로, 기판의 셀 영역에 비트 라인과 페리 회로 영역에 게이트 전극을 형성한다. 상기 비트 라인과 게이트 전극을 덮는 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 커패시터를 형성한다. 상기 커패시터를 덮은 제2 층간 절연막을 형성한다. 상기 제2 층간 절연막에 상기 비트 라인과 접하는 제1 콘택 플러그 및 게이트 전극 양측으로 제2 콘택 플러그를 각각 형성한다. 상기 커패시터와 제1 콘택 플러그 사이에 워드 라인 및 상기 제2 콘택 플러그와 연결되는 배선을 형성한다. 상기 커패시터, 워드 라인 및 콘택 플러그 사이와 상기 배선들 사이를 채우는 제3 층간 절연막을 형성한다. 상기 제1 콘택 플러그 상부면과 연결되고, 상기 워드 라인 및 커패시터와 이격되면서 상기 워드 라인 및 커패시터 상에 위치하는 수평 블레이드 형상의 도전성 빔을 형성한다.

상기 커패시터를 형성하는 단계는, 상기 제1 층간 절연막 상에 제1 전극막, 유전막 및 제2 전극막을 순차적으로 형성하는 단계와, 상기 제2 전극막, 유전막 및 제1 전극막을 패터닝하여 라인 형상을 갖는 제1 전극 패턴, 유전막 패턴 및 제2 예비 전극 패턴을 형성하는 단계 및 상기 제2 예비 전극 패턴이 상기 제1 전극 패턴의 연장 방향과 수직한 방향으로 절단되도록 패터닝하여 고립된 형상의 제2 전극 패턴을 형성하는 단계를 포함한다.

상기 제2 전극 패턴을 형성하기 위한 패터닝 공정은 상기 워드 라인을 형성하는 공정에서 동시에 수행될 수 있다.

상기 워드 라인을 형성하는 단계에서, 상기 커패시터 상부면 및 상기 콘택 플러그 상부면과 각각 접촉하는 고립된 형상의 제1 및 제2 도전성 패드를 형성할 수 있다.

설명한 것과 같이 본 발명의 디램 소자는 통상적인 MOS 트랜지스터 대신에 기계적 동작을 하는 소자가 사용됨으로써 커패시터의 전하 누설이 매우 감소된다. 때문에, 작은 커패시턴스를 갖는 커패시터를 사용하더라도 셀에서의 데이터 구분이 가능하다.

본 발명의 디램 소자는 상기 커패시터의 전하 누설이 거의 없어, 전원 공급이 중단되더라도 셀에 저장된 데이터가 변화하지 않는 비휘발성을 가질 수 있다.

본 발명의 디램 소자는 반도체 물질 상에 형성되지 않아도 되므로, 기판 선택이 다양해지며 각 셀들을 복층으로 구성하기에 용이하다.

또한, 본 발명의 디램 소자를 제조하는데 있어 통상적인 MOS 트랜지스터를 제조하기 위한 이온주입 공정 및 소자 분리 공정 등과 같은 복잡한 공정들이 요구되지 않는다. 때문에, 본 발명의 디램 소자는 보다 간단한 공정으로 제조될 수 있다.

도 1은 본 발명의 실시예 1에 따른 디램 소자를 나타내는 단면도이다.

도 2는 본 발명의 실시예 1에 따른 디램 소자의 셀 부분의 사시도이다.

도 3은 본 발명의 디램 소자의 동작을 설명하기 위한 단면도이다.

도 4 내지 도 15는 본 발명의 실시예 1에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 16은 본 발명의 실시예 2에 따른 디램 소자를 나타내는 단면도이다.

도 17 내지 도 22는 본 발명의 실시예 2에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 23은 본 발명의 실시예 3에 따른 디램 소자를 나타내는 단면도이다.

도 24 내지 도 26은 본 발명의 실시예 3에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 27은 본 발명의 실시예 4에 따른 디램 소자를 나타내는 단면도들이다.

도 28은 본 발명의 다른 실시예를 도시한 것이다.

도 29는 또 다른 실시예를 도시한 것이다.

도 30은 또 다른 실시예를 도시한 것이다.

도 31은 또 다른 실시예를 도시한 것이다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 디램 소자를 나타내는 단면도이다. 도 2는 본 발명의 실시예 1에 따른 디램 소자의 셀 부분의 사시도이다.

도 1 및 도 2를 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(100)이 마련된다. 상기 기판(100)은 상부 표면이 반도체 물질로 이루어질 수 있다. 즉, 상기 기판(100)은 단결정 실리콘 기판 또는 SOI 기판 등으로 이루어질 수 있다. 본 실시예에서, 상기 기판(100)은 단결정 실리콘 기판으로 이루어진다.

상기 페리 회로 영역의 기판(100)에 소자 분리 패턴(102a)이 구비된다. 상기 소자 분리 패턴(102a)은 셸로우 트렌치 소자 분리 공정을 통해 형성된다. 한편, 상기 셀 영역의 기판(100)에도 페리 회로의 기판과 동일한 형태의 소자 분리 패턴이 구비될 수 있다. 그러나, 상기 셀 영역의 기판에 형성된 소자 분리 패턴은 액티브 영역과 소자 분리 영역을 구분하는 역할을 수행하는 것이 아니라, 페리 회로 영역의 소자 분리 영역을 형성할 때 디싱 불량을 감소시키기 위한 더미 패턴(102b)으로써 사용된다.

상기 페리 회로 영역의 기판 상에는 게이트 절연막(도시안됨), 게이트 전극(106) 및 소오스/드레인 영역(118)으로 이루어지는 MOS 트랜지스터가 구비된다. 상기 MOS 트랜지스터는 페리 회로들을 구성하는 스위칭 소자로써 제공된다. 상기 게이트 전극(106) 상에는 하드 마스크 패턴(108)이 구비되고, 상기 게이트 전극(106) 및 하드 마스크 패턴(108) 양측에는 스페이서(116)가 구비된다. 상기 게이트 절연막은 열산화 공정으로 형성된 실리콘 산화물로 이루어지고, 상기 하드 마스크 패턴(108)은 실리콘 질화물로 이루어진다.

또한, 상기 셀 영역의 기판(100) 상에는 비트 라인 구조물(110)이 구비된다. 상기 비트 라인 구조물(110)은 절연막 패턴(도시안됨), 도전막 패턴(104) 및 하드 마스크 패턴(108)을 포함한다. 이 중에서, 상기 도전막 패턴(104)이 비트 라인으로써 제공된다. 상기 비트 라인 구조물(110)은 제1 방향으로 연장되는 라인 형상을 갖는다.

상기 비트 라인 구조물(110)은 상기 셀 영역의 MOS 트랜지스터의 게이트 절연막(도시안됨), 게이트 전극(106) 및 하드 마스크 패턴(108)과 동일한 물질로 이루어지며, 동일한 적층 구조를 갖는다. 즉, 상기 비트 라인으로 사용되는 도전막 패턴(104)은 상기 게이트 전극(106)과 동일한 물질로 이루어지며, 동일한 두께를 갖는다.

상기 셀 영역의 비트 라인(104) 및 상기 페리 회로 영역의 상기 게이트 전극(106)은 저저항을 갖는 금속 물질을 포함하는 것이 바람직하다. 구체적으로, 상기 비트 라인(104) 및 게이트 전극(106)은 텅스텐, 텅스텐 질화물 및 텅스텐 실리사이드 중에서 적어도 하나의 물질을 포함할 수 있다. 본 실시예에서, 상기 비트 라인(104) 및 게이트 전극(106)은 폴리실리콘 및 텅스텐 실리사이드가 적층된 형상을 갖는다.

상기 비트 라인 구조물(110) 및 MOS 트랜지스터를 덮는 제1 층간 절연막(114)이 구비된다. 상기 제1 층간 절연막(114) 상에는 제2 층간 절연막(134)이 구비된다.

셀 영역에 위치하는 상기 제2 층간 절연막(134) 및 제1 층간 절연막(114)을 관통하면서 상기 비트 라인 구조물(110) 내의 도전막 패턴(104)과 접촉하는 제1 콘택 플러그(136)가 구비된다. 또한, 페리 회로 영역에 위치하는 제2 층간 절연막(134) 및 제1 층간 절연막(114)을 관통하면서 MOS 트랜지스터의 소오스/드레인(118)과 접촉하는 제2 콘택 플러그(138)가 구비된다.

상기 제1 및 제2 콘택 플러그(136, 138)는 금속 물질을 포함한다. 또한, 상기 제1 및 제2 콘택 플러그(136, 138)의 내부 표면에는 베리어 금속 물질(도시안됨)이 포함된다. 본 실시예에서, 상기 제1 및 제2 콘택 플러그(136, 138)는 티타늄/티타늄 질화막으로 이루어지는 베리어 금속막과 텅스텐으로 이루어진다.

상기 제1 콘택 플러그(136) 상에는 제1 도전성 패드(144)가 구비된다. 상기 제1 도전성 패드(144)들 사이에는 제3 층간 절연막(154)이 구비된다.

상기 제1 도전성 패드(144)는 상기 제1 콘택 플러그(136)의 높이를 상승시키는 것과 동일한 기능을 한다. 이와는 달리, 상기 제1 콘택 플러그(136) 자체를 제3 층간 절연막(154)과 동일한 높이를 갖도록 함으로써 상기 제1 도전성 패드(144)를 구비하지 않을 수도 있다.

상기 제1 도전성 패드(144)와 연결되고, 기판과 평행하도록 측방으로 돌출되는 수평 블레이드 형상의 도전성 빔(160)이 구비된다. 상기 도전성 빔(160)은 수평 블레이드 형상을 갖는 부위가 상기 제3 층간 절연막(154) 상부면과 서로 이격된다. 그러므로, 상기 도전성 빔(160)은 T자 형상을 가지게 된다. 도시된 것과 같이, 상기 도전성 빔(160) 상,하부면이 다소 굴곡을 가질 수 있다. 그러나, 이와는 달리, 상기 도전성 빔(160)은 상,하부면이 평탄한 형상을 가질 수도 있다.

상기 도전성 빔(160)은 전위차에 의해 기계적으로 이동하는 도전 물질로 이루어져야 한다. 또한, 탄성 및 복원력을 갖는 물질로 이루어져야 한다. 상기 도전성 빔(160)으로 사용될 수 있는 물질은 티타늄 질화막, 탄소 나노튜브, 티타늄 등으로 이루어질 수 있다. 상기 도전성 빔(160)은 하나의 층으로 이루어질 수도 있고 2가지 이상의 물질이 적층된 형상을 가질 수도 본 실시예에서, 상기 도전성 빔(160)은 티타늄 질화막으로 이루어진다.

상기 도전성 빔(160)과 이격되면서 상기 도전성 빔(160)을 기계적으로 이동시키기 위한 신호가 인가되는 워드 라인(146)이 구비된다. 상기 워드 라인(146)은 상기 도전성 빔(160)의 블레이드 아래 부위에 위치한다. 또한, 상기 워드 라인(146)은 제3 층간 절연막(154)의 사이에 위치한다.

또한, 상기 워드 라인(146)의 상부면은 상기 제1 도전성 패드(144)의 상부면과 동일 평면에 위치한다. 상기 워드 라인(146)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.

도시된 것과는 달리, 상기 제1 도전성 패드(144)가 구비되지 않는 경우에는 상기 워드 라인(146)의 상부면이 상기 제1 콘택 플러그(136)의 상부면과 동일한 평면에 위치하는 것이 바람직하다.

상기 워드 라인(146)은 금속 물질을 포함한다. 또한, 상기 워드 라인(146)은 상기 제1 도전성 패드(144)와 동일한 적층 구조를 갖는다. 본 실시예에서, 상기 워드 라인(146)은 텅스텐 및 티타늄 질화막이 적층된 형상을 가질 수 있다.

한편, 상기 워드 라인(146)은 상기 도전성 빔(160)이 기계적으로 이동하더라도 상기 도전성 빔(160)과 워드 라인(146)은 서로 접촉하지 않도록 상기 도전성 빔(160)과 이격되게 위치하여야 한다.

상기 도전성 빔(160)이 기계적으로 이동함으로써 상기 도전성 빔(160)과 전기적으로 단락 또는 개방되는 커패시터(152)들이 구비된다.

구체적으로, 상기 제1 층간 절연막(114) 상에서, 상기 도전성 빔(160)의 가장자리 아래 부위에 커패시터(152)들이 구비된다. 상기 커패시터(152)들은 상기 커패시터는 제1 전극 패턴(126), 유전막 패턴(128) 및 제2 전극 패턴(130a)이 적층된 형상을 갖는다. 상기 제2 전극 패턴(130a)은 위치적으로는 상부에 구비되지만 기능적으로는 하부 전극으로써 제공된다. 즉, 상기 제2 전극 패턴(130a)은 상기 도전성 빔(160)과 전기적으로 연결됨으로써 전하를 제공받게 된다. 또한, 상기 제1 전극 패턴(126)은 위치적으로는 하부에 구비되지만, 기능적으로는 상부 전극으로써 제공된다.

상기 커패시터의 제2 전극 패턴(130a)의 상부면은 상기 도전성 빔의 기계적 이동을 통해 상기 도전성 빔과 단락되어야 한다. 때문에, 상기 커패시터(152)에서 상기 제2 전극 패턴(130a)의 상부면은 상기 워드 라인(146)의 상부면과 동일한 평면에 위치하는 것이 바람직하다.

상기 제1 전극 패턴(126)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 따라서, 상기 제2 방향을 따라 배치되는 각 셀의 커패시터의 상부 전극이 전기적으로 연결된다.

상기 제1 전극 패턴(126)은 금속을 포함하는 물질들이 적층된 형상을 갖는다. 예를들어, 상기 제1 전극 패턴(126)은 금속막 및 내열성 금속막이 적층된 형상을 가질 수 있다. 상기 제1 전극 패턴(126)은 텅스텐 패턴 및 티타늄 질화막 패턴이 적층된 형상을 가질 수 있다. 또한, 상기 텅스텐 패턴 하부면에는 베리어 금속으로써, 티타늄/티타늄 질화막 패턴이 개재될 수 있다.

상기 커패시터(152)의 커패시턴스를 증가시키기 위하여, 상기 유전막 패턴(128)은 고유전율을 갖는 물질로 형성될 수 있다. 예를들어, 상기 유전막 패턴(128)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈륨 산화물 등과 같은 물질로 이루어질 수 있으며, 이들은 단독으로 사용하거나 2 이상을 적층하여 사용할 수도 있다. 본 실시예에서, 상기 유전막 패턴(128)은 지르코늄 산화물, 알루미늄 산화물 및 지르코늄 산화물이 적층된 형상을 갖는다.

상기 제2 전극 패턴(130a)은 금속 물질을 포함한다. 예를들어, 상기 제2 전극 패턴(130a)은 티타늄 질화막 패턴 및 텅스텐 패턴이 적층된 형상을 가질 수 있다.

상기 커패시터(152)는 제2 층간 절연막(134) 내부에 위치할 수 있다.

상기 제2 전극 패턴(130a) 상에는 제2 도전성 패드(148)가 구비된다. 상기 제2 도전성 패드(148)의 상부면은 상기 워드 라인(146) 및 제1 도전성 패드(144)의 상부면과 동일한 평면에 위치하는 것이 바람직하다. 상기 제2 도전성 패드(148)는 제3 층간 절연막(154) 사이에 위치하게 된다.

상기 도전성 빔(160)과 직접적으로 접촉되는 부위인 제2 도전성 패드(148)의 상부면은 상기 도전성 빔(160)과 동일한 물질로 이루어진다. 본 실시예에서, 상기 도전성 빔(160)이 티타늄 질화물로 이루어지므로, 상기 제2 도전성 패드(148)의 상부면에도 티타늄 질화물이 구비된다.

그러나, 본 실시예와는 달리, 상기 제1 도전성 패드(144)가 구비되지 않는 경우 상기 제2 전극 패턴(130a)의 상부면이 워드 라인(146)의 상부면과 동일한 평면에 위치하게 된다. 또한, 상기 제2 전극 패턴(130a)의 상부면은 상기 도전성 빔(160)과 동일한 물질로 이루어지게 된다.

설명한 것과 같이, 상기 제1 도전성 패드(144), 제2 도전성 패드(148), 워드 라인(146)의 상부면은 동일한 평면 상에 위치하고, 그 사이에는 상기 제3 층간 절연막(154)이 구비된다.

또한, 상기 도전성 빔(160)은 상기 제1 도전성 패드(144)와 연결되면서 상기 워드 라인(146) 및 제2 도전성 패드(148)의 상부면과 대향하는 블레이드 형상을 갖고, 상기 워드 라인(146), 제2 도전성 패드(148) 및 제3 층간 절연막(154)의 상부면과 이격되도록 배치된다.

한편, 상기 페리 회로 영역의 제2 층간 절연막(134) 상에는 상기 제2 콘택 플러그(138)들과 전기적으로 접촉하는 배선(150)들이 구비된다. 상기 배선(150)들은 상기 워드 라인(146), 제1 및 제2 도전성 패드(144, 148)와 동일한 물질로 이루어질 수 있다. 상기 배선(150)들 사이에는 제3 층간 절연막(154)이 구비된다.

설명한 것과 같이, 본 발명의 실시예에 따른 디램 소자의 셀은 워드 라인(146)과, 상기 워드 라인(146)에 의해 기계적으로 이동하는 도전성 빔(160), 상기 도전성 빔(160)과 연결되는 비트 라인(104) 및 상기 도전성 빔(160)의 이동에 의해 상기 도전성 빔(160)과 단락 또는 개방되는 커패시터(152)를 포함한다. 또한, 본 발명의 실시예에 따른 디램 소자의 페리 회로에는 스위칭 소자로써 MOS 트랜지스터가 구비된다.

이하에서는, 본 발명의 실시예 1에 따른 디램 소자의 셀 동작을 간단히 설명한다.

도 3은 본 발명의 디램 소자의 동작을 설명하기 위한 단면도이다.

디램 소자의 셀에 데이터를 기록하기 위해서는, 상기 커패시터에 전하를 축적하거나, 축적된 전하를 빼내는 동작이 요구된다.

먼저, 도 3에 도시된 것과 같이, 선택된 워드 라인(146)에 전압을 인가한다. 상기 인가되는 전압에 의해, 상기 선택된 워드 라인(146)과 대향하는 부위의 상기 도전성 빔(160)의 가장자리가 하부로 이동하도록 함으로써, 상기 도전성 빔(160)과 커패시터의 제2 전극 패턴(130a)을 전기적으로 접촉시킨다. 즉, 상기 선택된 워드 라인(146)에 풀 인(Pull-in) 전압을 인가시켜 상기 선택된 워드 라인(146)과 대향하는 도전성 빔(160)의 가장자리 부분을 상기 제2 도전성 패드(148)와 접촉하도록 한다. 그러나, 상기 도전성 빔(160)이 상기 제2 도전성 패드(148)와 접촉되어 있더라도 상기 도전성 빔(160)과 상기 워드 라인(146)은 서로 이격된 상태로 유지되어 전기적으로 연결되지 않는다.

이 후, 상기 비트 라인(104)에 전압을 인가하여 전기적 신호가 상기 제1 콘택 플러그(136), 제1 도전성 패드(144), 도전성 빔(160)을 통해 커패시터의 제2 전극 패턴(130a)으로 인가되도록 함으로써, 상기 커패시터(152)에 전하들을 저장한다.

또는, 셀에 기록되는 데이터에 따라 상기 커패시터(152)에 저장되어 있는 전하들을 도전성 빔(160), 제1 도전성 패드(144), 제1 콘택 플러그(136) 및 상기 비트 라인(104)으로 빼냄으로써 상기 커패시터(152) 내에 전하들이 저장되지 않도록 할 수 있다.

한편, 데이터를 읽거나 쓰지 않는 대기 상태에서는 상기 도전성 빔(160)이 상기 커패시터(152)와 전기적으로 접촉되지 않도록 한다. 즉, 상기 워드 라인(146)에 풀인 전압 이하의 전압을 인가하는 경우 상기 도전성 빔(160)은 상기 커패시터(152)와 전기적으로 접촉되지 않는다. 그러므로, 상기 대기 상태에서는 상기 워드 라인(146)에 풀인 전압 이하의 전압이 인가된다.

그리고, 상기 도전성 빔(160)이 상기 커패시터(152)와 접촉되어 있는 상태에서, 상기 도전성 빔(160)을 상부로 이동시켜 상기 커패시터(152)와 비접촉되도록 하기 위해서는 상기 워드 라인(146)에 풀 아웃 전압 이하의 전압이 인가되어야 한다. 즉, 상기 도전성 빔(160)이 접촉된 상태에서 비접촉된 상태로 상태를 변화시키기 위해서는, 상기 도전성 빔(160)이 비 접촉된 상태로 유지하는 것에 비해 더 많은 힘이 요구된다. 그러므로, 상기 데이터를 읽거나 쓰는 동작이 수행된 이 후에는 상기 워드 라인(146)에 풀 인 전압보다 더 낮은 풀 아웃(pull-out) 전압 이하의 전압이 인가되어야 한다.

상기 설명한 것과 같은 방법으로, 디램 소자의 선택된 셀에 데이터를 기록할 수 있다.

디램 소자의 셀에 기록되어 있는 데이터를 읽어내기 위해서는, 상기 커패시터에 저장되어 있는 전하에 따른 비트 라인 전압 레벨의 차이를 이용하여야 한다.

먼저, 선택된 워드 라인(146)에 전압을 인가하여 상기 도전성 빔(160)이 하부로 이동하도록 함으로써, 상기 도전성 빔(160)과 커패시터(152)의 제2 전극 패턴(130a)을 전기적으로 접촉시킨다. 이 때, 상기 디램 소자의 비트 라인(104)들은 일정 전압으로 프리챠지된 상태이다.

상기 도전성 빔(160)이 제2 전극 패턴(130a)과 전기적으로 접촉되면, 상기 커패시터(152)에 전하들이 저장되어 있는 경우에는 상기 커패시터(152)와 연결된 비트 라인(104)의 전압이 다소 상승하게 된다. 이와는 달리, 상기 커패시터(152)에 전하들이 저장되어 있지 않은 경우에는 상기 커패시터(152)와 연결된 비트 라인(104)의 전압이 다소 하강하게 된다.

이와같이, 선택된 비트 라인(104)의 전압을 이웃하는 프리챠지된 비트 라인 전압과 비교함으로써, 선택된 셀의 데이터를 읽어낼 수 있다.

설명한 것과 같이, 본 실시예의 디램 소자는 일반적인 형태의 디램 소자와 동일한 방식으로 동작이 이루어진다. 다만, 셀 선택을 위한 스위칭 소자가 기계적 동작에 의해 접촉 또는 비접촉되어 스위칭 동작을 수행한다. 또한, 대기 상태에서는 상기 스위칭 소자와 커패시터가 이격되어 비접촉됨으로써 서로 절연된다.

이와같이, 상기 대기 상태에서 스위칭 소자와 커패시터가 비접촉된 상태를 유지하므로, 상기 커패시터에 저장된 전하의 누설이 매우 감소된다. 때문에, 별도의 리플레시 동작이 수행되지 않더라도 셀에 기록된 데이터가 바뀌는 등의 문제가 발생되지 않는다. 그러므로, 상기 디램 소자는 비휘발성 메모리 소자로 기능할 수 있다.

또한, 상기 커패시터에 저장된 전하의 누설이 감소되기 때문에 상기 커패시터의 정전 용량을 감소시킬 수 있다. 즉, 정전 용량이 감소되더라도 상기 커패시터에 저장된 전하에 의해 셀에 저장된 데이터를 보다 용이하게 구분할 수 있다. 이와같이, 상기 커패시터의 정전 용량이 감소되므로, 상기 커패시터는 상기 커패시터의 하부 전극이 실린더 형상을 갖지 않아도 된다. 그러므로, 상기 커패시터의 상, 하부 전극이 적층 구조를 갖더라도 우수한 동작 특성을 가질 수 있다.

도 4 내지 도 15는 본 발명의 실시예 1에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.

도 4를 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(100)을 마련한다. 상기 기판(100)은 단결정 실리콘 기판 또는 SOI 기판을 포함한다. 본 실시예에서는 단결정 실리콘 기판(100)을 사용한다.

상기 페리 회로 영역의 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여, 소자 분리 패턴(102a)을 형성한다. 즉, 페리 회로 영역에서 소자 분리 영역에 해당하는 부위를 선택적으로 식각하여 트렌치를 형성하고, 상기 트렌치 내부에 절연 물질을 채워넣고 연마함으로써 소자 분리 패턴(102a)을 형성한다.

그런데, 상기 페리 회로 영역의 기판(100)에만 소자 분리 패턴(102a)을 형성하는 경우에, 상기 소자 분리 패턴(102a)을 형성할 때 상기 셀 영역의 기판(100)이 푹 파여지는 디싱(dishing) 현상이 발생될 수 있다. 또한, 페리 회로 영역의 소자 분리 패턴(102a)의 상부면에도 디싱 현상이 발생될 수 있다.

때문에, 상기 페리 회로 영역의 소자 분리 패턴(102a)을 형성하는 공정에서 상기 셀 영역에도 더미 소자 분리 패턴(102b)을 함께 형성한다. 즉, 상기 페리 회로 영역에 트렌치를 형성할 때 상기 셀 영역에도 일정 규칙을 갖도록 트렌치를 형성하고, 절연 물질 증착 및 연마를 수행함으로써 상기 트렌치 내부에 더미 소자 분리 패턴(102b)을 형성한다.

상기 더미 소자 분리 패턴(102b)이 형성됨으로써, 기판이 국부적으로 과도하게 파여지는 디싱 현상을 감소시킬 수 있다. 그러나, 상기 더미 소자 분리 패턴(102b)은 페리 회로 영역의 소자 분리 패턴(102a)과는 달리 전기적으로 소자들을 분리시키는 역할을 하지는 않는다. 그러므로, 상기 페리 회로 영역에 소자 분리 공정을 수행할 때 상기 디싱 현상이 거의 발생되지 않는 경우에는, 상기 셀 영역의 기판 더미 소자 분리 패턴(102b)을 형성하지 않는 것도 가능하다.

도시하지는 않았지만, 상기 기판(100)으로써 SOI 기판을 사용하는 경우에는 별도의 트렌치 소자 분리 공정이 요구되지 않는다. 즉, 상기 페리 회로 영역에 위치하는 실리콘을 패터닝하는 것만으로 소자 분리 영역이 정의된다.

도 5를 참조하면, 상기 기판(100) 상에 절연막, 도전막 및 하드 마스크막을 형성한다.

상기 페리 회로 영역에 형성되는 절연막은 게이트 절연막으로 사용될 수 있다. 상기 게이트 절연막은 기판을 열산화시켜 형성된 실리콘 산화물일 수 있다.

상기 도전막은 후속 공정을 통해, 상기 셀 영역에서는 비트 라인으로 형성되고, 페리 회로 영역에서는 게이트 전극으로 형성된다. 상기 도전막이 비트 라인으로 사용되기 위해서는 저저항을 갖는 물질로 형성되어야 한다. 때문에, 상기 도전막은 금속 물질을 포함하는 것이 바람직하다. 본 실시예에서, 상기 도전막은 폴리실리콘 및 텅스텐 실리사이드의 적층 구조를 갖는다. 그러나, 이와는 달리, 폴리실리콘 및 금속 물질의 적층 구조 또는 금속 물질만으로 형성될 수도 있다.

이 후, 상기 하드 마스크막을 패터닝함으로써 하드 마스크 패턴(108)을 형성한다. 상기 셀 영역 상에 형성되는 하드 마스크 패턴(108)은 제1 방향으로 연장되는 라인 형상을 갖도록 한다. 또한, 상기 페리 회로 영역의 하드 마스크 패턴(108)은 게이트 전극이 형성될 부위에 형성된다. 상기 하드 마스크 패턴(108)은 실리콘 질화물을 화학기상 증착법에 의해 증착시킨 후 사진 식각 공정을 통해 패터닝하여 형성할 수 있다.

상기 하드 마스크 패턴(108)을 식각 마스크로 사용하여, 상기 도전막을 식각함으로써 비트 라인(104) 및 게이트 전극(106)을 각각 형성한다.

이로써, 상기 셀 영역에는 절연막(도시안됨), 비트 라인(104) 및 하드 마스크 패턴(108)이 적층된 비트 라인 구조물(110)이 형성된다. 또한, 상기 페리 회로 영역에는 게이트 절연막(도시안됨), 게이트 전극(106) 및 하드 마스크 패턴(108)이 적층된 게이트 구조물(112)이 형성된다.

상기 비트 라인 구조물(110) 및 게이트 구조물(112)이 형성된 기판 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다. 이 후, 상기 스페이서용 절연막을 이방성 식각함으로써 상기 비트 라인 구조물(110) 및 게이트 구조물(112)의 측벽에 스페이서(116)를 형성한다.

다음에, 상기 게이트 구조물(112)의 양측의 기판 표면 아래에 불순물을 주입함으로써 소오스/드레인(118)을 형성한다.

상기 스페이서(116)를 형성하기 이 전에, 상기 게이트 구조물(112) 양측의 기판 표면 아래에 저농도의 불순물을 주입하는 공정을 수행함으로써, LDD 구조의 소오스/드레인을 형성할 수도 있다.

도 6을 참조하면, 상기 게이트 구조물(112) 및 비트 라인 구조물(110)을 덮는 제1 층간 절연막(114)을 형성한다. 상기 제1 층간 절연막(114)은 실리콘 산화물을 화학기상 증착 공정을 통해 형성하고 상부면을 평탄화함으로써 형성할 수 있다.

상기 제1 층간 절연막(114) 상에 커패시터로 사용되기 위한 제1 전극막(120), 유전막(122) 및 제2 전극막(124)을 형성한다. 상기 제1 및 제2 전극막(120, 124)은 금속을 포함할 수 있다. 또한, 상기 유전막(122)은 고유전율을 갖는 금속 산화물을 포함할 수 있다.

구체적으로, 상기 제1 전극막(120)으로써 베리어 금속막(120a), 텅스텐막(120b) 및 티타늄 질화막(120c)을 형성한다. 상기 베리어 금속막(120a)은 티타늄/티타늄 질화막을 증착시켜 형성할 수 있다.

상기 유전막(122)으로써 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 탄탈륨 산화물 등을 사용할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상을 적층시켜 형성될 수 있다. 예를들어, 알루미늄 산화물, 지르코늄 산화물, 알루미늄 산화물을 순차적으로 적층함으로써 상기 유전막을 형성할 수 있다. 이와같이, 고유전율을 갖는 유전막을 사용함으로써 커패시터의 커패시턴스를 증가시킬 수 있다.

또한, 상기 제2 전극막(124)으로써 티타늄 질화막(124a) 및 텅스텐막(124b)을 형성한다.

즉, 상기 유전막(122)과 접촉하고 있어 실질적으로 상, 하부 전극의 기능을 하는 물질로는 티타늄 질화막(120c, 124a)이 사용된다. 이와같이, 고유전율을 갖는 금속 산화물로 유전막(122)을 형성하고, 상기 티타늄 질화막(120c, 124a)을 상,하부 전극으로 사용하는 경우, 커패시터의 누설전류가 감소되고 보다 양호한 전기적 특성을 보인다.

도 7을 참조하면, 상기 제2 전극막(124) 상에 제1 마스크 패턴(도시안됨)을 형성한다. 상기 제1 마스크 패턴은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다.

상기 제1 마스크 패턴을 이용하여 상기 제2 전극막(124), 유전막(122) 및 제1 전극막(120)을 순차적으로 식각함으로써 제1 방향으로 연장되는 라인 형상의 예비 커패시터(132)를 형성한다. 상기 예비 커패시터(132)는 제1 전극 패턴(126), 유전막 패턴(128) 및 예비 제2 전극 패턴(130)이 적층된 형상을 갖는다. 라인 형상을 갖는 상기 예비 커패시터(132)들 사이에 하나의 제1 콘택 플러그 및 2개의 비트 라인이 구비될 수 있도록, 상기 예비 커패시터(132)들은 충분히 이격되어 있다.

이 후, 상기 제1 마스크 패턴을 제거한다.

도 8을 참조하면, 상기 예비 커패시터(132)들 사이 부위를 매립하는 절연막을 형성한다. 상기 절연막은 실리콘 산화물을 화학기상 증착 공정을 통해 증착시켜 형성할 수 있다.

이 후, 상기 예비 제2 전극 패턴(130)의 상부면이 노출되도록 상기 절연막을 연마함으로써 제2 층간 절연막(134)을 형성한다.

도 9를 참조하면, 상기 제2 층간 절연막(134) 상에, 상기 비트 라인(104)의 상부면을 노출시키는 콘택홀 및 상기 소오스/드레인(118)의 상부면을 노출시키는 콘택홀을 형성하기 위한 제2 마스크 패턴(도시안됨)을 형성한다. 즉, 상기 제2 마스크 패턴은 상기 셀 영역에서는 상기 예비 커패시터 (132)사이에 위치하는 제2 층간 절연막(134)의 일부 영역을 노출하고, 상기 페리 회로 영역에서는 상기 소오스/드레인(118)과 대향하는 부위의 제2 층간 절연막(134)의 일부 영역을 노출한다.

상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막(134) 및 제1 층간 절연막(114)을 식각한다. 또한, 비트 라인 구조물(110)에 포함된 하드 마스크 패턴(108)을 식각한다. 상기 공정을 통해, 상기 셀 영역에는 저면에 비트 라인(104)이 노출되는 제1 콘택홀을 형성하고, 상기 페리 회로 영역에는 저면에 소오스/드레인(118)에 해당되는 기판이 노출되는 제2 콘택홀을 형성한다.

상기 설명한 것과는 달리, 상기 제1 및 제2 콘택홀은 별도의 식각 공정을 통해 형성될 수도 있다. 그러나, 상기 제1 및 제2 콘택홀을 별도의 식각 공정을 통해 형성하는 경우에는 마스크 패턴을 형성하는 공정도 2회에 걸쳐 수행되어야 하므로 공정이 다소 복잡하다.

다음에, 상기 제1 및 제2 콘택홀에 도전 물질을 증착하고 평탄화함으로써 상기 셀 영역에 제1 콘택 플러그(136)를 형성하고, 상기 페리 회로 영역에 제2 콘택 플러그(138)를 형성한다. 상기 제1 및 제2 콘택 플러그(136, 138)는 금속 물질을 포함한다.

구체적으로, 상기 제1 및 제2 콘택홀의 측벽 및 저면에 베리어 금속막을 형성한다. 상기 베리어 금속막은 티타늄/티타늄 질화막을 증착시켜 형성할 수 있다. 상기 베리어 금속막 상에 상기 제1 및 제2 콘택홀의 내부를 채우도록 텅스텐막(도시안됨)을 증착한다. 이 후, 상기 제2 층간 절연막(134) 및 상기 예비 제2 전극 패턴의 표면이 노출되도록 상기 텅스텐막을 연마함으로써 상기 제1 및 제2 콘택 플러그(136, 138)를 형성한다.

도 10을 참조하면, 상기 제1 콘택 플러그(136), 제2 콘택 플러그(138), 제2 예비 전극 패턴(130) 및 제2 층간 절연막(134) 상에 워드 라인을 형성하기 위한 도전막(140)을 형성한다. 상기 도전막(140)은 금속 물질을 포함한다.

상기 도전막(140)은 2층으로 적층된 구조를 갖는 것이 바람직하다. 구체적으로, 상기 도전막(140)에서 상기 제1 및 제2 콘택 플러그(136, 138), 제2 예비 전극 패턴(130)과 직접적으로 접하는 부위(즉, 하층막)는 접착 특성을 향상시키고 저항을 감소시키기 위하여 상기 제1 및 제2 콘택 플러그(136, 138), 제2 예비 전극 패턴(130)의 상부면과 동일한 금속 물질로 형성되는 것이 바람직하다. 즉, 상기 도전막(140)에서 하층막은 텅스텐막(140a)으로 형성될 수 있다. 한편, 상기 도전막(140)에서의 상층막의 일부분은 후속 공정에서 형성되는 도전성 빔과 직접적으로 접하게 된다. 때문에, 상기 도전성 빔과의 접촉 특성을 향상시키기 위하여 상기 도전막에서의 상층막은 상기 도전성 빔과 동일한 물질로 형성되는 것이 바람직하다. 본 실시예에서, 상기 도전막(140)에서의 상층막은 티타늄 질화물(140b)로 형성된다.

상기 도전막(140) 상에 워드 라인, 제1 콘택 플러그(136)와 접속하는 제1 도전성 패드, 예비 커패시터(132)와 접속하는 제2 도전성 패드 및 상기 페리 회로 영역의 제2 콘택 플러그(138)와 접속하는 배선들을 형성하기 위한 제2 하드 마스크 패턴(142)을 형성한다. 상기 제2 하드 마스크 패턴(142)은 실리콘 질화물로 형성될 수 있다.

구체적으로, 상기 워드 라인을 패터닝하기 위한 제2 하드 마스크 패턴(142)은 상기 제1 콘택 플러그(136)와 커패시터 사이에 위치하면서 상기 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제1 도전성 패드를 형성하기 위한 제2 하드 마스크 패턴(142)은 상기 제1 콘택 플러그(136)와 대향하면서 고립된 패턴 형상을 갖는다. 상기 제2 도전성 패드를 형성하기 위한 제2 하드 마스크 패턴(142)은 상기 예비 제2 전극 패턴(130)과 대향하면서 고립된 패턴 형상을 갖는다.

도시된 것과 같이, 상기 제2 도전성 패드를 형성하기 위한 제2 하드 마스크 패턴(142)은 상기 예비 제2 전극 패턴(130)보다 좁은 선폭을 갖도록 형성할 수도 있다. 그러나, 이와는 달리, 상기 제2 하드 마스크 패턴(142)은 상기 예비 제2 전극 패턴(130)과 동일한 선폭을 갖도록 형성할 수도 있다.

또한, 상기 페리 회로 영역에 형성되는 제2 하드 마스크 패턴(142)은 제2 콘택 플러그(138)와 대향하는 형상을 갖는다.

도 11을 참조하면, 상기 제2 하드 마스크 패턴(142)을 식각 마스크로 사용하여 상기 도전막(140)을 식각한다. 상기 식각 공정을 통해, 상기 셀 영역에는 제1 도전성 패드(144), 워드 라인(146) 및 제2 도전성 패드(148)가 각각 형성되고, 상기 페리 회로 영역에는 배선(150)이 형성된다.

계속하여, 상기 셀 영역에 노출되는 상기 예비 제2 전극 패턴(130)을 식각함으로써 고립된 형상을 갖는 제2 전극 패턴(130a)을 형성한다. 즉, 상기 제2 방향으로 연장되는 라인 형상의 예비 제2 전극 패턴(130)의 일부분을 제거함으로써 고립된 형상을 가지는 제2 전극 패턴(130a)들이 형성된다.

따라서, 제2 방향으로 연장되는 라인 형상을 갖는 제1 전극 패턴(126), 유전막 패턴(128) 및 고립된 형상을 가지는 제2 전극 패턴(130a)을 포함하는 커패시터(152)가 완성된다. 상기 제2 방향으로 배치되어 있는 각 커패시터(152)들은 상기 제1 전극 패턴(126)을 서로 공유하게 된다.

이와같이, 상기 제1 도전성 패드(144), 워드 라인(146) 및 제2 도전성 패드(148)는 동일한 증착 공정 및 패터닝 공정을 통해 형성되므로, 동일한 물질로 이루어진다.

도 12를 참조하면, 상기 제2 하드 마스크 패턴(142) 사이의 갭 부위를 채우도록 절연막을 형성한다. 이 후, 상기 제2 하드 마스크 패턴(142)의 상부면이 노출되도록 상기 절연막을 연마함으로써 제3 층간 절연막(154)을 형성한다.

상기 제3 층간 절연막(154)을 형성한 후, 남아있는 상기 제2 하드 마스크 패턴(142)을 제거한다.

다음에, 상기 제3 층간 절연막(154)의 상부면이 상기 워드 라인(146), 제1 도전성 패드(144) 및 제2 도전성 패드(148)가 동일한 상부면을 갖도록 하기 위하여 상기 제3 층간 절연막(154)의 일부를 제거하는 공정을 더 수행할 수 있다.

한편, 상기 제3 층간 절연막(154)의 상부면이 상기 워드 라인(146), 제1 도전성 패드(144) 및 제2 도전성 패드(148)가 동일한 상부면을 갖는 것이 바람직하지만, 도시된 것과 같이, 상기 제3 층간 절연막(154)의 상부면이 상기 워드 라인(146), 제1 도전성 패드(144) 및 제2 도전성 패드(148)보다 다소 높게 위치할 수도 있다.

도 13을 참조하면, 상기 제3 층간 절연막(154), 워드 라인(146), 제1 및 제2 도전성 패드(144, 148) 및 상기 배선(150)들 상에 희생막(156)을 형성한다. 상기 희생막(156)은 상기 제3 층간 절연막(154) 및 이 후에 형성되는 도전막과의 식각 선택비를 갖는 물질을 증착시켜 형성한다.

상기 희생막(156)은 폴리실리콘을 화학기상 증착 공정을 통해 증착시켜 형성할 수 있다.

후속 공정에서, 상기 희생막(156)을 제거함으로써 도전성 빔과 상기 워드 라인(146) 및 제2 도전성 패드(148)가 서로 이격되도록 한다. 때문에, 상기 희생막(156)의 두께를 조절함으로써 상기 도전성 빔과 상기 워드 라인(146) 및 제2 도전성 패드(148) 사이의 이격 거리를 조절할 수 있다.

상기 희생막(156)의 일부분을 식각함으로써 상기 제1 도전성 패드(144)를 노출하는 개구(158)를 형성한다. 상기 개구(158)는 상기 제1 도전성 패드(144)를 노출시키는 콘택홀 형상을 가질 수도 있다. 또는, 상기 개구(158)는 저면에 상기 제2 방향으로 배치된 제1 도전성 패드(144)들을 노출시키는 트렌치 형상을 가질 수도 있다.

본 실시예에서는, 상기 개구(158)가 상기 제2 방향으로 연장되는 트렌치 형상을 갖는 것으로 설명한다.

도 14를 참조하면, 상기 개구(158)를 채우면서 상기 희생막(156) 상에 도전성 빔을 형성하기 위한 도전막(도시안됨)을 형성한다. 상기 도전막은 전위차에 의해 기계적으로 이동하는 물질로 이루어져야 한다. 또한, 탄성 및 복원력을 갖는 물질로 이루어져야 한다. 따라서, 상기 도전막으로 사용될 수 있는 물질은 티타늄 질화막, 탄소 나노튜브, 티타늄 등을 포함하며, 이들은 단층으로 형성되거나 또는 2 이상의 물질이 적층될 수도 있다. 본 실시예에서는 티타늄 질화막을 사용한다.

이 후, 상기 도전막을 패터닝함으로써 상기 워드 라인(146) 및 상기 커패시터와 대향하는 도전성 빔(160)을 형성한다. 이 때, 상기 도전성 빔(160)의 가장자리 부위는 상기 제2 도전성 패드(148) 상부와 대향하는 부위까지 연장되도록 한다.

상기 도전성 빔(160)은 상기 비트 라인(104)과 서로 대향하는 고립된 패턴 형상을 갖는다. 즉, 상기 도전성 빔(160)은 상기 제1 도전성 패드(144)와 접촉하면서 T자 형상을 갖도록 형성된다.

도 15를 참조하면, 상기 희생막(156)을 제거함으로써 디램 소자를 완성한다.

상기 희생막(156)의 제거는 습식 식각 공정을 통해 수행되는 것이 바람직하다. 그러나, 등방성 건식 식각 등을 통해 상기 희생막을 제거할 수도 있다.

상기 희생막(156)이 제거되면, 상기 도전성 빔(160)과 상기 워드 라인(146) 및 상기 도전성 빔(160)과 제2 도전성 패드(148)가 서로 이격된다. 상기 도전성 빔(160)은 상기 워드 라인(146)에 인가되는 전압에 따라 상기 제2 도전성 패드(148)와 접촉하거나 또는 비접촉하게 된다.

설명한 것과 같이, 본 실시예의 방법에 의하면, 페리 회로 영역에는 MOS 트랜지스터가 구비되고 셀 영역에는 기계적 동작을 하는 스위칭 소자가 구비되는 디램 소자를 제조할 수 있다. 특히, 상기 페리 회로 영역에 MOS트랜지스터를 형성하기 위한 패터닝 공정과 셀 영역의 비트 라인 형성 공정을 동시에 수행한다. 또한, 상기 페리 회로 영역의 금속 배선 공정과 상기 기계적 동작을 하는 스위칭 소자가 동시에 형성된다. 때문에, 간단한 공정을 통해 디램 소자를 제조할 수 있다.

실시예 2

도 16은 본 발명의 실시예 2에 따른 디램 소자를 나타내는 단면도이다.

이하에서 설명하는 실시예 2의 디램 소자는 셀들이 기판 위로 반복 적층된 것을 제외하고는 실시예 1의 디램 소자와 동일하다. 즉, 디램 셀 내에 MOS 트랜지스터가 구비되지 않으므로, 반도체 기판 뿐 아니라 절연막 상에도 셀을 구성할 수 있다. 따라서, 기판 상에는 실시예 1의 디램 셀들이 구비되고, 상기 디램 셀들을 덮는 절연막 상에도 동일한 구조의 디램 셀들이 구비된다. 도 16을 참조로 하여, 실시예 2에 따른 디램 소자를 상세하게 설명한다.

도 16을 참조하면, 표면이 반도체 물질로 이루어진 기판(100) 상에 페리 회로 및 디램 셀이 구비된다. 상기 페리 회로 및 디램 셀은 실시예 1의 디램 소자와 동일한 구성을 갖는다. 다만, 기판의 페리 회로 영역에는 기판 위로 적층되는 디램 셀들을 구동하기 위한 페리 회로들까지 형성되어 있다. 때문에, 상기 페리 회로들이 더 넓은 영역에 위치하게 된다.

상기 실시예 1의 디램 셀에서, 제3 층간 절연막(154) 및 배선(150)들 상에 위치하고, 상기 도전성 빔(160)의 상, 하부 및 측부에 빈 공간을 생성시키는 제4 층간 절연막(204)이 구비된다. 즉, 상기 제4 층간 절연막(204)은 상기 도전성 빔(160)이 상, 하로 이동할 수 있도록 하는 공간이 마련되도록 상기 도전성 빔(160) 주변에는 형성되어 있지 않다.

상기 제4 층간 절연막(204)은 미세한 기공(206)을 갖거나 미세한 패턴들을 포함하는 절연 물질로 이루어질 수 있다. 상기 기공(206) 및 패턴들 간격은 식각액이 침투할 수 있을 정도의 사이즈를 갖는다. 구체적으로, 상기 기공(206) 및 패턴들 간격은 10 내지 50nm인 것이 바람직하다.

예를들어, 상기 제4 층간 절연막(204)은 셀프 어셈블리 블록 공중합체로 이루어지며 20nm 정도의 반복 패턴을 가질 수 있다. 여기서, 상기 셀프 어셈블리 현상은 물질의 자발적인 조합에 의해 규칙적인 패턴이 형성되는 것을 의미한다. 상기 셀프 어셈블리 블록 공중합체는 폴리스티렌 (polystyrene), 폴리메틸 메타 크릴레이트(polymethylmethacrylate,PMMA) 등을 포함한다.

상기 제4 층간 절연막(204) 상에 제5 층간 절연막(208)이 구비된다. 상기 제5 층간 절연막(208)은 상기 제4 층간 절연막(204)에 포함된 기공(206) 및 패턴들 사이를 매립하지 않거나 일부분만을 매립하는 형상을 갖는다.

상기 제5 층간 절연막(208) 상에는 2층 비트 라인 구조물(214)이 구비된다. 상기 2층 비트 라인 구조물(214)은 2층 비트 라인(210) 및 2층 하드 마스크 패턴(212)이 적층된 구조를 갖는다. 즉, 기판 상에 위치하는 비트 라인 구조물(214)과는 달리, 상기 2층 비트 라인(210) 아래에 별도의 절연막 패턴이 구비되지 않는다.

상기 2층 비트 라인 구조물(214) 상에 2층 콘택 플러그(218), 2층 제1 도전성 패드(222), 2층 워드 라인(224), 2층 커패시터(220) 및 2층 제2 도전성 패드(226)가 구비된다. 상기 2층 콘택 플러그(218), 2층 제1 도전성 패드(222), 2층 워드 라인(224), 2층 커패시터(220) 및 2층 제2 도전성 패드(226)는 기판 상에 형성되어 있는 제1 콘택 플러그(136), 제1 도전성 패드(144), 워드 라인(146), 커패시터(152) 및 제2 도전성 패드(148)와 동일한 구조를 갖는다.

또한, 상기 2층 비트라인 구조물(214) 및 상기 제5 층간 절연막(208) 상에는 기판(100) 상에 형성되어 있는 제1 내지 제3 층간 절연막(114, 134, 154)과 동일한 구조의 2층 제1 내지 제3 층간 절연막(216, 228, 230)이 구비된다.

즉, 상기 제5 층간 절연막(208) 상에는 상기 기판(100) 상에 형성된 셀과 동일한 형상의 2층 셀들이 구비된다. 그러나, 상기 제5 층간 절연막(208) 상에는 페리 회로를 형성하기 위한 MOS 트랜지스터들은 구비되지 않는다.

도시되지는 않았지만, 상기 2층 셀들 상에는 상기 제4 층간 절연막(204) 및 제5 층간 절연막(208)과 동일한 구조를 갖는 2층 제4 및 제5 층간 절연막이 구비될 수 있다. 상기 2층 제5 층간 절연막 상에, 상기 2층 셀들과 동일한 구조를 갖는 3층 셀들이 구비될 수 있다. 또한, 동일한 구조로 복수 층의 셀들이 구비될 수 있다.

도 17 내지 도 22는 본 발명의 실시예 2에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.

본 발명의 실시예 2에 따른 디램 소자에서 기판 상에 페리 회로들 및 셀들을 형성하는 방법은 실시예1의 디램 소자 제조 방법과 매우 유사하다. 그러므로, 중복되는 설명은 생략한다.

먼저 도 4 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행함으로써 도 14에 도시된 구조를 완성한다.

도 17을 참조하면, 상기 도전성 빔(160) 및 희생막(156) 상에 상부 희생막(200)을 추가적으로 더 증착한다. 상기 상부 희생막(200)은 하부에 형성되어 있는 희생막(156)과 동일한 물질로 이루어진다. 본 실시예에서 상기 상부 희생막(200)은 폴리실리콘으로 형성된다.

상기 상부 희생막(200)은 후속 공정을 통해 제거되어, 상기 도전성 빔(160)과 상기 도전성 빔(160) 상에 위치하는 층간 절연막 사이의 공간을 생성시킨다. 즉, 상기 상부 희생막(200)의 두께를 조절함으로써 상기 도전성 패턴(160)과 상부에 형성되는 층간 절연막 사이의 간격을 조절할 수 있다.

도 18을 참조하면, 상기 도전성 빔(160)의 상부, 측벽 부위 및 하부에만 상기 희생막(156) 및 상부 희생막(200)이 남아있도록 상기 희생막(156) 및 상부 희생막(200)을 패터닝함으로써 희생막 패턴(202)을 형성한다. 즉, 상기 희생막 패턴(202)은 상기 도전성 빔(160) 및 그 주변을 덮는 고립된 형상을 갖게된다. 또한, 상기 희생막(156) 및 상부 희생막(200)이 제거된 부위에는 제3 층간 절연막(154), 제2 도전성 패드(148) 및 배선(150)이 노출된다.

도 19를 참조하면, 상기 희생막 패턴(202), 제3 층간 절연막(154), 제2 도전성 패드(148) 및 배선(150) 상에 제4 층간 절연막(204)을 형성한다. 상기 제4 층간 절연막(204)은 미세한 기공(206)을 갖거나 미세한 패턴들을 포함하는 절연 물질로 형성될 수 있다. 상기 기공(206) 및 패턴들 간격은 식각액이 침투할 수 있을 정도의 사이즈를 갖는다. 구체적으로, 상기 기공 및 패턴들 간격은 10 내지 50nm인 것이 바람직하다.

예를들어, 상기 제4 층간 절연막(204)은 셀프 어셈블리 블록 공중합체로 형성될 수 있다. 또한, 상기 제4 층간 절연막(204)은 20nm 정도의 간격을 갖는 반복 패턴 형상이거나 또는 20nm의 홀들을 형상을 가질 수 있다. 상기 셀프 어셈블리 블록 공중합체는 폴리스티렌(polystyrene), 폴리메틸 메타 크릴레이트(polymethylmethacrylate,PMMA) 등을 포함한다.

도 20을 참조하면, 상기 제4 층간 절연막(204)이 형성된 구조물에 상기 희생막 패턴(202)을 식각하기 위한 식각액을 공급한다. 상기 식각액은 상기 제4 층간 절연막(204)에 포함된 기공(206) 및 패턴 간격을 통해 공급됨으로써 상기 희생막 패턴(202)이 제거된다.

상기와 같이 희생막 패턴(202)이 제거됨으로써 도전성 빔(160)과 상기 워드 라인(146) 및 제2 도전성 패드(148)가 서로 이격된다. 또한, 상기 도전성 빔(160)과 상기 제4 층간 절연막(204) 사이도 서로 이격된다. 이와같이, 상기 도전성 빔(160)의 상,하부 및 측부에 공간이 생성됨으로써, 상기 도전성 빔(160)은 상기 워드 라인(146)의 전압에 따라 상, 하로 이동된다.

도 21을 참조하면, 상기 제4 층간 절연막(204) 상에 제5 층간 절연막(208)을 형성한다. 상기 제5 층간 절연막(208)은 상기 제4 층간 절연막(204)에 포함되는 기공(206) 또는 패턴 간격 채우지 않거나 또는 일부만 채워지게 형성된다. 즉, 상기 제5 층간 절연막(208)은 스텝커버러지 특성이 양호하지 않은 증착 공정을 통해 절연물질을 증착시켜 형성한다. 상기 제5 층간 절연막(208)은 실리콘 산화물로 형성될 수 있다.

상기 제5 층간 절연막(208)은 2층에 형성되는 셀들의 기판으로써 기능한다. 이와같이, 본 실시예의 디램 셀들은 절연막 상에 형성되기 때문에 반도체 물질막을 형성하는 공정이 요구되지 않는다. 따라서, 복층으로 셀들을 용이하게 적층시킬 수 있다.

도 22를 참조하면, 상기 제5 층간 절연막(208) 상에 2층 비트 라인 구조물(214)을 형성한다. 상기 2층 비트 라인 구조물(214)은 도전막 및 하드 마스크막을 형성한 후 패터닝함으로써 형성할 수 있다. 그러므로, 상기 2층 비트 라인 구조물(214)은 2층 비트 라인(210) 및 2층 하드 마스크 패턴(212)이 적층된 형상을 갖는다. 또한, 상기 2층 비트 라인 구조물(214)은 상기 기판(100)상에 형성된 비트 라인 구조물(110)과 동일한 방향으로 연장되는 라인 형상을 갖는다.

상기 제5 층간 절연막(208) 상에는 페리 회로를 이루는 MOS 트랜지스터들이 형성되지 않는다. 때문에, 도시된 것과 같이, 상기 제5 층간 절연막(208) 상에는 게이트 구조물이 형성되지 않으며, 디램 셀들만이 형성된다.

다음에, 상기 실시예 1의 도 6 내지 도 15를 참조로 설명한 것과 동일한 공정을 수행함으로써 2층 콘택 플러그(218), 2층 제1 도전성 패드(222), 2층 워드 라인(224), 2층 커패시터(220), 2층 제2 도전성 패드(226), 2층 도전성 빔(232), 2층 제1 내지 제3 층간 절연막(216, 228, 230)을 형성한다.

이로써, 2층 구조를 갖는 디램 소자가 완성된다.

도시되지는 않았지만, 상기 2층 제3 층간 절연막(230) 상에 상기 설명한 것과 동일한 공정들을 반복하여 수행함으로써 2층 이상으로 적층되는 디램 셀들을 형성할 수 있다.

실시예 3

도 23은 본 발명의 실시예 3에 따른 디램 소자를 나타내는 단면도이다.

실시예 3에 따른 디램 소자의 셀들은 상기 실시예1과 동일한 구성을 갖는다. 다만, 실시예 3의 디램 소자의 페리 회로는 스위칭 소자로써 MOS 트랜지스터 대신에 기계적 스위치 소자를 사용한다.

도 23을 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(300)이 마련된다. 상기 기판(300)은 적어도 상부 표면이 절연 물질로 이루어진다.

상기 셀 영역의 기판(300) 상에는 실시예 1과 동일한 구성의 디램 셀이 구비된다. 다만, 본 실시예에서, 기판(300) 상에 형성되는 비트 라인 구조물(306)은 최하부에 절연막 패턴이 구비되지 않을 수도 있다.

상기 셀 영역의 기판은 실시예 1과 동일한 구성의 디램 셀이 구비되므로, 이하에서는 페리 회로 영역의 기판에 위치하는 페리 회로들에 대해서만 설명한다.

상기 페리 회로 영역의 기판 상에는 제1 배선(308)들이 구비된다. 상기 제1 배선들(308)은 페리 회로 영역의 기계적 스위칭 소자를 통해 외부 전기적 신호를 인가하거나 또는 상기 기계적 스위칭 소자를 통해 신호를 출력한다. 상기 제1 배선(308)들은 상기 비트 라인 구조물(306)과 동일한 적층 구조를 가질 수도 있다.

상기 제1 배선(308)들을 덮는 제1 및 제2 층간 절연막(310, 322)이 구비된다.

상기 제1 및 제2 층간 절연막(310, 322) 내에는 상기 제1 배선(308)들과 전기적으로 연결되는 제2 콘택 플러그(326)들이 구비된다. 상기 제2 콘택 플러그(326)는 셀 영역에 위치하는 제1 콘택 플러그(324)와 동일한 물질로 이루어질 수 있다.

상기 제2 콘택 플러그(326) 상에는 상기 디램 셀의 스위칭 소자와 동일한 구성을 갖는 스위칭 소자가 구비된다.

구체적으로, 상기 제2 콘택 플러그(326) 상에 제3 도전성 패드(334)가 구비되고, 상기 제3 도전성 패드(334)들 사이에는 제3 층간 절연막(340)이 구비된다. 상기 제3 도전성 패드(334)와 연결되고, 기판(300)과 평행하도록 측방으로 돌출되는 수평 블레이드 형상의 제2 도전성 빔(342b)이 구비된다. 또한, 상기 제2 도전성 빔(342b)과 이격되면서 상기 제2 도전성 빔(342b) 아래에 위치하고 상기 제2 도전성 빔(342b)을 기계적으로 이동시키기 위한 신호가 인가되는 도전성 라인(336)이 구비된다.

상기 제2 도전성 빔(342b)이 하강할 때 상기 제2 도전성 빔(342b)의 가장자리 부위와 접촉되는 제2 배선(338)이 구비된다. 상기 제2 배선(338)은 상기 제2 도전성 빔(342b)의 구동에 따라 상기 제1 배선(308)과 전기적으로 연결되거나 또는 절연된다.

이와같이, 페리 회로 영역에 기계적 스위칭 소자를 형성하는 경우, 기판(300)이 반도체 물질로 이루어지지 않아도 된다. 또한, 디램 소자의 제조 공정이 더욱 간단해진다.

도 24 내지 도 26은 본 발명의 실시예 3에 따른 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.

실시예 3에 따른 디램 소자의 셀들은 상기 실시예1과 동일한 구성을 가지므로, 셀들을 형성하기 위한 공정은 거의 동일하다. 다만, 실시예 3의 디램 소자의 페리 회로는 스위칭 소자로써 MOS 트랜지스터 대신에 기계적 스위치 소자를 사용하므로, 페리 회로를 형성하기 위해 수행되는 공정에서 차이가 있다.

도 24를 참조하면, 페리 회로 영역 및 셀 영역이 구분되는 기판(300)이 마련된다. 상기 기판(300)은 적어도 표면이 절연 물질로 이루어진다.

상기 기판(300) 상에 도전막 및 하드 마스크 패턴(304)을 형성한다. 상기 셀 영역 상에 형성되는 하드 마스크 패턴(304)은 제1 방향으로 연장되는 라인 형상을 갖도록 한다. 또한, 상기 페리 회로 영역의 하드 마스크 패턴(304)은 제1 배선 부위에 형성된다.

상기 하드 마스크 패턴(304)을 식각 마스크로 사용하여 상기 도전막을 식각함으로써, 상기 셀 영역에 비트 라인(302)과 페리 회로 영역에 제1 배선(308)을 각각 형성한다.

도 25를 참조하면, 상기 비트 라인(302) 및 제1 배선(308)을 덮는 제1 층간 절연막(310)을 형성한다. 상기 셀 영역의 제1 층간 절연막(310) 상에 비트 라인(302)과 수직한 제2 방향으로 연장되는 라인 형상을 갖고, 제1 전극 패턴(312), 유전막(314) 및 제2 예비 전극 패턴이 적층된 예비 커패시터들을 형성한다. 이 후, 상기 예비 커패시터들 사이에 제2 층간 절연막(322)을 형성한다.

상기 제2 층간 절연막(322)에 상기 비트 라인(302)과 접속하는 콘택홀 및 상기 제1 배선(308)과 접속하는 콘택홀들을 형성한다. 이 후, 상기 콘택홀들 내에 도전물질을 매립함으로써 상기 비트 라인(302)과 연결되는 제1 콘택 플러그(324) 및 상기 제1 배선(308)과 연결되는 제2 콘택 플러그(326)를 형성한다.

다음에, 상기 제1 및 제2 콘택 플러그(324, 326)와 상기 제2 층간 절연막(322) 상에 도전막 및 하드 마스크 패턴을 증착한다, 그리고, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 도전막을 패터닝함으로써 상기 셀 영역에 제1 도전성 패드(328), 제2 도전성 패드(332) 및 워드 라인(330)과, 상기 페리 회로 영역에 제3 도전성 패드(334), 도전성 라인(336) 및 제2 배선(338)을 각각 형성한다. 상기 도전막의 상부면에는 후속 공정에서 도전성 빔으로 사용되는 물질과 동일한 물질을 증착시키는 것이 바람직하다.

구체적으로, 상기 실시예 1에서와 같이, 상기 제1 및 제2 도전성 패드(328, 332)는 상기 제1 콘택 플러그(324) 및 제2 예비 전극 패턴 상에 고립된 형상을 갖도록 형성된다. 또한, 상기 워드 라인(330)은 상기 예비 커패시터와 제1 콘택 플러그 사이에서 상기 제2 방향으로 연장되는 라인 형상을 갖도록 형성된다.

한편, 상기 제3 도전성 패드(334)는 상기 제2 콘택 플러그(326) 상에서 고립된 형상을 갖도록 형성된다. 또한, 상기 제2 배선(338)은 신호 전달을 위한 패턴 형상을 갖도록 형성된다.

또한, 상기 제2 도전성 패드(332)를 형성한 후, 상기 제2 예비 전극 패턴을 식각함으로써 고립된 형상을 갖는 제2 전극 패턴(316)을 형성한다. 상기 공정을 수행함으로써, 셀에 포함되는 커패시터가 완성된다.

도 26을 참조하면, 상기 형성된 패턴들 사이의 갭 부위를 매립하는 제3 층간 절연막(340)을 형성한다. 상기 제3 층간 절연막(340)을 형성한 후 상기 하드 마스크 패턴을 제거하고, 상기 제3 층간 절연막(340) 표면을 다소 식각하여 상부면이 평탄하게 되도록 한다.

상기 제3 층간 절연막(340)과 각 패턴들 표면 상에 희생막(도시안됨)을 형성한다. 상기 희생막의 일부분을 식각함으로써 상기 제1 도전성 패드(328) 및 제3 도전성 패드(334)를 노출시키는 개구를 형성한다.

상기 개구를 채우면서 상기 희생막 상에 도전성 빔을 형성하기 위한 도전막을 형성한다. 이 후, 상기 도전막을 패터닝함으로써 상기 제1 콘택 플러그(324)와 전기적으로 연결되는 제1 도전성 빔(342a) 및 상기 제2 콘택 플러그(326)와 전기적으로 연결되는 제2 도전성 빔(342b)을 각각 형성한다.

상기 제1 및 제2 도전성 빔(342a, 342b)으로 사용될 수 있는 물질의 예는 실시예 1에서 설명한 것과 동일하다.

이 후, 상기 희생막을 제거함으로써 셀 영역 및 페리 영역에 기계적 스위칭 동작을 하는 소자를 형성한다.

설명한 것과 같이, 페리 회로 및 셀에 각각 기계적 스위칭 동작을 하는 소자를 채용할 수 있다. 즉, 상기 페리 회로에서는 제2 도전성 빔의 이동에 따라 제2 배선 및 제1 배선이 단락 또는 개방됨으로써 스위칭 동작이 수행된다. 또한, 상기 디램 셀들은 실시예 1에서와 동일하게 동작함으로써 커패시터에 데이터를 저장할 수 있다.

실시예 4

도 27은 본 발명의 실시예 4에 따른 디램 소자를 나타내는 단면도들이다.

도시된 것과 같이, 실시예 4에 따른 디램 소자는 실시예 3의 디램 소자 위로 동일한 구조의 디램 소자들이 적층된 구조를 갖는다.

도 27을 참조하면, 실시예 3에서 기판(300) 상에 형성된 디램 소자(350) 위로, 동일한 구조를 갖는 2층의 디램 셀 및 페리 회로(352)가 적층된다. 즉, 실시예 3의 페리 회로 및 디램 셀은 절연 물질 상에 구현되므로, 기판 표면보다 위에 형성되는 각 층의 소자들이 기판에 형성된 소자와 완전히 동일한 구조를 가질 수 있다.

설명한 것과 같이, 페리 회로도 절연 물질 상에 형성되므로, 기판이 반도체 물질로 이루어지지 않아도 될 뿐 아니라, 디램 소자를 2층 이상으로 용이하게 적층시킬 수 있다.

도 28은 본 발명의 다른 실시예를 도시한 것이다.

도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기에서 설명한 것과 같은 기계적 스위치를 포함하는 셀을 갖는 디램 소자일 수 있다. 즉, 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다. 예를들어, 상기 메모리 콘트롤러(520)는 디램 소자의 입력 신호인 커맨드(CMD)신호, 어드레스(ADD) 신호 및 I/O신호 등을 제공한다. 상기 메모리 콘트롤러는 입력된 신호를 기초로 상기 디램 소자에 데이터를 콘트롤할 수 있다.

도 29는 또 다른 실시예를 도시한 것이다.

본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 호스트 시스템(7000)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.

도 30은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디어 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(630)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.

도 31은 본 발명의 또 다른 실시예를 도시한 것이다. 도시된 것과 같이, 상기 메모리(510)는 컴퓨터 시스템(800) 내에 있는 CPU(central processing unit, 810)과 연결되어 있다. 예를들어, 상기 컴퓨터 시스템(800)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등일 수 있다. 상기 메모리(510)는 상기 CPU에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 디램 소자이면 가능하다. 도 31에서는 각 요소들이 충분하게 도시되어 있지는 않지만, 상기 각 요소들은 상기 컴퓨터 시스템(800) 내에 포함될 수 있다.

상기 설명한 것과 같이, 본 발명의 따른 디램 소자는 셀에 포함되는 커패시터에서의 전하 누설이 매우 감소됨으로써 데이터 보유 능력이 향상된다. 때문에, 리플레시 동작이 요구되지 않으며, 커패시터에 저장된 데이터가 변하지 않게 되어 비휘발성 소자로 기능할 수 있다.

그러므로, 기존의 디램 소자를 사용하는 다양한 전자제품 및 통신 기기들에도 사용될 수 있을 뿐 아니라, 비휘발성 소자를 사용하는 전자제품 및 저장 매체에도 사용될 수 있다.

또한, 본 발명의 디램 소자를 셀에 리플레시 동작이 수행되도록 구성할 수도 있으며, 리플레시 동작이 수행되더라도 리플레시 주기를 종래의 디램 소자에 비해 매우 증가시킬 수 있다. 때문에, 디램 소자의 전력 소모를 매우 감소시킬 수 있다. 따라서, 전력 소모의 감소가 요구되는 다양한 전자제품 및 통신 제품에 사용될 수 있다.

Claims (37)

1. 기판 상에 위치하는 비트 라인;

   상기 비트 라인 상부면과 연결되는 콘택 플러그;

   상기 콘택 플러그 상부면과 연결되고, 상기 기판과 평행하도록 측방으로 돌출되는 수평 블레이드 형상의 도전성 빔;

   상기 도전성 빔과 이격되고, 상기 도전성 빔을 기계적으로 이동시키기 위한 신호가 인가되는 워드 라인; 및

   상기 도전성 빔의 이동에 의해 상기 도전성 빔과 전기적으로 단락 또는 개방되는 커패시터를 포함하는 것을 특징으로 하는 디램 소자.
2. 제1항에 있어서, 상기 비트 라인을 덮는 층간 절연막이 더 구비되는 것을 특징으로 하는 디램 소자.
3. 제2항에 있어서, 상기 워드 라인 및 커패시터는 층간 절연막들 사이에 위치하면서 상부면이 노출되도록 배치되는 것을 특징으로 하는 디램 소자.
4. 제1항에 있어서, 상기 기판은 상부 표면이 반도체 물질 또는 절연 물질로 이루어지는 것을 특징으로 하는 디램 소자.
5. 제1항에 있어서, 상기 커패시터는 상기 도전성 빔과 이격되고, 상기 도전성 빔의 가장자리 아래에 배치되는 것을 특징으로 하는 디램 소자.
6. 제1항에 있어서, 상기 커패시터는 제1 전극 패턴, 유전막 및 제2 전극 패턴이 순차적으로 적층된 형상을 갖는 것을 특징으로 하는 디램 소자.
7. 제6항에 있어서, 상기 도전성 빔과 대향하는 커패시터의 제2 전극 패턴의 상부 표면은 상기 도전성 빔과 동일한 도전 물질을 포함하는 것을 특징으로 하는 디램 소자.
8. 제6항에 있어서, 상기 커패시터의 제1 전극 패턴은 비트 라인과 수직한 방향으로 연장되는 라인 형상을 갖고, 상기 제2 전극 패턴은 고립된 패턴 형상을 갖는 것을 특징으로 하는 디램 소자.
9. 제1항에 있어서, 상기 도전성 빔은 탄성 및 복원력을 갖는 도전 물질로 이루어진 것을 특징으로 하는 디램 소자.
10. 제9항에 있어서, 상기 도전성 빔은 티타늄 질화물, 탄소 나노튜브, 티타늄으로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어진 것을 특징으로 하는 디램 소자.
11. 제1항에 있어서, 상기 콘택 플러그 및 커패시터 상에는 상부면이 상기 워드 라인과 동일한 평면에 위치하는 제1 및 제2 도전성 패드가 각각 더 구비되는 것을 특징으로 하는 디램 소자.
12. 제1항에 있어서, 상기 콘택 플러그, 커패시터 및 상기 워드 라인의 상부면은 동일한 평면에 위치하는 것을 특징으로 하는 디램 소자.
13. 제1항에 있어서, 기판의 일 측에 셀에 신호를 인가하기 위한 페리 회로 영역이 구비되고, 상기 페리 회로 영역의 기판에는 선택 트랜지스터 및 상기 선택 트랜지스터와 연결되는 배선이 구비되는 것을 특징으로 하는 디램 소자.
14. 제13항에 있어서, 상기 페리 회로 영역의 선택 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 디램 소자.
15. 제14항에 있어서, 상기 페리 회로 영역의 선택 트랜지스터의 게이트 전극은 상기 비트 라인과 동일한 도전 물질을 포함하는 것을 특징으로 하는 디램 소자.
16. 제14항에 있어서, 상기 페리 회로 영역의 선택 트랜지스터는 기계적 스위치 동작을 하는 소자인 것을 특징으로 하는 디램 소자.
17. 제1항에 있어서,

    상기 도전성 빔이 상하 이동하기 위한 공간이 마련되도록 하면서 상기 기판 상에 형성된 셀들을 덮는 절연막; 및

    상기 절연막 상에 상기 기판에 형성된 셀들과 동일한 구조의 비트 라인, 콘택 플러그, 도전성 빔, 워드 라인 및 커패시터를 포함하는 2층 이상의 셀들이 더 포함하는 것을 특징으로 하는 디램 소자.
18. 기판 상에 비트 라인을 형성하는 단계;

    상기 비트 라인 상에 상기 비트 라인과 절연되는 커패시터를 형성하는 단계;

    상기 커패시터와 이격되고 상기 비트 라인 상부면과 연결되는 콘택 플러그를 형성하는 단계;

    상기 커패시터와 콘택 플러그의 사이에 워드 라인을 형성하는 단계; 및

    상기 콘택 플러그 상부면과 연결되고, 상기 워드 라인에 인가되는 신호에 의해 기계적으로 이동하여 상기 커패시터와 전기적으로 단락 또는 개방되는 도전성 빔을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
19. 제18항에 있어서, 상기 비트 라인을 덮는 제1 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
20. 제19항에 있어서, 상기 커패시터를 형성하는 단계는,

    상기 제1 층간 절연막 상에 제1 전극막, 유전막 및 제2 전극막을 순차적으로 형성하는 단계;

    상기 제2 전극막, 유전막 및 제1 전극막을 패터닝하여 라인 형상을 갖는 제1 전극 패턴, 유전막 패턴 및 제2 예비 전극 패턴을 형성하는 단계; 및

    상기 제2 예비 전극 패턴이 상기 제1 전극 패턴의 연장 방향과 수직한 방향으로 절단되도록 패터닝하여 고립된 형상의 제2 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
21. 제20항에 있어서, 상기 제2 전극 패턴을 형성하기 위한 패터닝 공정은 상기 워드 라인을 형성하는 공정에서 동시에 수행되는 것을 특징으로 하는 디램 소자의 제조 방법.
22. 제18항에 있어서, 상기 도전성 빔과 대향하는 커패시터의 제2 전극 패턴의 상부 표면은 상기 도전성 빔과 동일한 도전 물질로 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
23. 제18항에 있어서, 상기 콘택 플러그를 형성하기 전에 제2 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
24. 제23항에 있어서, 상기 워드 라인을 형성하는 단계는,

    제2 층간 절연막 상에 도전막을 증착하는 단계; 및

    상기 커패시터 및 콘택 플러그 사이의 도전막이 상기 비트 라인과 수직한 방향으로 연장되는 라인 형상을 갖도록 상기 도전막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
25. 제24항에 있어서, 상기 워드 라인을 형성하는 단계에서, 상기 커패시터 상부면 및 상기 콘택 플러그 상부면과 각각 접촉하는 고립된 형상의 제1 및 제2 도전성 패드를 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
26. 제25항에 있어서, 상기 워드 라인, 제1 및 제2 도전성 패드의 상부 표면은 상기 도전성 빔과 동일한 도전 물질로 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
27. 제23항에 있어서,

    상기 워드 라인, 콘택 플러그 및 커패시터 사이의 갭에 절연막을 형성하는 단계; 및

    상기 워드 라인 콘택 플러그 및 커패시터 상부면이 노출되도록 상기 절연막을 연마하여 제3 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
28. 제27항에 있어서, 상기 도전성 빔을 형성하는 단계는,

    상기 제3 층간 절연막 상에 희생막을 형성하는 단계;

    상기 희생막의 일부분을 식각하여 상기 콘택 플러그를 노출하는 개구를 형성하는 단계;

    상기 개구 내부를 채우면서 상기 희생막 상에 도전막을 형성하는 단계;

    상기 도전막을 패터닝하여 도전성 빔을 형성하는 단계; 및

    상기 도전성 빔과 워드 라인 및 커패시터가 서로 이격되도록 상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
29. 제18항에 있어서, 상기 도전성 빔은 탄성 및 복원력을 갖는 도전 물질로 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
30. 제18항에 있어서, 기판의 일 측에 셀에 신호를 인가하기 위한 페리 회로 영역이 구비되고,

    상기 페리 회로 영역의 기판에는 선택 트랜지스터 및 상기 선택 트랜지스터와 연결되는 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
31. 제30항에 있어서, 상기 페리 회로 영역의 선택 트랜지스터는 MOS 트랜지스터로 이루어지고, 상기 MOS 트랜지스터의 게이트 전극은 상기 비트 라인과 동시에 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
32. 제30항에 있어서, 상기 페리 회로 영역의 선택 트랜지스터는 기계적 스위치 소자로 형성되는 것을 특징으로 하는 디램 소자의 제조 방법.
33. 제18항에 있어서,

    상기 도전성 빔이 상하 이동하기 위한 공간이 마련되도록 하면서 상기 기판 상에 형성된 셀들을 덮는 절연막을 형성하는 단계; 및

    상기 절연막 상에 상기 기판에 형성된 셀들과 동일한 구조의 비트 라인, 콘택 플러그, 도전성 빔, 워드 라인 및 커패시터를 포함하는 2층 이상의 셀들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
34. 기판의 셀 영역에 비트 라인과 페리 회로 영역에 게이트 전극을 형성하는 단계;

    상기 비트 라인과 게이트 전극을 덮는 제1 층간 절연막을 형성하는 단계;

    상기 제1 층간 절연막 상에 커패시터를 형성하는 단계;

    상기 커패시터를 덮은 제2 층간 절연막을 형성하는 단계;

    상기 제2 층간 절연막에 상기 비트 라인과 접하는 제1 콘택 플러그 및 게이트 전극 양측으로 제2 콘택 플러그를 각각 형성하는 단계;

    상기 커패시터와 제1 콘택 플러그 사이에 워드 라인 및 상기 제2 콘택 플러그와 연결되는 배선을 형성하는 단계;

    상기 커패시터, 워드 라인 및 콘택 플러그 사이와 상기 배선들 사이를 채우는 제3 층간 절연막을 형성하는 단계; 및

    상기 제1 콘택 플러그 상부면과 연결되고, 상기 워드 라인 및 커패시터와 이격되면서 상기 워드 라인 및 커패시터 상에 위치하는 수평 블레이드 형상의 도전성 빔을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
35. 제34항에 있어서, 상기 커패시터를 형성하는 단계는,

    상기 제1 층간 절연막 상에 제1 전극막, 유전막 및 제2 전극막을 순차적으로 형성하는 단계;

    상기 제2 전극막, 유전막 및 제1 전극막을 패터닝하여 라인 형상을 갖는 제1 전극 패턴, 유전막 패턴 및 제2 예비 전극 패턴을 형성하는 단계; 및

    상기 제2 예비 전극 패턴이 상기 제1 전극 패턴의 연장 방향과 수직한 방향으로 절단되도록 패터닝하여 고립된 형상의 제2 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
36. 제34항에 있어서, 상기 제2 전극 패턴을 형성하기 위한 패터닝 공정은 상기 워드 라인을 형성하는 공정에서 동시에 수행되는 것을 특징으로 하는 디램 소자의 제조 방법.
37. 제34항에 있어서, 상기 워드 라인을 형성하는 단계에서, 상기 커패시터 상부면 및 상기 콘택 플러그 상부면과 각각 접촉하는 고립된 형상의 제1 및 제2 도전성 패드를 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.