JP2009231842A

JP2009231842A - 電気機械的スイッチ及びこれの形成方法

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Publication number: JP2009231842A
Application number: JP2009070509A
Authority: JP
Inventors: Min-Sang Kim; 旻相金; Ji-Myoung Lee; 志明李; Hyun-Jun Bae; 賢俊裴; Douin Kin; 洞院金; Takashi Jo; 俊徐; Weonwi Jang; 原▲ウィ▼ 張; Keun-Hwi Cho; 槿彙趙
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2008-03-24
Filing date: 2009-03-23
Publication date: 2009-10-08
Also published as: TW201001678A; US8270211B2; US7929341B2; US20090237980A1; US20110182111A1

Abstract

【課題】電気機械的スイッチ及びこれの形成方法を提供すること。
【解決手段】メモリ素子は、メモリセル内に具備されるストレージノード、第１、及び第２電極を含む。前記ストレージノードは電荷を保存し、前記第１電極は第２部分と電気的に接続するための第１部分を含む。前記第２電極が活性化された際、前記第１部分は前記ストレージノードと接続するように移動する。
【選択図】図１

Description

本発明は、電機機械的スイッチ及びこれの形成方法に関する。より詳しくは、本発明は移動によってストレージノードと接触する電極を有する電気機械的スイッチ及びこれの形成方法に関する。

ＤＲＡＭはセル内に保存されたデータを維持させるためのリフレッシュ動作が要求される固体メモリ（ｓｏｌｉｄｓｔａｔｅｍｅｍｏｒｙ）である。前記ＤＲＡＭのメモリセルは１つのＭＯＳトランジスタと１つのコンデンサを含む。前記コンデンサに保存された電荷は漏洩（ｌｅａｋａｇｅ）によって消失されるために、前記ＤＲＡＭはコンデンサ内の電荷値を維持させるために周期的に電荷をリフレッシュさせなければならない。前記ＭＯＳトランジスタは前記メモリセルにおいてスイッチの役割をする。もしメモリにリード動作をすれば、前記コンデンサにおいての電圧はセンス増幅器によってデータラインで感知される。もし、ライトまたはリフレッシュ動作の際には、前記データラインは入力ラインになる。動作を願う望ましいアドレス（ａｄｄｒｅｓｓ）で前記ＤＲＡＭセルのＭＯＳトランジスタがターン・オンされる際、データが入力されて前記アドレスのＤＲＡＭセルのコンデンサに電荷が充電されるか或いは放電されることができる。

前記ＤＲＡＭの集積度を高めるための１つの方法をもって、前記ＭＯＳトランジスタのサイズを減少させることができる。しかし、前記ＭＯＳトランジスタのサイズを減少させれば短絡またはジャンクション漏洩などの問題を引き起こすことがある。前記ＤＲＡＭの集積図を高めるための別の方法をもって、前記メモリセルを多層に積層させることができる。しかし、メモリセルに前記ＭＯＳトランジスタを使う際、前記ＭＯＳトランジスタは半導体基板上に形成されるべきである。よって、前記半導体基板はＭＯＳトランジスタを含むメモリセルの上部アレイ及び下部アレイの間に各々具備されるべきである。このように、各々の半導体基板はメモリセルの複数の層の間に形成されるべきであるため、前記ＤＲＡＭの厚さが増加される。

従って、メモリ素子に使用することができ、性能が向上したスイッチング素子が要求されている。

従って、本発明の一目的は高性能を有する電気機械的スイッチング素子の提供にある。

本発明の別の目的は前述のスイッチング素子の形成方法の提供にある。

前述の本発明の一目的を達成するために、本発明の実施例によるメモリ素子は、メモリセル内に、電荷を保存するためのストレージノードが具備される。メモリセル内に、第１電極及び第２電極が具備される。前記第１電極は第２部分と電気的に接続される第１部分を含む。前記第１部分は前記第２電極に電圧が印加された際、移動して前記ストレージノードと接続する。

前記ストレージノードから伝達を受ける前記電荷は前記第１部分を通じて前記第２部分の端部と接続された電圧センシング回路へ伝達されることができる。

前記第１部分及び第２部分は前記コンタクトプラグを通じて接続されることができる。

前記第１部分の第１端部は前記ストレージノードに保存された電荷をリードするか或いは前記ストレージノードに電荷を保存するために、第１位置から第２位置へ移動することができる。

前記第２電極に電圧が印加される際、前記第１部分の第１端部が前記ストレージノードと接触するために前記第１部分の第１端部は前記第２位置に位置することができる。

前記第１部分の第２端部は前記コンタクトプラグ上に接触されることができる。

前記第１位置及び第２位置の間の第１距離は前記第２電極とこれに対応する前記第１電極の第１部分との間の第２距離と実質的に同一であり得る。

これとは別に、前記第１位置及び第２位置の間の第１距離は前記第２電極とこれに対応する前記第１電極の第１部分との間の第２距離よりも短くあり得る。

前記第１部分は第１膜及び第２膜を含むことができ、前記第１膜は前記第２膜と異なる物質からなることができる。

前記第１部分は第２部分よりも実質的に短いことができる。

前記第２電極に電圧が印加される際、前記第２電極が活性化されることができる。

メモリ素子は基板をさらに含むことができ、前記基板上に第２部分が形成され、前記基板はガラス、半導体、またはプラスチックの内、少なくとも１つからなることができる。

前記ストレージノードはコンデンサを含み、前記コンデンサは第３電極、誘電膜、及び第４電極を含むことができる。

前記第３電極は前記第１部分の第１端部を受け入れ、前記第４電極は前記導電性プレート上に形成されることができる。

前記ストレージノードは絶縁物質によって囲まれている導電性パターンを含むことができる。

前記メモリ素子は導電性プレートがさらに含まれることができ、前記導電性プレート上に前記ストレージノードが形成されることができる。

前記第１電極はビットラインを含み、前記第２電極はワードラインを含むことができる。

本発明の目的を達成するため、本発明の実施例による集積回路メモリ素子は第１ワードライン及び第１電荷及び第１電荷を保存するための第１ストレージノードを含む第１メモリセルを含む。第２ワードライン及び第２電荷を保存するための第２ストレージノードを含む第２メモリセルを含む。前記第１メモリセルに形成された第１部分と前記第２メモリセルに形成された第２部分を有するビットラインが具備される。前記第１メモリセルに形成された第１部分と前記第２メモリセルに形成された第２部分を有し、前記ビットラインと電気的に接続されるビームラインを含む。前記第１ワードラインに電圧が印加された際、前記ビームラインの第１部分の端部は前記第１ストレージノードと接続されるように移動し、前記第２ワードラインに電圧が印加された際、前記ビームラインの第２部分の端部は前記第２ストレージノードと接続するように移動する。

前記ビットライン及びビームラインはコンタクトプラグを通じて接続されることができる。

前記ビームラインの中心部位は前記コンタクトプラグの上部面と接触されることができる。

前記ビームラインは前記コンタクトプラグに対して実質的に対称な形状を有することができる。

前記第１ストレージノードから伝達を受けた第１電荷は第１部分を通じて前記第２部分の端部と接続された電圧センシング回路へ伝達されることができる。

前記ビームラインの第１端部は前記第１ストレージノードに保存された第１電荷をリードするか或いは前記第１ストレージノードに第１電荷を使うために第１位置から第２位置へ移動できる。

前記第１ワードラインに電圧が印加された際、前記ビームラインの第１端部が前記第１ストレージノードと接触するために、前記ビームラインの第１端部は前記第２位置に位置できる。

前記第１位置と第２位置との第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離と実質的に同一であり得る。

これとは別に、前記第１位置と第２位置間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離よりも短いこともある。

前記ビームラインは第１膜及び第２膜を含むことができ、前記第１膜は前記第２膜と異なる物質を含むことができる。

前記ビームラインは前記ビットラインよりも実質的に短いことがある。

前記第１ワードラインは電圧が印加される際、活性化されることができる。

前記メモリ素子は基板をさらに含み、前記基板上に前記ビットラインが形成され、前記基板はガラス、半導体、またはプラスチックの内、少なくとも１つからなることができる。

前記第１ストレージノードはコンデンサからなることができ、前記コンデンサは第１電極、誘電膜、及び第２電極を含むことができる。

前記第１電極は前記ビームラインの第１端部を受け入れ、前記第２電極は前記導電性プレート上に形成されることができる。

前記第１ストレージノードは絶縁物質によって囲まれている導電性パターンを含むことができる。

前記メモリ素子は導電性プレートがさらに含まれることができ、前記導電性プレート上に前記第１ストレージノードが形成されることができる。

本発明の一目的を達成するために、本発明の実施例によるメモリ素子は、ビットラインと接続され、第１ビームラインを有する一対の第１メモリセルを含む。前記一対の第１メモリセルと隣接して形成されて前記ビットラインと接続され、第２ビームラインを有する別の一対の第２メモリセルを含む。各々のワードラインに電圧が印加される際、前記ビームラインは電荷が保存される各々のストレージノードに接続されるように移動することができる。

前記ビットライン及び各々のビームラインは各々のコンタクトプラグを通じて電気的に接続されることができる。

前記各々のビームラインは各々のコンタクトプラグ上に接触されることができる。

前記各々のビームラインは前記各々のコンタクトプラグに対して実質的に対称されることができる。

前記各々のストレージノードから伝達を受けた電荷は前記ビットラインの端部に接続された電圧センシング回路を通じて伝達を受けることができる。

前記各々のストレージノードに保存された電荷をリードするか或いは各々のストレージノードに電荷を保存するために、前記各々のビームラインの端部は第１位置から第２位置へ移動できる。

前記各々のワードラインに電圧が印加された際、前記各々のビームラインの端部は前記ストレージノードと接触されるため、前記各々のビームラインの端部は前記第２位置に位置できる。

前記第１位置と第２位置間の第１距離は前記各々のワードラインとこれに対応する各々のビームライン間の第２距離と実質的に同一であり得る。

前記第１位置と第２位置間の第１距離は前記各々のワードラインとこれに対応する各々のビームライン間の第２距離よりも短いことがある。

前記各々のビームラインは第１膜及び第２膜を含み、前記第１膜は前記第２膜と互いに異なる物質からなることができる。

前記各々のビームラインは前記ビットラインよりも実質的に短いことがある。

前記各々のワードラインは電圧が印加された際、活性化されることができる。

前記各々のストレージノードはコンデンサからなり、前記コンデンサは第１電極、誘電膜、及び第２電極を含むことができる。

前記各々のストレージノードは絶縁物質によって囲まれている導電性パターンを含むことができる。

前記半導体素子は導電性プレートをさらに含み、前記導電性プレート上に前記各々のストレージノードが形成されることができる。

本発明の一目的を達成するために、本発明の実施例によるメモリ素子は、基板及び前記基板上に形成されたビットラインを含む。前記ビットライン上にはワードラインが具備される。前記ワードライン上にはビームラインが具備される。前記ビームラインと基板との間には電荷を保存するためのコンデンサが具備される。前記ビームラインは前記ワードラインに電圧が印加される際、前記コンデンサと接触するように移動できる。

前記メモリ素子は前記ビットライン及びビームラインと接続されるコンタクトプラグをさらに含むことができる。

前記メモリ素子は前記ビームライン上に複数の細孔を有する第１層間絶縁膜がさらに含まれることができる。

前記メモリ素子は前記第１層間絶縁膜上に第２層間絶縁膜がさらに含まれることができる。

前記コンデンサに保存された電荷をリードするか或いは前記コンデンサに電荷を保存するために、前記ビームラインの第１端部は第１位置から第２位置へ移動できる。

前記ワードラインに電圧が印加された際、前記ビームラインの第１端部が前記コンデンサと接触されるため、前記ビームラインの第１端部は第２位置に位置できる。

前記ビームラインの第２端部は前記コンタクトプラグと接触される。

前記第１部分と第２部分間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離と実質的に同一であることができる。

前記第１部分と第２部分間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離よりも短いことがある。

前記ビームラインは第１膜及び第２膜を含むことができ、前記第１膜は第２膜と互いに異なる物質からなることができる。

前記ワードラインは電圧が印加される際、活性化できる。

前記基板は、ガラス、半導体、またはプラスチックの内の少なくとも１つからなることができる。

前記コンデンサは第１電極、誘電膜、及び第２電極を含むことができる。

前記メモリ素子は導電性プレートがさらに含まれ、前記導電性プレート上に前記コンデンサか形成されることができる。

本発明の一目的を達成するために、本発明の実施例によるメモリ素子の製造方法をもって、基板上に第１セルのビットラインを形成する。前記ビットライン上にワードラインを形成する。前記ワードライン上に第１ギャップを有するビームラインを形成する。前記ビットライン及びビームラインは互いに電気的に接続することができる。前記ビームラインの端部と基板との間にコンデンサを形成する。前記ビームラインの端部は前記コンデンサの上部面と第２ギャップを有する。前記ビーム上に層間絶縁膜を形成する。前記層間絶縁膜上に第２セルのビットラインを形成する。

前記第１ギャップは実質的に前記第２ギャップと同一である。

前記第１ギャップは前記第２ギャップよりも小さい。

本発明の一目的を達成するために、本発明の実施例によるメモリ素子の製造方法をもって、基板上に第１導電膜を形成する。前記基板のペリフェラル領域のトランジスタを形成し、セル領域の基板にビットラインを形成するために、前記導電膜をパターニングする。前記トランジスタとビットライン上に第１層間絶縁膜を形成する。前記セル領域に、前記第１層間絶縁膜上にコンデンサを形成する。前記ペリフェラル領域の第１層間絶縁膜を貫通して第１コンタクトプラグを形成し、前記セル領域の第１層間絶縁膜を貫通して第２コンタクトプラグを形成する。前記第１コンタクトプラグ、第２コンタクトプラグ、及びコンデンサ上に第２導電膜を形成する。前記セル領域にワードラインを形成するために、第２導電膜をパターニングする。前記ワードライン上に第１犠牲膜を形成する。前記第１犠牲膜上にビームラインを形成する。前記ビームライン上に第２犠牲膜を形成する。そして、前記第１及び第２犠牲膜を除去する。

前記方法において、前記第２層間絶縁膜上に複数の細孔を有する第２層間絶縁膜を形成する工程をさらに遂行する。

前記第１及び第２犠牲膜は前記複数の細孔を通じてエッチングケミカルを流入することによって除去されることができる。

前記方法において、前記第２層管絶縁膜上に第３層間絶縁膜を形成する工程をさらに遂行できる。

前記第１犠牲膜は位置別に相互に異なる厚さを有することができる。前記第１犠牲膜は均一な厚さを有することができる。

本発明の一実施例による電気機械的スイッチを示す斜視図である。本発明の一実施例による電気機械的スイッチの移動部分を示す。本発明の一実施例による電気機械的スイッチの移動部分を示す。本発明の一実施例による、ペリフェラル領域及びセル領域を有し、電気機械的スイッチを含むメモリ素子を示す断面図である。本発明の一実施例による、ペリフェラル領域及びセル領域を有し、電気機械的スイッチを含むメモリ素子を示す断面図である。本発明の一実施例による、メモリセルの第１アレイと前記第１アレイ上に形成されるメモリセルの第２アレイを含むメモリ素子を示す断面図である。本発明の一実施例による、メモリセルの第１アレイと前記第１アレイ上に形成されるメモリセルの第２アレイを含むメモリ素子を示す断面図である。本発明の一実施例による、凹んだギャップ（ｄｉｍｐｌｅｄｇａｐ）を有する電気機械的スイッチを含むメモリ素子を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを含むメモリ素子を示す断面図である。本発明の一実施例による、メモリセルの第１アレイと前記第１アレイ上に形成されるメモリセルの第２アレイを含むメモリ素子を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による電気機械的スイッチを含むメモリ素子の形成方法を示す断面図である。本発明の一実施例による、メモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。本発明の一実施例による、メモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。本発明の一実施例による、メモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。本発明の一実施例による、メモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。本発明の一実施例による、メモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。本発明の一実施例による、メモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成する方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による、凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す断面図である。本発明の一実施例による半導体素子を含むシステムを示す。

以下、添付された図面を参照して本発明の実施例による集積回路メモリセル及びその製造方法に対して詳しく説明するが、本発明が下記の実施例に制限されることはなく、本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。添付図面において、基板、層（膜）、電極、領域、パッド、パターン、または構造物のサイズは本発明の明確性に基づくために実際より拡大して図示したものである。本発明において、各層（膜）、領域、電極、プラグ、パッド、パターン、または構造物が基板、各層（膜）、領域、電極、プラグ、パッド、またはパターン上の「上に」、「上部に」、または「下部に」形成されることと言及される場合には各層（膜）、領域、電極、プラグ、パッド、パターン、または構造物が直接基板、各層（膜）、領域、パッド、またはパターン上に形成されるか或いは下に位置することを意味するかまたは別の層（膜）、別の領域、別のパッド、別の電極、別のパターン、または別の構造物が基板上に追加的に形成されることができる。また、物質、層（膜）、領域、パッド、電極、パターン、または構造物が「予備」、「第１」、「第２」、及び／または「第３」と言及される場合、このような部材を限定するためではなく、単に各物質、層（膜）、領域、電極、プラグ、パッド、パターン、または構造物を区分するためである。従って、「予備」、「第１」、「第２」、及び／または「第３」は各物質、層（膜）、領域、電極、プラグ、パッド、パターン、または構造物に対して各々選択的にまたは交換的に使われることができる。一方、添付図面全体において、実質的に同一であるか或いは類似の部材に対しては同一の参照符号を使用する。

図１は、本発明の一実施例による電気機械的スイッチを示す斜視図である。前記電気機械的スイッチはＤＲＡＭ素子のようなメモリ素子を構成するメモリセルに使われることができる。前記電気機械的スイッチは前記メモリ素子ではない別の電気素子にも使うことができる。

図１を参照すれば、電気機械的スイッチはメモリセル内に配置される第１電極及び第２電極を含む。前記第１電極はワードライン１４６であることができ、前記第２電極は空中に浮んでいるビームライン（ｓｕｓｐｅｎｄｅｄｂｅａｍｌｉｎｅ）１６０及び埋立ビットライン１１０を含むビームライン構造であることができる。前記埋立ビットライン１１０はダイレクトコンタクトを通じて前記ビームライン１６０と電気的に接続される。前記ダイレクトコンタクトの例としてはコンタクトプラグ１３６を挙げることができる。前記埋立ビットライン１１０は基板１００上に配置される。前記基板１００は、例えば、ガラス、半導体、またはプラスチックを含むことができる。

一実施例として、前記ビームライン１６０は第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）を含み、前記第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）は互いに反対方向へ延長される。前記第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）は前記コンタクトプラグ１３６と対応する部位から下方に向かって支持されている。一実施例において、前記ビームライン１６０及びコンタクトプラグ１３６の間には導電パターン１４４が具備されることができる。前記ビームライン１６０は前記コンタクトプラグ１３６に対して実質的に対称なように位置できる。前記第１フレキシブル延長部１６０ａの長さは実質的に前記第２フレキシブル延長部１６０ｂの長さと同一である。前記ビームライン１６０の長さは前記埋立ビットライン１１０の長さより実質的にさらに短い。

一実施例において、前記第１フレキシブル延長部１６０ａの移動は前記第２延長部１６０ｂの移動に影響を与えない。例えば、前記第２フレキシブル延長部１６０ｂは動かずに前記第１フレキシブル延長部１６０ａは下方に向かって動くことができる。前記第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）は実質的に曲がっていない形状を有することができる。これとは別の例として、前記第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）は曲がった形状を有することができる。または前記第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）は複数の凹んだ部位及び突出された部位を有することができ、前記第１及び第２フレキシブル延長部（１６０ａ、１６０ｂ）の下にはパターンの突出された部位の表面が配置されることができる。

一実施例において、前記ビームライン１６０は第１膜及び第２膜を含む。前記第１膜は第２膜上に積層されることができる。前記第１膜と第２膜は同一の物質を含むことができる。または前記第１膜と第２膜は互いに異なる物質で形成されることができる。例えば、前記第１膜はシリコン酸化膜（ＳｉＯ_２）またはシリコン酸化膜（ＳｉＮ）を含むことができ、前記第２膜はタンタル（Ｔａ）またはタンタル窒化物（ＴａＮ）のようなタンタルを含む導電物質を含むことができる。前記第１及び第２膜が互いに異なる物質からなるビームラインは前記第１及び第２膜が１つの同一物質からなるビームラインと比較する際、さらにフレキシブルである。

前記第１フレキシブル延長部１６０ａと前記埋立ビットライン１１０の間にはストレージノードが具備される。前記ストレージノードは電荷を保存するための電気的ノードである。前記第１フレキシブル延長部１６０ａとストレージノードが電気的に接続される際、電荷は前記第１フレキシブル延長部１６０ａと前記コンタクトプラグ１３６を通じて前記埋立ビットライン１１０の端部と接続されている電圧センシング回路へ移動できる。一実施例において、前記ストレージノードはコンデンサ１５２の電極ノードであり得る。これとは別の例として、前記ストレージノードは絶縁体によって取り囲まれている電極パターンのノードであり得る。前記コンデンサ１５２は上部電極１３０ａ、下部電極１２６、及び前記上、下部電極の間に配置される誘電膜１２８を含む。

前記コンデンサ１５２は前記第１フレキシブル延長部１６０ａの第１端部と隣接するように配置される。前記第１フレキシブル延長部１６０ａの第２端部は前記コンタクトプラグ上に配置される。前記上部電極１３０ａは、例えば、直方体の形状を有することができる。前記第１フレキシブル延長部１６０ａの第１端部は前記上部電極１３０ａと接触されることができる。一実施例として、前記第１フレキシブル延長部１６０ａの第１端部は前記上部電極１３０ａの中心部と接触されることができる。前記第１フレキシブル延長部１６０ａの第１端部と前記上部電極１３０ａが互いに接触する部分はある地点、ライン、または表面になることができる。一実施例として、前記上部電極１３０ａ上には導電パッドパターン１４８がさらに具備されることができる。

前記垂直方向に対して調べてみると、前記ワードライン１４６は前記第１フレキシブル延長部１６０ａと埋立ビットライン１１０の間の配置されることができる。また、水平方向に対して調べてみると、前記ワードライン１４６は前記第１フレキシブル延長部１６０ａの第２端部と前記コンデンサ１５２の間に配置されることができる。前記ワードライン１４６に電圧が印加された際、前記第１フレキシブル延長部１６０ａの第１端部が下方へ移動することにより前記コンデンサ１５２と接続される。一実施例において、前記第１フレキシブル延長部１６０ａの第１端部は前記導電パッドパターン１４８を通じて前記コンデンサ１５２と電気的に接続されることができる。前記ワードライン１４６は電圧が印加されることによって活性化されることができる。前記ワードライン１４６に電圧が印加されることによって前記第１フレキシブル延長部１６０ａに引力が加わる際、前記ワードライン１４６と前記第１フレキシブル延長部１６０ａ間の距離は非常に近くなるが、前記ワードライン１４６と前記第１フレキシブル延長部１６０ａは互いに接触しないべきである。また、前記第１フレキシブル延長部１６０ａの第１端部は前記コンデンサ１５２の上部電極１３０ａと接触されるか或いは前記上部電極１３０ａ上に形成された導電パッドパターン１４８と接触されるべきである。データのライト動作において、前記接触によって前記コンデンサ１５２には電荷が充電されることができる。これと類似にデータのリード動作を遂行する際、前記ワードライン１４６が前記第１フレキシブル延長部１６０ａに引力を加えることによって前記第１フレキシブル延長部１６０ａの第１端部と上部電極１３０ａまたは前記第１フレキシブル延長部１６０ａの第１端部と上部電極１３０ａの上に形成された導電パッドパターン１４８が互いに接触するようにする。前記にように接触されれば、前記ビットライン１１０は前記コンデンサ１５２内に電荷が存在するかを感知するようになる。

前記第２フレキシブル延長部１６０ｂに対応する第２メモリセルは前記第１フレキシブル延長部１６０ａと対応する第１メモリセルと互いに対称な形状を有する。例えば、ワードライン１４６が前記第２フレキシブル延長部１６０ｂに引力を加える際、前記第２フレキシブル延長部１６０ｂは下方へ移動して前記コンデンサ１５２と接触する。このように、前記ワードライン１４６に電圧が印加されれば、前記第１フレキシブル１６０ａは移動によって前記コンデンサ１５２と接触し、前記第２フレキシブル延長部１６０ｂと対応する別のワードライン１４６に電圧が印加されれば、第２フレキシブル延長部１６０ｂは移動によって前記第２フレキシブル延長部１６０ｂの下に位置する別のコンデンサ１５２と接続する。

前記メモリセルの第１対は前記第１フレキシブル延長部１６０ａを含む第１メモリセルと、前記第２フレキシブル延長部１６０ｂを含む第２メモリセルを含む。前記メモリセルの第２対は前記メモリセルの第１対の構造と実質的に同一構造を有し、前記メモリセルの第１対と隣接する部位に形成される。前記メモリセルの第１及び第２対は前記埋立ビットライン１１０を通じて接続されることができる。このように、規則的な間隔を有して配置される一対以上のメモリセルが前記埋立ビットライン１１０を通じて互いに接続されることができる。前記ワードライン方向に、互いに対称な延長部を有する一対以上のメモリセルが、例えば、規則的な間隔を有しつつ配置されることができる。

図２は、本発明の一実施例による電気機械的スイッチの移動部分を示す。

図２を参照すれば、前記第１フレキシブル延長部１６１ａの第１端部は前記コンデンサ１５２に保存された電荷をリードするかまたはコンデンサ１５２に電荷を保存するために第１位置Ｐ１から第２位置Ｐ２へ移動する。前記ワードライン１４６に電圧が印加される際、前記第１フレキシブル延長部１６１ａの第１端部は前記コンデンサ１５２と接触するために前記第２位置Ｐ２にあるようになる。一実施例において、前記第１位置Ｐ１及び第２位置Ｐ２間の第１距離Ｄ１は前記ワードライン１４６とこれに対応して前記ワードライン１４６の上に位置する前記第１フレキシブル延長部１６１ａ間の第２距離Ｄ２と実質的に同一である。一実施例において、前記第１距離Ｄ１及び第２距離Ｄ２は約１０ｎｍ〜１５ｎｍであり得る。

図３は、本発明の一実施例による電気機械的スイッチの移動部分を示す。

図３を参照すれば、前記ビームライン１６２は第１フレキシブル延長部１６２ａ及び第２フレキシブル延長部１６２ｂを含む。一実施例として第１位置Ｐ３と第２位置Ｐ４間の第１距離Ｄ３は前記ワードライン１４６とこれに対応して前記ワードライン１４６上に位置する前記第１フレキシブル延長部１６２ａ間の第２距離Ｄ４よりさらに短いことがある。一実施例において、前記第１距離Ｄ３は約１０ｎｍ〜１５ｎｍであり、前記第２距離Ｄ４は約２０ｎｍ〜２５ｎｍであり得る。従って、前記ワードライン１４６が前記第１フレキシブル延長部１６２ａに引力が加わる際、前記第２距離Ｄ４が前記第１距離Ｄ３よりさらに長いため、前記第１フレキシブル延長部１６２ａと前記ワードライン１４６が互いに接触することを防ぐことができる。即ち、前記第１距離Ｄ３が０である際にも前記第２距離Ｄ４は一定距離で維持できる。前記ワードライン１４６が前記第１フレキシブル延長部１６２ａと接触すれば、前記ワードライン１４６及び／または前記第１フレキシブル延長部１６２ａが損傷されて動作不良が発生する。前記メモリ素子の動作電圧は前記第２距離Ｄ４が最小距離を維持することができるように下げることができる。

図４は本発明の一実施例による、ペリフェラル領域に形成されたＭＯＳトランジスタ及びセル領域に形成された電気機械的スイッチを含むメモリ素子を示す断面図である。

図４を参照すれば、前記セル領域の基板１００にトレンチ素子分離膜１０２ｂが具備される。前記基板１００は半導体基板であり得る。前記基板１００及びトレンチ素子分離膜１０２ｂ上には埋立ビットライン１１０が形成される。前記埋立ビットライン１１０は導電膜パターン１０４、前記導電膜パターン１０４上に位置するマスクパターン１０８を含む。前記埋立ビットライン１１０上には第１層間絶縁膜１１４が形成される。前記第１層間絶縁膜１１４を貫通し、前記埋立ビットライン１１０の導電膜パターン１０４と接触するコンタクトプラグ１３６が具備される。前記コンタクトプラグ１３６上には導電パッドパターン１４４が形成されることができる。前記導電パッドパターン１４４上にはビームライン１６０が形成されることができる。前記ビームライン１６０と前記第１層間絶縁膜１１４上に位置する第２層間絶縁膜１３４間にはワードライン１４６が具備される。前記ワードライン１４６及び第１フレキシブル延長部１６０ａ間は第２距離ｄ２ほど離隔されることができる。前記ビームライン１６０の端部と隣接する部分と第１層間絶縁膜１１４間にはコンデンサ１５２が具備される。一実施例において、前記導電パッドパターン１４８が前記コンデンサ１５２上に具備されることができる。前記ビームライン１６０と導電パッドパターン１４８間は第１距離ｄ１ほど離隔されることができる。前記ワードライン１４６に電圧が印加されなかった際、前記第１及び第２距離（ｄ１、ｄ２）は実質的に同一である。

ペリフェラル領域において、前記基板１００にはトレンチ素子分離膜１０２ａが形成される。前記基板１００上にはゲート電極１０６及びマスクパターン１０８を含むＭＯＳトランジスタが形成される。前記ゲート電極１０６及びマスクパターン１０８を取り囲むゲートスペーサー１１６が具備される。前記ゲートスペーサー１１６に隣接する基板にはソース／ドレイン領域１１８が形成される。前記ペリフェラル領域のゲート電極１０６及び前記セル領域の導電性パターン１０４は同様の膜として形成されることができる。前記層間絶縁膜（１１４、１３４）を貫通して前記ソース／ドレイン１１８と接触するコンタクトプラグ１３６が具備される。前記コンタクトプラグ１３６上には導電性ラインパターン１５０が具備される。

図５は、本発明の一実施例による、ペリフェラル領域及びセル領域を有し、電気機械的スイッチを含むメモリ素子を示す断面図である。

図５を参照すれば、セル領域に、前記図４に図示されたのと類似する構造の電気機械的スイッチが基板３００上に形成される。前記基板３００はシリコン物質からなっていない基板を使うことができるため、前記基板にトレンチ素子分離膜を省略することができる。前記基板３００は、例えば、ガラスまたはプラスチックを含むことができる。ペリフェラル領域に、前記ＭＯＳトランジスタに代わって電気機械的スイッチが具備されることができる。

図６は、本発明の一実施例による、ペリフェラル領域にＭＯＳトランジスタを含む積層構造を有するメモリ素子の断面図である。

図６を参照すれば、セル領域において、前記ビームライン１６０上に複数の微細な細孔２０６を含む層間絶縁膜２０４が配置される。前記ビームライン１６０と層間絶縁膜２０４間にはギャップ（ｇａｐ）が生成されている。ペリフェラル領域の基板１００上には前記ＭＯＳトランジスタが形成される。前記層間絶縁膜は前記導電性ラインパターン１５０上に形成される。前記セル領域及びペリフェラル領域において、前記層間絶縁膜２０４の上を覆う上部絶縁膜２０８が具備される。前記上部絶縁膜２０８上には電気機械的スイッチを含むまた別のメモリセルアレイが具備される。このように、メモリセルからなる第１アレイ及び第２アレイが積層されることができる。一実施例として、メモリセルからなる追加アレイがさらに積層されることができる。

図７は、本発明の一実施例による積層構造を有するメモリ素子を示す断面図である。

図７を参照すれば、メモリセルの第１アレイ領域４００に該当する基板３００上に電気機械的スイッチが形成される。前記メモリセルの第１アレイ４００上にはメモリセルの第２アレイ５００が具備される。前記メモリセルの第２アレイ５００は、セル領域及びペリフェラル領域に前記電気機械的スイッチを含む。

図８は、本発明の一実施例による、ペリフェラル領域にＭＯＳトランジスタとセル領域に電気機械的スイッチを含むメモリ素子を示す断面図である。

図８を参照すれば、ビームライン１６４は凹んだギャップ（ｄｉｍｐｌｅｄｇａｐ）を有する。即ち、第１距離ｄ３は第２距離ｄ４よりさらに短い。前記メモリ素子で前記凹んだギャップが使われれば、前記ワードライン（この前記ビームラインに引力を加える際、前記ビームラインが前記ワードラインと接触されることを防ぐことができる。また、前記第１距離が減少されるべきであるため、前記メモリ素子の動作電圧は減少されるべきである。一実施例として、前記ビームラインは複数の凹んだ部位を有することができ、前記ビームラインの下には突出された部位の表面が配置されることができる。

図９は、本発明の一実施例によるセル領域及びペリフェラル領域に電気機械的スイッチを含むメモリ素子を示す断面図である。

図９を参照すれば、前記セル領域の電気機械的スイッチには前記ビームライン１６４と前記導電パッドパターン１４８との間に凹んだギャップが生成されている。前記導電パッドパターン１４８は前記コンデンサ１５２上に形成されている。別の例として、前記コンデンサ１５２上に前記導電パッドパターン１４８が具備されていない場合には、前記セル領域の前記電気機械的スイッチは前記ビームライン１６４とコンデンサ１５２との間に凹んだギャップが生成されている。前記ペリフェラル領域において、前記電気機械的スイッチは前記ビームライン１６４及び導電パッドパターン１４８間に凹んだギャップを含み、前記導電パッドパターン１４８は前記層間絶縁膜１３４上に形成される。

図１０は、本発明の一実施例による、ペリフェラル領域に形成されたＭＯＳトランジスタとセル領域に形成された電気機械的スイッチを含むメモリ素子を示す断面図である。

図１０を参照すれば、メモリセルの第１及び第２アレイ内の電気機械的スイッチは前記ビームライン１６４と前記導電パッドパターン１４８との間に凹んだギャップを含んでいる。これとは別の例として、前記メモリセルの第１及び第２アレイ内の電気機械的スイッチは前記ビームライン１６４とコンデンサ１５２との間に凹んだギャップを含み、前記コンデンサ１５２は前記ビームライン１６４の端部と直接的に接触される。

図１１〜図２２は、本発明の一実施例による電気機械的スイッチを有するメモリ素子の形成方法を示す。

図１１を参照すれば、基板１００にトレンチ素子分離膜（１０２ａ、１０２ｂ）を形成する。前記基板１００は、例えば、シリコンを含むことができる。前記トレンチ素子分離膜（１０２ａ、１０２ｂ）は後に随行される化学機械的研磨工程でディッシングが発生されることを防ぐために形成される。

図１２を参照すれば、前記ペリフェラル領域にＭＯＳトランジスタ１１２を形成する。前記セル領域には前記導電膜１０４及びマスクパターン１０８を含む埋立ビットライン１１０を形成する。前記トレンチ素子分離膜１０２ａ及び基板１００上に絶縁膜９９を形成する。前記導電膜１０４及びマスク膜１０８は前記絶縁膜９９上に形成される。前記導電膜１０４は低抵抗を有する物質からなることができる。前記導電膜１０４として使用できる物質の例としては金属、金属シリサイド、またはドーピングされた半導体物質を上げることができる。前記ペリフェラル領域に形成されるＭＯＳトランジスタ１１２のゲート電極１０６は前記マスク膜１０８及び導電膜１０４をパターニングすることによって形成されることができる。前記ゲート電極１０６の周辺にスペーサー１１６を形成する。前記スペーサー１１６の両側の基板にソース／ドレイン領域１１８を形成する。

図１３を参照すれば、前記第１層間絶縁膜１１４は前記埋立ビットライン１１０のマスクパターン１０８及び前記ＭＯＳトランジスタ１１２上に形成される。前記第１層間絶縁膜１１４上に第１電極１２０を形成する。前記第１電極１２０上には誘電膜１２２を形成する。前記誘電膜１２２上には第２電極１２４を形成する。前記第１電極１２０は多層構造を有することができる。前記第１電極１２０はバリア金属膜１２０ａ、金属膜１０２ｂ、及びキャッピング膜１２０ｃに形成されることができる。前記バリア金属膜１２０ａは例えば、チタンまたはチタン窒化物を含むことができる。前記金属膜１２０ｂは例えば、タングステンを含むことができる。前記キャッピング膜１２０ｃは例えば、チタン窒化物を含むことができる。一実施例として、前記誘電膜１２２は例えば、酸化物‐窒化物‐酸化物（ＯＮＯ）、アルミニウム酸化物、ジルコニウム酸化物、ハフニウム酸化物、タンタル酸化物、またはこれらの混合物を含むことができる。前記第２電極１２４はまた複合膜構造を有することができる。前記第２電極１２４はバリア膜１２４ａ及び金属膜１２４ｂを含むことができる。前記バリア膜１２４ａは例えば、チタン窒化物を含むことができる。前記金属膜１２４ｂは例えば、タングステンを含むことができる。図１４を参照すれば、前記第１電極１２０、前記誘電膜１２２及び前記第２電極１２４をエッチングすることによって、予備コンデンサ１３２が形成される。

図１５及び図１６を参照すれば、前記第１層間絶縁膜１１４上に前記第２層間絶縁膜１３４を形成する。前記第１コンタクトプラグ１３６は前記層間絶縁膜（１３４、１１４）を貫通して形成される。前記第１コンタクトプラグ１３６は前記埋立ビットライン１１０と接触する。ペリフェラル領域には、前記層間絶縁膜（１３４、１１４）を貫通する第２コンタクトプラグ１３８が形成される。前記第２コンタクトプラグ１３８はソース／ドレイン領域１１８と接触する。前記コンタクトプラグ（１３６、１３８）は例えば、チタン、チタン窒化物、タングステン、アルミニウム、または銅を含むことができる。

図１７及び図１８を参照すれば、前記ワードライン１４６及び導電パッドパターン１４４を形成する。具体的に、前記予備コンデンサ１３２、コンタクトプラグ（１３６、１３８）、及び前記第２層間絶縁膜１３４上に導電膜１４０ａを形成する。前記導電膜１４０ａ上にキャッピング膜１４０ｂを形成する。前記導電膜１４０ａ及びキャッピング膜１４０ｂは導電パターン１４０を構成する。前記キャッピング膜１４０ｂは前記コンデンサとビームラインとの間の接触特性を向上させる。前記キャッピング膜１４０ｂ上にマスクパターン１４２が形成される。前記マスクパターン１４２を使用し、前記キャッピング膜１４０ｂ及び導電膜１４０ａをエッチングする。図１８を参照すれば、前記導電パッドパターン１４４は導電パターン１４４ａ上に形成されたキャッピング膜１４４ｂを含む。前記ワードライン１４６は前記導電パターン１４６ａ上に形成されたキャッピング膜１４６ｂを含む。前記導電パターン１４８ａは前記導電パターン１４８ａ上に形成されたキャッピング膜１４８ｂを含む。

図１９、図２０及び２１を参照すれば、前記導電パッドパターン１４４の上部表面を露出する開口部１５８を有する犠牲膜１５６を形成する。前記犠牲膜１５６は前記導電パッドパターン（１４４、１４８）及び前記層間絶縁膜１５４上に形成される。前記犠牲膜１５６は前記層間絶縁膜１５４と異なるエッチング選択比を有する。また、前記犠牲膜１５６は後続工程で前記犠牲膜１５６上に形成されてビームライン１６０へ提供される物質とも互いに異なるエッチング選択比を有する。例えば、前記犠牲膜１５６はポリシリコン、原子層酸化膜、シリコンゲルマニウム、シリコン窒化物、ドーピングされたシリコン、またはドーピングされたシリコン酸化物を使用して形成されることができる。前記ビームライン１６０及び前記ワードライン１４６間の第２距離と前記ビームライン１６０及びコンデンサ上に形成された導電パッドパターン１４４間の第１距離は前記犠牲膜１５６の厚さを変化させて調節することができる。前記第１及び第２距離は犠牲膜１５６の厚さに対応され、前記犠牲膜１５６は後続工程を通じて除去される。一実施例として、前記犠牲膜１５６はセル領域の全体にわたって実質的に同一厚さを有することができる。従って、前記第１及び第２距離は同一であり得る。

図２１及び２２を参照すれば、前記犠牲膜１５６上に高い弾性及び復元力を有する前記ビームライン１６０が形成される。前記ビームライン１６０は例えば、チタン、チタン窒化物、チタン金属合金、タンタル、タンタル窒化物、タンタル金属合金、またはカーボンナノチューブを含む単一膜構造を有することができる。一実施例として、前記ビームライン１６０は２層構造を有することができ、第１膜が第２膜上に積層されることができる。例えば、前記第１膜はシリコン酸化物またはシリコン窒化物を含み、前記第２膜はチタン、チタン窒化物、チタン金属合金、タンタル、タンタル窒化物、タンタル金属合金、またはカーボンナノチューブのような導電物質を含むことができる。一実施例として、前記ビームライン１６０は多層の積層構造を有することができる。例えば、３層構造である場合、前記第１膜はシリコン酸化物を含み、前記第２膜はチタン窒化物及び第３膜はタンタル窒化物を含むことができる。前記ビームライン１６０は前記コンタクトプラグ１３６上に形成されている導電パッドパターン１４４に接触される形状を有する。一実施例として、前記ビームライン１６０は蒸着工程を通じて前記導電パッドパターン１４４上に形成されるため前記ビームライン１６０は前記導電パッドパターン１４４に直接付着された形状を有する。前記犠牲膜１５６は、例えば湿式エッチング工程、クリティカルポイントドライヤー（ｃｒｉｔｉｃａｌｐｏｉｎｔｄｒｙｅｒ，ＣＰＤ）またはプラズマ化学乾式エッチングを通じて除去されることができる。

図２３〜図２８は本発明の一実施例によってメモリセルの第１アレイ上にメモリセルの第２アレイを形成する方法を示す断面図である。一実施例として、メモリセルの積層膜は１つまたはその以上に積層されることができる。メモリセルの第１アレイとしては、図１１〜図２２を参照に説明した一実施例の第１アレイが使用できる。

図２３及び２４を参照すれば、前記ビームライン１６０上に追加犠牲膜２００を形成する。前記追加犠牲膜２００はペリフェラル領域及びセル領域に各々形成される。前記ペリフェラル領域の追加犠牲膜２００を除去する。一実施例として、前記追加犠牲膜２００は前記犠牲膜１５６と同一物質からなることができる。前記追加犠牲膜及び犠牲膜（２００、１５６）は後続工程で共に除去される。これによって、前記ビームライン１６０の周辺には空間が生成される。前記ビームライン１６０の下に生成された空間を通じて前記ビームライン１６０は上側方向及び下側方向へ移動する。前記空間は真空状態であり得る。または、前記空間は窒素のような不活性ガスで埋めることできる。

図２５及び２６を参照すれば、前記追加犠牲膜２０２上に絶縁膜２０４を形成する。前記絶縁膜２０４は複数の細孔２０６を有する。前記細孔２０６は前記犠牲膜（１５６、２０２）を除去することにおいて使用されるガスまたはケミカルが伝達される経路として使われることができる。また、前記除去された犠牲膜（１５６、２０２）は前記細孔２０６を通じて移動できる。例えば、前記犠牲膜（１５６、２０２）を湿式エッチング工程を通じて除去する工程において、エッチング液は細孔２０６を通じて伝達できる。前記細孔２０６は１０〜２０ｎｍの直径を有することができる。一実施例として、前記細孔２０６は規則的パターンで形成されることができる。一実施例として、前記絶縁膜２０４は前記追加犠牲膜２０２上に形成され、前記細孔２０６は前記絶縁膜２０４内に形成されることができる。前記絶縁膜２０４は例えば、ポリスチレン（ｐｏｌｙｓｔｙｒｅｎｅ）またはポリメチル・メタクリレート（ＰＭＭＡ）を含むことができる。

図２７及び２８を参照すれば、前記細孔を有する絶縁膜２０４上に上部絶縁膜２０８を形成する。前記上部絶縁膜２０８上にメモリセルの上部アレイが形成される。メモリセルの下部アレイを形成するために、基板１００が使用されるべきである。しかし、前記メモリセルの上部アレイを形成する際には前記基板１００が具備されずに省略されることもある。その理由は、本発明の一実施例による電気機械的スイッチを絶縁膜上に直接形成できるためである。

図２９〜図３４は、本発明の一実施例による凹んだギャップ部位を有する電気機械的スイッチの形成方法を示す。

図２９及び３０を参照すれば、前記導電パッドパターン１４４及びワードライン１４６上に第１犠牲膜１５６を形成する。前記コンデンサ１５２と対向する前記第１犠牲膜１５６を除去する。

図３１及び３２を参照すれば、前記第１犠牲膜１５６ａ及び前記コンデンサ上に位置する導電パッドパターン１４８上に第２犠牲膜１９８を形成する。前記コンタクトプラグ１３６と対向している第１及び第２犠牲膜（１５６ａ、１９８）をエッチングすることによって開口部１５８を形成する。前記開口部１５８は前記導電パッドパターン１４８の上部表面を露出する。

図３３及び３４を参照すれば、前記第２犠牲膜１９８及び前記導電パッドパターン１４８上に前記ビームライン１６４を形成する。第１及び第２犠牲膜（１５６ａ、１９８）を除去する。従って、第１及び第２距離（ｄ３、ｄ４）を有して前記ワードライン１４６及び導電パッドパターン１４８と離隔されたビームライン１６０が完成される。一実施例として、前記第１距離ｄ３は約１０〜１５ｎｍで、前記第２距離ｄ４は約２０〜２５ｎｍであり得る。

図３５及び３６は、本発明の一実施例による凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す。

図３５及び３６を参照すれば、前記導電パッドパターン１４４及びワードライン１４６上に前記第１犠牲膜１５６を形成する。次に、前記第１犠牲膜１５６上に第２犠牲膜１７０を形成する。前記コンデンサ１５２と対向している第２犠牲膜１７０部分を除去する。次に、前記コンタクトプラグ１３６上の導電パッドパターン１４４の上部表面を露出する開口部１６０を形成する。これによって、第２犠牲膜パターン１７０ａが形成される。その後、前記開口部１６０内部を埋めつつ、前記第２犠牲膜パターン１７０ａ上にビームライン１６４を形成する。次に、前記第１犠牲膜１５６及び第２犠牲膜パターン１７０ａを除去する。

図３７及び３８は、本発明の一実施例による凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す。

図３７及び３８を参照すれば、前記導電パッドパターン１４４及びワードライン１４６上に犠牲膜１８０ａを形成する。前記コンデンサ１５２と対向する部位の犠牲膜１８０ａは前記ワードライン１４６と対向する部位の犠牲膜１８０ａよりさらに薄い。前記コンタクトプラグ１３６上に位置する導電パッドパターン１４４の上部面を露出する開口部１５８を形成する。その後、前記開口部１５８の内部及び前記犠牲膜パターン１８０ｂ上にビームライン１６４を形成する。次に、前記犠牲膜１８０ｂを除去する。

図３９及び４１は、本発明の一実施例による凹んだギャップを有する電気機械的スイッチを形成するための犠牲膜の形成方法を示す。

図３９、図４０、及び図４１を参照すれば、前記導電パッドパターン１４４及びワードライン１４６上に犠牲膜１９０を形成する。前記コンデンサと対向する部位の犠牲膜１９０の一部を選択的に酸化させる。前記犠牲幕１９０において酸化された部位１９２は後続工程を通じて除去される。従って、前記犠牲膜１９０において前記部位１９０ｂはさらに薄くなる。前記コンタクトプラグ１３８上に位置する導電パッドパターン１４４の上部面を露出する開口部１５８を形成する。前記開口部１５８の内部及び前記犠牲膜１９０上にビームライン１６４を形成する。次に、前記犠牲膜１９０を除去する。

図４２は、本発明に一実施例によるメモリ素子を含むシステムを示す。

図４２を参照すれば、システム５００はコントローラー５１０、入出力素子５２０、メモリ５３０、インターフェース５４０、及び信号バス５５０を含む。前記システム５００はパーソナルデータアシスタンス（ＰＤＡ）、ポータブルコンピュータ、ウェブタブレット（ｗｅｂｔａｂｌｅｔ）、無線電話、携帯電話、デジタル音楽プレイヤー、またはメモリカードのようなモバイルシステムを含むことができる。一実施例として、前記システムは情報送受信のための全てのシステムを含むことができる。前記コントローラー５１０は、例えば、マイクロプロセッサー、デジタルシグナルプロセッサー、またはマイクロコントローラーを含むことができる。前記入出力素子５２０はキーパッド、キーボード、またはディスプレーを含むことができる。前記メモリ５３０は、本発明によるメモリ素子を含む。前記メモリ５３０はコントローラーによって実行される命令を保存できる。前記メモリ５３０及び前記インターフェース５４０は前記信号バス５５０と結合されることができる。前記システム５００はコミュニケーションネットワークにデータを伝送するためのインターフェースまたは前記コミュニケーションネットワークからデータの伝送を受けるためのインターフェースを使用できる。

本発明の一実施例は電気機械的スイッチを含むメモリ素子を提供する。前記メモリ素子は前記電気機械的スイッチにおいてのジャンクション漏洩がほとんどないため、電荷保有能力が優れている。

本発明の一実施例は電気機械的スイッチを含むメモリ素子を提供する。前記電気機械的スイッチは互いに異なる多様なタイプの基板上に形成できるため、前記メモリ素子は多様な基板に具現されることができる。

本発明の一実施例において、メモリセルの多層に積層されたアレイを有する積層構造のメモリ素子を提供する。２つの隣り合うメモリセルのアレイの間に基板が具備されなくても結構であるため、多層アレイを使用して高い集積度を有するようにすることができる。

本発明の一実施例において、回路を開放するか或いは段落するためのスイッチとして使用される電極（例えば、ビームライン）を含む電気機械的スイッチを提供する。従って、回路を開放するか或いは段落するための追加的なスイッチを具備されなくてもいい。

本発明の一実施例においてＭＯＳトランジスタよりさらに小さいサイズの電機機械的スイッチを含むメモリ素子を提供する。これによって、本発明の一実施例による前記メモリ素子の大きさはさらに減少できる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

Claims

メモリセル内に具備され、電荷を保存するためのストレージノードと、
メモリセル内に具備される第１電極及び第２電極とを含み、
前記第１電極は第２部分と電気的に接続される第１部分を含み、前記第１部分は前記第２部分に電圧が印加された際、移動して前記ストレージノードと接続することを特徴とするメモリ素子。
電圧センシング回路が前記第２部分の端部と接続することを特徴とする請求項１記載のメモリ素子。
前記第１部分及び第２部分はコンタクトプラグを通じて接続することを特徴とする請求項１記載のメモリ素子。
前記第１部分の第１端部は前記ストレージノードに保存された電荷をリードするか或いは前記ストレージノードに電荷を保存するために、第１位置から第２位置へ移動することを特徴とする請求項３記載のメモリ素子。
前記第２電極に電圧が印加される際、前記第１部分の第１端部が前記ストレージノードと接触するために前記第１部分の第１端部は前記第２位置に位置することを特徴とする請求項４記載のメモリ素子。
前記第１部分の第２端部がコンタクトプラグ上に接触することを特徴とする請求項５記載のメモリ素子。
前記第１位置及び第２位置間の第１距離は前記第２電極と前記第１電極の第１部分間の第２距離と実質的に同一であることを特徴とする請求項６記載のメモリ素子。
前記第１位置及び第２位置間の第１距離は前記第２電極と前記第１電極の第１部分間の第２距離よりも短いことを特徴とする請求項６記載のメモリ素子。
前記第１部分は少なくとも２層の膜を含むことを特徴とする請求項１記載のメモリ素子。
前記第１部分は前記第２部分よりも実質的に短いことを特徴とする請求項１記載のメモリ素子。
前記第２電極は電圧が印加される際、活性化されることを特徴とする請求項１記載のメモリ素子。
基板をさらに含み、前記基板上に第２部分が形成され、前記基板はガラス、半導体、またはプラスチックの内、少なくとも１つからなることを特徴とする請求項１記載のメモリ素子。
前記ストレージノードは第３電極、誘電膜、及び第４電極を含むコンデンサを含むことを特徴とする請求項４記載のメモリ素子。
前記第３電極は前記第１部分の第１端部を受け入れ、前記第４電極は導電性プレート上に形成されることを特徴とする請求項１３記載のメモリ素子。
前記ストレージノードは絶縁物質によって囲まれている導電性パターンを含むことを特徴とする請求項１記載のメモリ素子。
導電性プレートがさらに含まれ、前記導電性プレート上に前記ストレージノードが形成されることを特徴とする請求項１記載のメモリ素子。
前記第１電極はビットラインを含み、前記第２電極はワードラインを含むことを特徴とする請求項１記載のメモリ素子。
第１ワードライン及び第１電荷を保存するための第１ストレージノードを含む第１メモリセルと、
第２ワードライン及び第２電荷を保存するための第２ストレージノードを含む第２メモリセルと、
前記第１メモリセルに形成された第１部分と前記第２メモリセルに形成された第２部分を有するビットラインと、
前記第１メモリセルに形成された第１部分と前記第２メモリセルに形成された第２部分を有し、前記ビットラインと電気的に接続されるビームラインとを含み、
前記第１ワードラインに電圧が印加された際、前記ビームラインの第１部分の端部は前記第１ストレージノードと接続されるように移動し、前記第２ワードラインに電圧が印加される際、前記ビームラインの第２部分の端部は前記第２ストレージノードと接続するように移動することを特徴とするメモリ素子。
前記ビットライン及びビームラインはコンタクトプラグを通じて接続することを特徴とする請求項１８記載のメモリ素子。
前記ビームラインの中心部位は前記コンタクトプラグの上部面と接触することを特徴とする請求項１９記載のメモリ素子。
前記ビームラインは前記コンタクトプラグに対して実質的に対称な形状を有することを特徴とする請求項２０記載のメモリ素子。
前記電圧センシング回路は前記ビットラインの端部と接続されることを特徴とする請求項１８記載のメモリ素子。
前記第１ストレージノードに保存された第１電荷をリードするか或いは前記第１ストレージノードに第１電荷を保存するため、前記ビームラインの第１端部が第１位置から第２位置へ移動することを特徴とする請求項１８記載のメモリ素子。
前記第１ワードラインに電圧が印加された際、前記ビームラインの第１端部が前記第１ストレージノードと接触するため、前記ビームラインの第１端部は前記第２位置に位置することを特徴とする請求項２３記載のメモリ素子。
前記第１位置と第２位置間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離と実質的に同一であることを特徴とする請求項２３記載のメモリ素子。
前記第１位置と第２位置間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離よりも短いことを特徴とする請求項２３記載のメモリ素子。
前記ビームラインは少なくとも２層の膜を含むことを特徴とする請求項１８記載のメモリ素子。
前記ビームラインは前記ビットラインよりも実質的に短いことを特徴とする請求項１８記載のメモリ素子。
前記第１ワードラインは電圧が印加される際、活性化されることを特徴とする請求項１８記載のメモリ素子。
基板をさらに含み、前記基板上に前記ビットラインが形成され、前記基板はガラス、半導体、またはプラスチックの内、少なくとも１つからなることを特徴とする請求項１８記載のメモリ素子。
前記ストレージノードは第１電極、誘電膜、及び第２電極を含むコンデンサを含むことを特徴とする請求項１８記載のメモリ素子。
前記第１電極は前記ビームラインの第１端部を受け入れ、前記第２電極は前記導電性プレート上に形成されることを特徴とする請求項３１記載のメモリ素子。
前記第１ストレージノードは絶縁物質によって囲まれている導電性パターンを含むことを特徴とする請求項１８記載のメモリ素子。
導電性プレートがさらに含まれ、前記導電性プレート上に前記第１ストレージノードが形成されることを特徴とする請求項１８記載のメモリ素子。
ビットラインと接続され、第１ビームラインを有する一対の第１メモリセルと、
前記一対の第１メモリセルと隣接して形成され、前記ビットラインと接続され、第２ビームラインを有する別の一対の第２メモリセルと、
各々のワードラインに電圧が印加される際、前記各々のビームラインは電荷が保存される各々のストレージノードに接続するように移動することを特徴とするメモリ素子。
前記ビットライン及び各々のビームラインは各々のコンタクトプラグを通じて電気的に接続されることを特徴とする請求項３５記載のメモリ素子。
前記各々のビームラインは各々のコンタクトプラグ上に接触されることを特徴とする請求項３６記載のメモリ素子。
前記各々のビームラインは前記各々のコンタクトプラグに対して実質的に対称であること特徴とする請求項３７記載のメモリ素子。
前記ビットラインの端部に電圧センシング回路が接続されることを特徴とする請求項３５記載のメモリ素子。
前記各々のストレージノードに保存された電荷をリードするか或いは各々のストレージノードに電荷を保存するため、前記各々のビームラインの端部が第１位置から第２位置へ移動することを特徴とする請求項３５記載のメモリ素子。
前記各々のワードラインに電圧が印加された際、前記各々のビームラインの端部が前記ストレージノードと接触するため、前記各々のビームラインの端部は前記第２位置に位置することを特徴とする請求項４０記載のメモリ素子。
前記第１位置と第２位置間の第１距離は前記各々のワードラインとこれに対応する各々のビームライン間の第２距離と実質的に同一であることを特徴とする請求項４０記載のメモリ素子。
前記第１位置と第２位置間の第１距離は前記各々のワードラインとこれに対応する各々のビームライン間の第２距離よりも短いことを特徴とする請求項４１記載のメモリ素子。
前記各々のビームラインは少なくとも２層の膜を含むことを特徴とする請求項３５記載のメモリ素子。
前記各々のビームラインは前記ビットラインより実質的にさらに短いことを特徴とする請求項３５記載のメモリ素子。
前記各々のワードラインは電圧が印加された際、活性化されることを特徴とする請求項３５記載のメモリ素子。
基板をさらに含み、前記基板上に前記ビットラインが形成され、前記基板はガラス、半導体、またはプラスチックの内、少なくとも１つからなることを特徴とする請求項３５記載のメモリ素子。
各々のストレージノードは第１電極、誘電膜、及び第２電極を含むコンデンサを含むことを特徴とする請求項３５記載のメモリ素子。
前記第１電極は前記各々のビームラインの第１端部を受け入れ、前記第２電極は前記導電性プレート上に形成されることを特徴とする請求項４８記載のメモリ素子。
前記各々のストレージノードは絶縁物質によって囲まれている導電性パターンを含むことを特徴とする請求項３５記載のメモリ素子。
導電性プレートがさらに含まれ、前記導電性プレート上に前記各々のストレージノードが形成されることを特徴とする請求項３５記載のメモリ素子。
基板と、
前記基板上に形成されたビットラインと、
前記ビットライン上に形成されたワードラインと、
前記ワードライン上に形成されたビームラインと、
前記ビームラインと基板の間に具備され、電荷を保存するためのコンデンサとを含み、
前記ビームラインは前記ワードラインに電圧が印加される際、前記コンデンサと接触するように移動することを特徴とするメモリ素子。
前記ビットライン及びビームラインと接続するコンタクトプラグをさらに含むことを特徴とする請求項５２記載のメモリ素子。
前記ビームライン上に複数の細孔を有する第１層間絶縁膜がさらに含まれることを特徴とする請求項５２記載のメモリ素子。
前記第１層間絶縁膜上に形成された第２層間絶縁膜がさらに含まれることを特徴とする請求項５４記載のメモリ素子。
前記コンデンサに保存された電荷をリードするか或いは前記コンデンサに電荷を保存するため、前記ビームラインの第１端部が第１位置から第２位置へ移動することを特徴とする請求項５２記載のメモリ素子。
前記ワードラインに電圧が印加される際、前記ビームラインの第１端部が前記コンデンサと接触されるため、前記ビームラインの第１端部は第２位置に位置することを特徴とする請求項５３記載のメモリ素子。
前記ビームラインの第２端部は前記コンタクトプラグと接触することを特徴とする請求項５３記載のメモリ素子。
前記第１位置と第２位置間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離と実質的に同一であることを特徴とする請求項５６記載のメモリ素子。
前記第１位置と第２位置間の第１距離は前記第１ワードラインとこれに対応する前記ビームライン間の第２距離よりも短いことを特徴とする請求項５６記載のメモリ素子。
前記ビームラインは少なくとも２層の膜を含むことを特徴とする請求項５２記載のメモリ素子。
前記ビームラインは前記ビットラインよりも実質的に短いことを特徴とする請求項５２記載のメモリ素子。
前記ワードラインは電圧が印加される際、活性化されることを特徴とする請求項５２記載のメモリ素子。
前記基板は、ガラス、半導体、またはプラスチックの内、少なくとも１つからなることを特徴とする請求項５２記載のメモリ素子。
前記コンデンサは第１電極、誘電膜、及び第２電極を含むことを特徴とする請求項５２記載のメモリ素子。
前記第１電極は前記ビームラインの第１端部を受け入れ、前記第２電極は前記導電性プレート上に形成されることを特徴とする請求項６５記載のメモリ素子。
導電性プレートがさらに含まれ、前記導電性プレート上に前記コンデンサが形成されることを特徴とする請求項５２記載のメモリ素子。