JP2002289811A - 強誘電体メモリ及びそのデータ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 結晶歪を導入した強誘電体キャパシタを用い
て、書き込み速度の向上及び、長時間保持後のみ出しに
おける信号強度の劣化の抑制を可能とした強誘電体メモ
リ及びそのデータ書き込み方法を提供する。 【解決手段】 ＳｒＴｉＯ₃単結晶基板１上に、ＳｒＲ
ｕＯ₃下部電極２、（Ｂａ，Ｓｒ）ＴｉＯ₃強誘電体膜３
及び、ＳｒＲｕＯ₃上部電極４を順次エピタキシャル成
長して、強誘電体キャパシタが構成される。強誘電体キ
ャパシタは、上部電極４側が正となる第１の分極状態
と、上部電極４側が負となる第２の分極状態とを不揮発
に記憶するものであって、データ書き込みに先立って、
強誘電体キャパシタに対して、上部電極４側に下部電極
２より高い電圧を印加して強誘電体膜３を第１の分極状
態に設定する初期化モードを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、エピタキシャル
成長した強誘電体膜を記憶媒体とする強誘電体メモリ及
びそのデータ書き込み方法に関する。

【０００２】

【従来の技術】近年、記憶媒体として強誘電体膜を有す
る強誘電体キャパシタを用いた記憶装置（強誘電体メモ
リ）の開発が行われており、一部では既に実用化がなさ
れている。強誘電体メモリは不揮発性であり、電源をオ
フにした後も記憶内容が失われない、膜厚が十分薄い場
合には自発分極の反転速度が速いため高速の書き込み・
読み出しが可能である、などの優れた特徴を有する。

【０００３】強誘電体メモリは１ビットのメモリセルを
１つのトランジスタと１つの強誘電体キャパシタとで構
成することが可能であるため、大容量化にも適してい
る。強誘電体メモリの強誘電体膜材料としては、現在、
ジルコン酸チタン鉛（以下、ＰＺＴ）やＢｉ層状化合物
が主に用いられている。しかしながら、ＰＺＴやＢｉ層
状化合物を用いた場合、ＰｂやＢｉが融点の低い金属元
素であるため、良質な薄膜を高い再現性で作製すること
が困難である。すなわち、ＰｂやＢｉは融点が低いた
め、高温で熱処理を施した場合に蒸発したり、電極への
拡散を生じたりしてしまう。その結果、強誘電体膜の組
成が設計値からずれ、所望な強誘電性を得ることができ
ない。このような現象は、強誘電体メモリの高集積化を
妨げている。

【０００４】本発明者らは、上記問題を解決するため
に、チタン酸バリウムストロンチウム（以下、ＢＳＴ）
系材料に結晶歪みを導入して使用することを提案してい
る。ＢＳＴは残留分極が小さく、かつキュリー温度が１
３０℃以下と低い。そのため、従来からＢＳＴは強誘電
体メモリに用いる誘電体材料としては適さないと考えら
れていたが、本発明者らは、ＢＳＴ系材料からなる強誘
電体薄膜に結晶歪みを導入することにより強誘電体膜の
強誘電性が制御可能であることを見出した。すなわち、
ＢＳＴ系強誘電体膜に結晶歪みを適切に導入することに
より、十分な残留分極及びキュリー温度を得ることが可
能である。

【０００５】ＢＳＴ系材料からなる強誘電体膜への結晶
歪みの導入は、下地層と強誘電体膜との間での格子不整
合を利用して行われる。具体的には、下部電極等の下地
層をＢＳＴ系材料の本来の格子定数よりも僅かに小さな
格子定数を有する材料で構成し、この下地層上にＢＳＴ
系材料をヘテロエピタキシャル成長させる。これによ
り、ＢＳＴ系強誘電体膜には、その面内方向に圧縮歪み
が、垂直方向には伸び歪みが導入され、その結果キュリ
ー温度は上昇し、室温（２５℃付近）において強誘電性
が誘起され、或いは室温における強誘電性が強められ
る。

【０００６】またＢＳＴ系材料は、ＰｂやＢｉのような
低融点金属元素を含有しないため、化学的に安定であ
る。さらに、ＢＳＴ系材料は結晶化させる際に、例えば
パイロクロア型構造等のようにペロブスカイト型構造以
外の結晶構造をとることが殆どない。従って、ＢＳＴ系
材料は強誘電体メモリの高集積化に適した様々な特性を
有している。

【０００７】しかしながら、このようなヘテロエピタキ
シャル成長により歪みを導入したＢＳＴ系材料の強誘電
特性には、電圧の極性に対して、分極対電圧のヒステリ
シス曲線の形が非対称になるという問題がある。強誘電
特性が非対称となってしまう原因やメカニズムは必ずし
も明らかではないが、歪みを利用した強誘電体薄膜に特
有な、しかも避けることのできない本質的な性質である
可能性がある。また、このような非対称性を示すヒステ
リシス曲線をもつ強誘電体膜を不揮発性メモリの記憶媒
体として用いた場合の問題点は、これまでほとんど調べ
られていなかった。

【０００８】

【発明が解決しようとする課題】上述したように、ヘテ
ロエピタキシャル成長により歪みを導入したＢＳＴ系強
誘電体膜は、化学的に安定で集積化に優れるという特徴
を有する一方、ヒステリシス曲線が非対称性を示すとい
う問題があった。しかもヘテロエピタキシャル成長させ
た強誘電体膜を不揮発性の強誘電体メモリの記憶媒体と
して用いた場合、ヒステリシス曲線の対称性の変化によ
ってどのような問題が生じるかについても、これまでほ
とんど明らかになっていなかった。従来、強誘電体メモ
リ用の強誘電体膜としては、ヒステリシスが対称な多結
晶膜が用いられており、電圧の極性に関するヒステリシ
スの非対称性やその変化については考慮する必要がなか
ったからである。

【０００９】この発明の目的は、結晶歪を導入した強誘
電体キャパシタを用いた強誘電体メモリの動作上の問題
を明らかにし、これを踏まえて、書き込み速度の向上及
び、長時間保持後の読み出しにおける信号強度の劣化の
抑制を可能とした強誘電体メモリ及びそのデータ書き込
み方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る強誘電体
メモリは、基板と、この基板上に形成された下部電極
と、この下部電極上にエピタキシャル成長されて歪みが
導入された強誘電体膜と、この強誘電体膜上に形成され
た上部電極とを備えた強誘電体キャパシタを有し、前記
強誘電体キャパシタは、前記強誘電体膜の上部電極側が
正となる第１の分極状態と、上部電極側が負となる第２
の分極状態とを不揮発に記憶するものであって、データ
書き込みに先立って、前記強誘電体キャパシタに対し
て、前記上部電極側に前記下部電極より高い電圧を印加
して前記強誘電体膜を前記第１の分極状態に設定する初
期化モードを有することを特徴とする。

【００１１】この発明において好ましくは、強誘電体キ
ャパシタの初期化モードにおける電圧印加時間Ｔ［ｓｅ
ｃ］は、その電圧印加により分極反転時と非反転時に流
れる電荷量の差であるスイッチング電荷量Ｑ_SW+［Ｃ／
ｍ²］の電圧パルス幅ｔ［ｓｅｃ］に対する依存性を、
Ｑ_SW+＝Ｑ０｛１−ｅｘｐ［（−ｔ／τ）^β］｝（但
し、Ｑ０［Ｃ／ｍ²］：飽和スイッチング電荷量、τ
［ｓｅｃ］，β：測定データに基づいて決定される定
数）で近似したときに、Ｔ≧τ×２５^1/β に設定され
る。

【００１２】この発明はまた、基板と、この基板上に形
成された下部電極と、この下部電極上にエピタキシャル
成長されて歪みが導入された強誘電体膜と、この強誘電
体膜上に形成された上部電極とを備えた強誘電体キャパ
シタを有し、前記強誘電体キャパシタは、上部電極側が
正となる第１の分極状態と、上部電極側が負となる第２
の分極状態とを不揮発に記憶する強誘電体メモリのデー
タ書き込み方法であって、データ書き込みに先立って、
前記強誘電体キャパシタに対して、前記上部電極側に前
記下部電極より高い電圧を印加して前記強誘電体膜を前
記第１の分極状態に設定する初期化を行うことを特徴と
する。

【００１３】この発明は更に、エピタキシャル成長によ
り歪みが導入された強誘電体膜を持つ複数の強誘電体キ
ャパシタが配列されたメモリセルアレイを有し、前記強
誘電体キャパシタは上部電極側が正となる第１の分極状
態と、上部電極側が負となる第２の分極状態とを不揮発
に記憶する強誘電体メモリのデータ書き込み方法であっ
て、前記メモリセルアレイのデータ書き込みに先立っ
て、データ書き込み領域内の全強誘電体キャパシタに対
して一括して、上部電極側に前記下部電極より高い電圧
を印加して前記強誘電体膜を前記第１の分極状態に設定
する初期化を行うことを特徴とする。

【００１４】本発明者等の検討結果によると、歪みが導
入された強誘電体キャパシタについて、次のような点が
明らかになった。なお以下の説明において、強誘電体キ
ャパシタの書き込みデータ状態については、上部電極側
が下部電極より高い電圧を印加することにより設定され
る第１の分極（即ち、上部電極側が正の残留分極）を
“正の分極”（或いは“１”データ）と呼び、上部電極
側が下部電極より低い電圧を印加することにより設定さ
れる第２の分極（即ち、上部電極側が負の残留分極）を
“負の分極”（或いは“０”データ）と呼ぶ。これらの
データ状態は、下部電極を基準電位とすれば、上部電極
に正，負の電圧を印加することにより設定される。従っ
て以下の説明で強誘電体キャパシタに印加する電圧につ
いて正電圧、負電圧というときは、特に断りがない場合
も、下部電極を基準電位として上部電極に印加する電圧
極性を示している。

【００１５】まず第１に、歪みが導入された強誘電体キ
ャパシタについて、下部電極を基準電位として上部電極
に正，負の電圧を印加して得られるヒステリシス曲線の
非対称性は、その中心が必ず正電圧側にシフトしたもの
として現れることが明らかになった。第２に、上述のよ
うな非対称のヒステリシス曲線を持つ強誘電体キャパシ
タのデータ書き込み性能に関しては、正の分極状態の書
き込み特性は、大きな書き込みパルス幅依存性を持ち、
負の分極状態の書き込みには殆ど書き込みパルス幅の依
存性がなく、短いパルス幅で書き込みが可能であるこ
と、及び正の分極状態の書き込みが不十分であるとその
データ状態の劣化が大きいこと、が明らかになった。

【００１６】そこでこの発明においては、歪みが導入さ
れた強誘電体キャパシタのデータ書き込みに際しては、
予め上部電極に正電圧を所定時間印加して、正の分極状
態に強制的に設定する初期化モードを備える。この初期
化は、言い換えれば、“１”データ書き込みについての
予備的書き込みということができる。或いは、“０”，
“１”データが既に記憶された複数の強誘電体キャパシ
タの領域について、データ書き換えを行う場合には、初
期化は、データ書き換えを行うべき領域の一括データ消
去ということもできる。

【００１７】データ初期化後は、“１”データ書き込み
については、上部電極に正電圧パルスを印加しなくて
も、或いは短い正電圧パルスを印加して行うことがで
き、“０”データ書き込みは短い負の電圧パルスを印加
することにより、正常に行うことができる。このような
初期化モードを備えることで、高速のデータ書き込み動
作が可能になる。

【００１８】以下、詳細に説明する。この発明による強
誘電体キャパシタは、Ｓｉ等の単結晶基板にエピタキシ
ャル成長した下部電極と、下部電極上にエピタキシャル
成長した強誘電体膜と、強誘電体膜の上に形成された上
部電極により構成される。下部電極は、単結晶基板に直
接エピタキシャル成長させて形成させても良く、また他
の材質の膜、例えばバリアメタルとしてのＩｒ／（Ｔ
ｉ，Ａｌ）膜を介してエピタキシャル成長させてもよ
い。下部電極材料としては、ＳｒＲｕＯ₃やＳｒ（Ｔ
ｉ，Ｒｕ）Ｏ₃等のペロブスカイト型導電性酸化物がエ
ピタキシャル成長の際の格子整合性などの面で好まし
い。また、バリアメタルの酸化を制御するためにＳｒＲ
ｕＯ₃／Ｓｒ（Ｔｉ，Ｒｕ）Ｏ₃の二層構造としても構わ
ない。

【００１９】強誘電体材料としては、ペロブスカイト型
の結晶構造をもつ、チタン酸バリウム（ＢａＴｉＯ₃）
およびそのＢａを一部Ｓｒで置換したチタン酸バリウム
ストロンチウム（Ｂａ_xＳｒ_1-x）ＴｉＯ₃などが好まし
いが、これらに限定されるものではなく、Ｐｂ（Ｚｒ，
Ｒｕ）Ｏ₃などであっても構わない。これらの強誘電体
材料を上述した下部電極上にエピタキシャル成長させる
ことにより、結晶歪みが導入された強誘電体膜を得るこ
とができる。成膜の方法は特に限定されないが、格子不
整合による歪みをできるだけ緩和させないためには，ス
パッタリング法によることが好ましい。

【００２０】上部電極としては、強誘電体膜上にエピタ
キシャル成長していることが好ましく、材料としては下
部電極と同じであることが好ましい。

【００２１】図１は、ＳｒＴｉＯ₃単結晶基板上にヘテ
ロピタキシャル成長させて結晶歪みが導入されたＢａＴ
ｉＯ₃膜のヒステリシス特性の測定例を示す。図１
（ａ）は非対称なヒステリシスの例であり、電圧振幅の
中心（下部電極の基準電位）を−１Ｖとして測定した結
果である。一方、図１（ｂ）は対称なヒステリシスの例
であり、電圧振幅の中心を＋１Ｖとして測定した結果で
ある。縦軸は分極（μＣ／ｃｍ²）、横軸は電圧（Ｖ）
を示している。

【００２２】図１は、上部電極、下部電極としてペロブ
スカイト型の結晶構造をもつ導電性酸化物であるＳｒＲ
ｕＯ₃膜、強誘電体膜としてＢａＴｉＯ₃膜を使用した場
合について示したものであるが、上下の電極材料として
例えばＰｔなどの金属を用いた場合、強誘電体膜として
ＢａをＳｒで一部置換した組成（Ｂａ_xＳｒ_1-x）ＴｉＯ
₃の薄膜を用いた場合にも、同様に電圧振幅の中心が負
電圧か正電圧かによって、ヒステリシス曲線は非対称な
場合と対称な場合は観測される。このようなヒステリシ
ス曲線の対称性の変化は、上部電極形成後に８００℃の
熱処理を施しても消失することはない。また、興味深い
点は、このようにヒステリシス曲線が非対称な場合は常
に、原点に対して正の方向にずれていることであり、決
して逆の方向にずれることはない。

【００２３】次に、上述のような非対称なヒステリシス
特性をもつ強誘電体キャパシタの書き込みに関する特性
を、電圧パルス応答試験により評価した結果を説明す
る。図２（ａ）（ｂ）にパルス応答を調べるために用い
た、２種類のパルスシーケンスを示す。図２（ａ）のシ
ーケンスは、パルス幅Ｗ０で負電圧Ｖによるリセットパ
ルスＲｅｓｅｔ１を印加し、その後時間ｔをおいて、パ
ルス幅Ｗ１，振幅Ｖの正電圧パルスＰ，Ｕを順次印加す
るものである。図２（ｂ）のシーケンスは、パルス幅Ｗ
０で正電圧ＶによるリセットパルスＲｅｓｅｔ２を印加
し、その後時間ｔをおいて、パルス幅Ｗ１，振幅Ｖの負
電圧パルスＮ，Ｄを順次印加するものである。これらの
シーケンスにおいて、各パルスとパルスの間では、電圧
はゼロに保たれている。

【００２４】図２（ａ）のシーケンスで、最初の負のリ
セットパルスＲｅｓｅｔ１を印加すると、強誘電体キャ
パシタは、図１（ｂ）のＡ点の分極状態（“０”デー
タ）に設定される。負のリセットパルスＲｅｓｅｔ１に
続いて、パルス幅Ｗ１の正のパルスＰを加えると分極が
反転し、強誘電体キャパシタに正の分極（“１”デー
タ）が書き込まれる。即ち強誘電体膜は、パルス電圧Ｐ
の立ち上がりで図１（ｂ）のＡ点の状態からＢ点の状態
に移り、電圧をゼロに戻す際にＢ点の状態からＣ点の状
態に移る。このパルスＰの立ち上がりの際に強誘電体キ
ャパシタの上部電極に流れ込む電荷をＱＰとする。

【００２５】続いて、パルス幅Ｗ１の正のパルスＵＰを
加えると、分極は反転せず強誘電体キャパシタにはその
まま正の分極が維持される。このとき、強誘電体膜はパ
ルス電圧ＵＰの立ち上がりの際に図１（ｂ）のＣ点の状
態からＢ点の状態に移り、電圧をゼロに戻すとＢ点の状
態からＣ点の状態に戻る。このパルスＵＰの立ち上がり
の際に強誘電体キャパシタの上部電極に流れ込む電荷を
Ｑ_Uとする。分極反転が生じるときの電荷量Ｑ_Pと分極反
転が生じないときの電荷量Ｑ_Uの差であるＱ_SW+＝Ｑ_P−
Ｑ_Uが、“１”データ書き込み時のスイッチング電荷量
となる。

【００２６】一方、図２（ｂ）のシーケンスで、正のリ
セットパルスＲｅｓｅｔ２を印加すると、強誘電体キャ
パシタは、図１（ｂ）のＣ点の分極状態（“１”デー
タ）に設定される。これに続いて、パルス幅Ｗ１の負の
パルスＮを加えると分極が反転し強誘電体膜には負の分
極（“０”データ）が書き込まれる。即ち、強誘電体膜
は、パルス電圧Ｎの立ち上がりの際に図１（ｂ）のＣ点
の状態からＤ点の状態に移り、電圧をゼロに戻すとＤ点
の状態からＡ点の状態に移る。このパルスＮの立ち上が
りの際に強誘電体キャパシタの上部電極に流れ込む電荷
をＱ_Nとする。

【００２７】続いて、パルス幅Ｗ１の負のパルスＤＮを
加えると、分極は反転せず強誘電体膜にはそのまま負の
分極が維持される。このとき、強誘電体薄膜はパルスＤ
Ｎの立ち上がりの際に図１（ｂ）のＡ点状態からＤ点の
状態に移り、電圧をゼロに戻す際にはＤ点の状態からＡ
点の状態に戻る。このパルスＤＮの立ち上がりの際に強
誘電体キャパシタの上部電極に流れ込む電荷量をＱ_Dと
する。分極反転が生じるときの電荷量Ｑ_Nと分極反転が
生じないときの電荷量Ｑ_Dの差であるＱ_SW-＝Ｑ_D−Ｑ
_Nが、“０”データ書き込みのスイッチング電荷量とな
る。

【００２８】図３は、図１に示したようなヒステリシス
特性を示すＢａＴｉＯ₃膜の強誘電体キャパシタについ
て、上述したシーケンスで電圧パルスを印加して、強誘
電体キャパシタに充電される電荷の変化を調べた結果で
ある。縦軸は電荷密度（Ｃ／ｍ²）、横軸は電圧パルス
の幅Ｗ１（ｓｅｃ）を示している。図３から、リセット
後の“０”，“１”データ書き込みの様子が大きく異な
っていることがわかる。すなわち、負パルスＮによる書
き込みにおいて、パルス幅が２μｓｅｃと短い場合か
ら、１０ｓｅｃと長い間まで、ほぼ同じ負の大きなスイ
ッチング電荷量Ｑ _SW-が得られている。負パルスＤＮを
印加したときには、流れる電荷量Ｑ_Dはごく小さい。

【００２９】一方、正パルスＰによる書き込みの場合に
は、パルス幅Ｗ１が１ｍｓｅｃ以下の短い正パルスで
は、スイッチング電荷量Ｑ_SW+は小さく、パルスＰでは
十分な書き込みができていないことを示している。５０
ｍｓｅｃ以上の長いパルスを加えたときに初めて、大き
なスイッチング電荷量Ｑ_SW+が得られている。以上か
ら、負の分極を書き込むには、短時間の電圧印加で十分
であるが、正の分極を書きこむためには長い電圧印加時
間が必要であることが分る。

【００３０】図３は、上部電極、下部電極としてペロブ
スカイト型の結晶構造をもつ導電性酸化物であるＳｒＲ
ｕＯ₃膜、強誘電体膜としてＢａＴｉＯ₃膜を使用した場
合について示したものであるが、上下の電極材料として
例えばＰｔなどの金属を用いた場合、強誘電体薄膜とし
てＢａをＳｒで一部置換した組成（Ｂａ_xＳｒ_1-x）Ｔｉ
Ｏ₃の薄膜を用いた場合にも、同様なパルス応答が観察
される。

【００３１】したがって、ヘテロエピタキシャル技術を
使って制作した強誘電体薄膜キャパシタが非対称なヒス
テリシス曲線を描く場合は、負の分極状態は容易に書き
込めるが正の分極状態は十分には書き込めないという状
態を示し、対称なヒステリシス曲線は正と負のどちらの
分極も書き込める状態を示している。

【００３２】そこでこの発明では、結晶歪みの導入によ
り対称性が変化するヒステリシス曲線を示す強誘電体キ
ャパシタに、予め上部電極に正電圧を印加する初期化を
行った後、データ書き込みを行うようにする。この様な
初期化により、強誘電体キャパシタは正の分極を維持し
た状態にセットされる。この状態から負の分極を書き込
む場合は、図３に示されるように短時間の負電圧を印加
すれば、十分である。また、正の分極を書き込む場合
は、予め正の分極を書き込む初期化を行ってあるので、
なんら電圧を印加しなくても書き込み作業は完了したこ
とになる。もちろん、短時間の正電圧の印加を行って
も、分極状態に変化は起きないので構わない。

【００３３】もし、初期化の処理を行わないとすると、
データ書き換えには長時間を要することになる。即ち強
誘電体キャパシタにデータを書き込む場合、書き込むべ
きキャパシタの前の状態が正の分極状態と負の分極状態
とで条件が異なる。正の分極が書き込んである場合は、
初期化処理後に書き込むのと同様である。負の分極が書
き込んである状態から、正電圧を印加して正の分極に書
き換えるには、十分に長い時間電圧を印加しなければな
らない。つまり、初期化を行わない場合には、負の分極
から正の分極への書き換えに長い時間が必要となり、強
誘電体メモリに要求される高速の書き込みが難しくな
る。予め強誘電体キャパシタの初期化の処理を行えば、
高速の強誘電体メモリの書き込みが可能になる。

【００３４】一般的な強誘電体メモリの強誘電体キャパ
シタへの書き込み動作は、既に書き込まれているデータ
への上書きとして行われるが、ヘテロエピタキシャル技
術を使って作製した分極対電圧ヒステリシスの対称性が
変化するような強誘電体キャパシタへのデータの書き込
みは、強誘電キャパシタの分極を正に揃える初期化処理
と、それに対する負の分極への書き換えまたは正の分極
の上書きの二段階の動作として行うことができる。強誘
電体キャパシタの初期化は、その上部電極に十分長い時
間正電圧を印加することで行い、その後のデータ書き込
みは一般的な強誘電体メモリの書き込み動作と同様の手
順で行えばよい。

【００３５】上述のような非対称のヒステリシス特性を
示す強誘電体キャパシタのデータ読み出し動作について
は、一般的な強誘電体メモリの読み出し方法で問題が生
じない。通常の通り、強誘電体メモリの読み出しは破壊
読み出しとなる。すなわち、正または負の分極として情
報を蓄えているキャパシタに対して電圧を印加して、強
誘電体キャパシタに充電される電荷量の大小により、書
き込まれていた情報を判断する。その後、直ちに書き込
まれていた情報と同じ極性の分極を再書き込みする。

【００３６】具体的に、強誘電体キャパシタに電圧を印
加した場合に、大きな電荷の充電が生じる時はその強誘
電体キャパシタには分極の反転が生じた結果と判断さ
れ、大きな電荷の充電が生じない時はその強誘電体キャ
パシタには分極の反転が生じなかったと判断する。分極
反転した強誘電体キャパシタには、最初に与えた電圧と
逆極性の電圧が印加されて、再度分極反転して元の分極
状態が再び書き込まれることになる。

【００３７】図４（ａ）（ｂ）は、ヘテロエピタキシャ
ル技術を使って作成した分極対電圧ヒステリシスの対称
性が変化するような強誘電体キャパシタの読み出し特性
を調べるために用いた電圧パルスシーケンスを示してい
る。

【００３８】図４（ａ）では、まずパルス幅Ｗ０、電圧
振幅Ｖの正のリセットパルスＲｅｓｅｔ１を印加して、
強誘電体キャパシタに正の分極状態（“１”データ）を
セットする。パルス幅Ｗ０は十分に長いものとする。続
いて、パルス幅Ｗ１、電圧振幅Ｖの負状態からパルス幅
Ｗ１、電圧振幅Ｖの正状態まで変化するパルスＦＰを印
加し、続いて、正パルスＵＰを印加する。各パルスの間
隔はｔとし、このパルス間の電圧はゼロである。このシ
ーケンスでは、リセットパルスＲｅｓｅｔ１で正の分極
状態（図１（ｂ）のＣ点）に強制的にセットした後、負
から正に振れるパルスＦＰにより、Ｃ→Ｄ→Ａ→Ｂ→Ｃ
点の移動を示す破壊読み出しと再書き込みを行ってい
る。パルスＵＰは、パルスＦＰにより正常に読み出しが
なされたか否かを確認するための、分極反転を伴わない
非破壊読み出し動作（Ｃ→Ｂ→Ｃ点の移動）となってい
る。

【００３９】図４（ｂ）では、まずパルス幅Ｗ０、電圧
振幅Ｖの負のリセットパルスＲｅｓｅｔ２を印加して、
強誘電体キャパシタに負の分極状態（“０”データ）を
セットする。続いて、パルス幅Ｗ１、電圧振幅Ｖの正状
態からパルス幅Ｗ１、電圧振幅Ｖの負状態まで変化する
パルスＦＮを印加し、続いて、負パルスＤＮを印加す
る。各パルスの間隔はｔとし、このパルス間の電圧はゼ
ロである。このシーケンスでは、リセットパルスＲｅｓ
ｅｔ２で負の分極状態（図１（ｂ）のＡ点）に強制的に
セットした後、正から負に振れるパルスＦＮにより、Ａ
→Ｂ→Ｃ→Ｄ→Ａ点の移動を示す破壊読み出しと再書き
込みを行っている。パルスＤＮは、パルスＦＮにより正
常に読み出しがなされたか否かを確認するための、分極
反転を伴わない非破壊読み出し動作（Ａ→Ｄ→Ａ点の移
動）となっている。

【００４０】図５は、図３に示したようなパルス応答を
示すＢａＴｉＯ₃膜の強誘電体キャパシタについて、以
上の電圧パルスシーケンスによる電荷量（密度）を、パ
ルス幅Ｗ１を横軸にとって示している。Ｑ_FPは、図４
（ａ）のシーケンスにおけるパルスＦＰの負電圧状態か
ら正電圧への立ち上がり時に流れる電荷量である。Ｑ_U
は、同じくパルスＵＰにより流れる電荷量である。この
両者の差分が、正の分極状態を読み出す際のスイッチン
グ電荷量Ｑ_SW+＝Ｑ_FP−Ｑ_Uである。Ｑ_FNは、図４（ｂ）
のシーケンスにおけるパルスＦＮの正電圧状態から負電
圧への立ち上がり時に流れる電荷量である。Ｑ_Dは、同
じくパルスＤＮにより流れる電荷量である。この両者の
差分が、負の分極状態を読み出す際のスイッチング電荷
量Ｑ_SW-＝Ｑ_FN−Ｑ_Dである。

【００４１】図５から、電荷量Ｑ_FPやＱ_FNはパルス幅Ｗ
１には依存しないことが分る。すなわち、正または負の
分極が書き込まれていた強誘電体キャパシタに、その分
極を反転させた後に速やかに分極状態を元に戻す場合に
は、短い時間の電圧パルスで可能なことが分る。

【００４２】図５は、上部電極、下部電極としてペロブ
スカイト型の結晶構造をもつ導電性酸化物であるＳｒＲ
ｕＯ₃膜、強誘電体膜としてＢａＴｉＯ₃膜を使用した場
合について示したものであるが、上下電極材料として例
えばＰｔなどの金属を用いた場合、強誘電体薄膜として
ＢａをＳｒで一部置換した組成（Ｂａ_xＳｒ_1-x）ＴｉＯ
₃の薄膜を用いた場合にも、同様なパルス応答が観察さ
れる。

【００４３】したがって、強誘電体メモリの高速の読み
出し動作については、ヘテロエピタキシャル技術を使っ
て制作した分極対電圧ヒステリシスの対称性が変化する
ような強誘電体キャパシタを用いた場合も格別の配慮は
必要がない。

【００４４】次に、この発明における強誘電体キャパシ
タの初期化の具体的な手法を説明する。強誘電体キャパ
シタの上部電極に正電圧を印加する初期化動作では、初
期化した正の分極状態のリテンション特性（保持時間）
を考慮して、パルス幅（パルス電圧印加時間）を決定す
ることが必要になる。図３の例では、０．１ｓｅｃの電
圧印加により、十分なスイッチング電荷量Ｑ_SW+が得ら
れている。図３の測定データから、正の分極状態を書き
込む際のスイッチング電荷量Ｑ_SW+は、飽和スイッチン
グ電荷量をＱ０［Ｃ／ｍ²］、電圧パルスの幅ｔ［ｓｅ
ｃ］として、室温（２５℃）で次の数１で近似される。

【００４５】

【数１】Ｑ_SW+＝Ｑ０｛１−ｅｘｐ［（−ｔ／
τ）^β］｝

【００４６】ここで、τ［ｓｅｃ］，βは、測定データ
に基づいて決定される定数である。数１において、ｅｘ
ｐ［（−ｔ／τ）^β］は、強誘電体キャパシタのヒステ
リシス曲線が非対称な状態を示す程度を示している。即
ちこれが十分に小さい値でない場合は、強誘電体膜にヒ
ステリシス曲線が非対称な状態である部分が残されてい
ることを意味する。そしてこの状態では、正の分極状態
を長時間保持することができず、データが短時間で失わ
れてしまう。

【００４７】図６は、数１におけるｅｘｐ［（−ｔ／
τ）^β］と分極保持時間の関係を示している。横軸に
は、室温（２５℃）での測定により求めたτとβを用い
たｅｘｐ［（−ｔ／τ）^β］成分を示しており、縦軸
は、８５℃で長時間保持した後に読み出したスイッチン
グ電荷量Ｑ_SW+が、保持時間ゼロの場合に読み出せるス
イッチング電荷量の１／２となる時間、いわゆる半減期
［ｓｅｃ］である。これから、ｅｘｐ［（−ｔ／
τ）^β］が大きい程、データ保持特性が悪いことが分
る。

【００４８】半減期の最低保証として、８５℃において
１０年（３．１５×１０⁸［ｓｅｃ］）を満足するため
には、図６から、ｅｘｐ［（−ｔ／τ）^β］＝２．３６
×１０^-158が求められる。従って、この半減期を保証す
るために必要な、初期化動作時に強誘電体キャパシタに
正電圧を印加する時間Ｔ［ｓｅｃ］は、β＝１．００
６、τ＝１．７４×１０^-3を用いて、Ｔ＝０．６１［ｓ
ｅｃ］となる。この半減期保証のために初期化動作時に
正電圧を印加する時間Ｔを、β及びτを用いて一般式で
表せば、下記数２を満たすことが必要になる。

【００４９】

【数２】Ｔ≧τ×２５^1/β

【００５０】

【発明の実施の形態】以下、この発明の実施形態につい
て説明する。図７は、この発明の実施の形態による強誘
電性キャパシタの断面図である。この強誘電性薄膜キャ
パシタは、下地層である単結晶基板１に、下部電極２、
誘電体薄膜３、及び上部電極４が順次積層された構造を
有する。具体的にこの強誘電性薄膜キャパシタは、次の
ような方法により作製した。先ず、単結晶基板１とし
て、表面が平滑である（００１）ＳｒＴｉＯ₃単結晶基
板を用い、この上に、ＲＦマグネトロンスパッタリング
法により、下部電極２としてＳｒＲｕＯ₃膜を成膜し
た。この成膜は、基板温度５５０℃とし、ＡｒガスとＯ
₂ガスとの混合ガス雰囲気（Ａｒ流量：４５ＳＣＣＭ，
Ｏ₂流量：５ＳＣＣＭ）中、０．２５Ｐａの圧力下で行
った。

【００５１】以上の様にして成膜した下部電極２につい
てＸ線回折法により結晶構造を調べた結果、下部電極２
は、面内方向の格子定数ａ、ｂがそれぞれ約０．３９３
ｎｍ、膜厚方向の格子定数が０．３９９ｎｍであり、結
晶歪みが導入されたペロブスカイト型構造を有している
ことが分った。すなわち、ＳｒＲｕＯ₃下部電極２は正
方晶の結晶対称性を有し、（００１）面が露出するよう
に形成されている。

【００５２】次に、下部電極２上に、ＲＦマグネトロン
スパッタリング法により、強誘電体膜３として膜厚約４
０ｎｍのＢａＴｉＯ₃膜を成膜した。このスパッタリン
グは、スパッタターゲットとして、４インチ径、５ｍｍ
厚のＢａＴｉＯ₃焼結体を用い、基板温度５５０℃と
し、ＡｒガスとＯ₂ガスとの混合ガス雰囲気（Ａｒ流
量：４５ＳＣＣＭ，Ｏ₂流量：５ＳＣＣＭ）に制御し、
基板１をターゲットから垂直方向に１４０ｍｍ離し、水
平方向にターゲット中心から７ｃｍずらした位置に配置
した。この条件のもとで、先ずターゲットに９０ＷのＲ
Ｆ電力を投入すると共に、基板側にも２Ｗの小さいＲＦ
電力を投入し、基板の電位を−５Ｖとなるようにして、
２時間の成膜を行った。以上のように、基板側にＲＦバ
イアスを印加しながら強誘電体膜３を形成した。

【００５３】この強誘電体膜３の組成についてＩＣＰ法
により分析したところ、Ｂａ原子とＴｉ原子のモル比Ｂ
ａ：Ｔｉは化学量論比と等しいことを確認した。次に強
誘電体膜３上に、上部電極４として、ＲＦマグネトロン
スパッタリング法により、ＳｒＲｕＯ₃膜を成膜した。
この成膜は、基板温度５５０℃とし、ＡｒガスとＯ₂ガ
スとの混合ガス雰囲気（Ａｒ流量：４５ＳＣＣＭ，Ｏ₂
流量：５ＳＣＣＭ）中、０．２５Ｐａの圧力下で行っ
た。

【００５４】さらに、強誘電体膜３上に成膜したＳｒＲ
ｕＯ₃膜を湿式のエッチングを用いて５０×５０μｍの
形状にパターニングすることにより、上部電極４を形成
した。ＢａＴｉＯ₃膜及び上下電極であるＳｒＲｕＯ₃膜
がＳｒＴｉＯ₃単結晶上にヘテロエピタキシャル成長し
ていることをＸ線回折法により確認した。

【００５５】図８は、このようにして作製した試料のＸ
線回折パターンを示す。ＢａＴｉＯ ₃膜の（００２）ピ
ークに関するロッキングカーブを測定し、その半値幅
（ＦＷＨＭ）を求めたところ、約０．１８１°であっ
た。

【００５６】図９は、このようにして作製したヘテロエ
ピタキシャル強誘電体膜による強誘電体キャパシタにつ
いて、図２のパルス電圧シーケンスを用いて測定した充
電電荷の室温（約２５℃）での電圧パルス幅依存性を示
す。パルスの条件としては、リセットパルス（Ｒｅｓｅ
ｔ１，Ｒｅｓｅｔ２）の幅Ｗ０を２ｓｅｃ、電圧振幅Ｖ
を３Ｖ、パルスとパルスの間隔を２ｓｅｃとした。数１
の近似式へのフィテング結果から、この強誘電体膜のτ
とβはそれぞれ、６．２６×１０^-3［ｓｅｃ］と０．７
０３であった。したがって、数２から、初期化に必要な
パルス電圧印加時間Ｔは、Ｔ＝０．６１となる。即ち、
この強誘電体キャパシタの正の分極を十分安定化させる
には、３Ｖの正電圧を０．６１ｓｅｃ以上印加すれば良
い。

【００５７】図１０は、この実施の形態の強誘電体キャ
パシタの分極保持特性を調べるために用いた電圧パルス
シーケンスを示す。最初に、パルス幅Ｗ、電圧振幅Ｖの
負電圧パルスＤ０を印加して、強誘電体キャパシタに負
の分極状態（図１（ｂ）のＡ点）に設定する。以下のシ
ーケンスにおいてもパルス電圧のパルス幅Ｗ、電圧振幅
Ｖは同じとし、パルスとパルスの間隔をｔとする。負の
分極状態を設定した後、正ののパルスＰを加えると、分
極が反転し強誘電体キャパシタには正の分極状態が書き
込まれる。このパルスＰの立ち上がりの際に強誘電体キ
ャパシタの上部電極に流れ込む電荷をＱ_Pとする。

【００５８】続いて、正のパルスＵを加えると、分極は
反転せず強誘電体キャパシタはそのまま正の分極状態が
維持される。このパルスＵの立ち上がりの際に強誘電体
キャパシタの上部電極に流れ込む電荷をＱ_Uとする。続
いて、負のパルスＮを加えると分極が反転し強誘電体キ
ャパシタには負の分極状態が書き込まれる。このパルス
Ｎの負への立ち上がりの際に強誘電体キャパシタの上部
電極に流れ込む電荷をＱ_Nとする。更に、負のパルスＤ
を加えると、分極は反転せず強誘電体キャパシタはその
まま負の分極状態が維持される。このパルスＤの負への
立ち上がりの際に強誘電体キャパシタの上部電極に流れ
込む電荷をＱ_Dとする。

【００５９】このようなシーケンスによって順次強誘電
体キャパシタにパルスを印加して、パルス間隔の変化に
よる充電電荷量（Ｑ_P，Ｑ_U，Ｑ_N，Ｑ_D）の変化を８５℃
で調べた結果が、図１１である。図９の結果を参考にし
て、パルス幅Ｗを０．７ｓｅｃ、パルス電圧を３Ｖとし
た。保持時間が１０ｓｅｃのときのスイッチング電荷量
Ｑ_SW+（１０ｓｅｃ）＝０．８４３Ｃ／ｍ²が１／２にな
る時間（半減期）を外挿すると、２．７×１０¹²［ｓｅ
ｃ］（約８．５×１０⁴年）となり、８５℃で１０年間
の分極保持を十分保証できる。

【００６０】次に、図４のパルスシーケンスを用いて測
定した充電電荷量の室温（約２５℃）での電圧パルス幅
依存性を示すと、図１２のようになる。パルスの条件と
しては、リセットパルス（Ｒｅｓｅｔ１，Ｒｅｓｅｔ
２）のパルス幅Ｗ０を２ｓｅｃ、電圧振幅Ｖを３Ｖ、パ
ルスとパルスの間隔を２ｓｅｃとした。この結果から、
電圧パルス幅Ｗ１に依存せず、一定のスイッチング電荷
量Ｑ_SW+が得られている。特に、図９では十分なスイッ
チング電荷量Ｑ_SW+が得られなかった短い電圧パルス幅
の領域でも、十分なスイッチング電荷量Ｑ_SW+が得られ
ている。図４のパルスシーケンスが示すように、十分に
長いパルス幅の正電圧で、正の分極状態が書き込まれた
状態では、短い時間の負電圧パルスで分極が反転されて
も、速やかに正電圧パルスを印加すれば、たとえその正
電圧パルスが短くても、十分な正の分極状態に戻すこと
ができる。

【００６１】以上の知見を基に、実際の強誘電体メモリ
に適用した実施の形態を以下に説明する。図１３は、ヘ
テロエピタキシャル強誘電体キャパシタＣを含む、強誘
電体メモリセルの断面を示している。１ビットのメモリ
セルは、１つの強誘電体キャパシタＣと１つのＭＯＳト
ランジスタＱから構成される。強誘電体キャパシタＣ
は、Ｓｉ単結晶基板１０にバッファ層１１を介してエピ
タキシャル成長させた下地電極１２、この下地電極１２
上にエピタキシャル成長させた強誘電体膜１３及び、こ
の強誘電体膜１３上にエピタキシャル成長させた上部電
極１４から構成される。

【００６２】図１４は、強誘電体キャパシタＣの具体構
造を示している。バッファ層１１は、この例では、シリ
コン基板１０への酸素拡散を防止するためのバリアメタ
ルである（Ｔｉ，Ａｌ）Ｎ膜１１１と、更にこの上に中
間バッファ層となるＩｒ膜１１２及びＳｒ（Ｔｉ，Ｒ
ｕ）Ｏ₃膜１１３を積層して構造としている。但し、Ｉ
ｒ膜１１２に代わって、Ｐｔ，Ｔｉ等を用いてもよい。
また、Ｓｒ（Ｔｉ，Ｒｕ）Ｏ₃膜１１３は下部電極とし
て用いてもよく、この場合には下部電極１２として示し
たＳｒＲｕＯ₃膜は省略してもよい。

【００６３】強誘電体キャパシタＣの上部電極１４は配
線１５により、ＭＯＳトランジスタＱのドレイン２０に
電気的に接続される。ＭＯＳトランジスタＱのソース２
１は、層間絶縁膜２４に埋め込まれた多結晶シリコンプ
ラグ２５を介して、層間絶縁膜２４上に形成されるビッ
ト線（ＢＬ）２２に接続される。ゲート電極２３はワー
ド線ＷＬに接続される。強誘電体キャパシタＣの下地に
形成された拡散層１６は、強誘電体キャパシタＣのプレ
ート線ＰＬとなる。この様な強誘電体キャパシタＣとＭ
ＯＳトランジスタＱからなるメモリセルを配列したメモ
リセルアレイは、例えば図１５のように構成される。但
し、メモリセルアレイの構成法はこれに限られるわけで
はない。

【００６４】図１７（ａ）（ｂ）は、この様に構成され
る強誘電体メモリについて、この発明による初期化法を
適用した場合のタイミングチャートである。強誘電体キ
ャパシタＣには、正または負の残留分極が書き込まれた
状態でも、残留分極が書き込まれていない状態でも構わ
ない。

【００６５】着目する強誘電体メモリセルを初期化する
には、プレート線ＰＬを０Ｖに保ち、対応する対応する
ビット線ＢＬに正電圧を印加する（時刻ｔ０）。その状
態で対応するワード線ＷＬを選択してＭＯＳトランジス
タＱをオン状態とする（時刻ｔ１）。これにより、選択
された強誘電体キャパシタには正電圧が印加され、正の
分極が書き込まれる。図１７（ａ）の場合は、その後、
ワード線ＷＬを０Ｖに戻してＭＯＳトランジスタＱをオ
フ状態にし（時刻ｔ２）、これに遅れて遅れてビット腺
ＢＬの正電圧の印加を止める（時刻ｔ３）。

【００６６】図１７（ａ）はＭＯＳトランジスタＱのソ
ース・ドレイン間のリーク電流が十分少ない場合に可能
な方法を示している。ＭＯＳトランジスタＱをオンにし
て、強誘電体キャパシタのノードを充電した後、これを
オフにしても、ＭＯＳトランジスタＱのリークが小さけ
れば、強誘電体キャパシタには電圧がかかり続けるの
で、ＭＯＳトランジスタをオン状態に保持する時間は短
くてよい。しかし、強誘電体キャパシタが十分に“１”
データ状態として初期化されるには一定以上の時間Ｔ
（ｓｅｃ）が必要であり、従って時刻ｔ４の後に、新し
いデータ書き込みが可能な状態になる。

【００６７】図１７（ｂ）は、ＭＯＳトランジスタＱの
ソース・ドレイン間のリーク電流が少なくない場合のタ
イミングチャートを示している。強誘電体キャパシタの
分極は早い時間で完了するが、ＭＯＳトランジスタＱを
オフ状態にした場合のリークが大きければ、十分に安定
化されていない正の分極はＭＯＳトランジスタＱを介し
て失われてしまう。それを避けるために、強誘電体キャ
パシタが十分に初期化された状態になるまでの時間Ｔ
（ｓｅｃ）、ワード線ＷＬを選択してＭＯＳトランジス
タＱをオン状態に保持し、ビット線ＢＬにも電圧をかけ
続けることが必要となる。この場合はＭＯＳトランジス
タＱをオフにした直後から、新しいデータの書き込みが
可能な状態となる。

【００６８】図１８は、強誘電体メモリセルの書き込み
のタイミングチャートを示している。ビット線ＢＬに
は、予め書き込むべきデータ“０”，“１”に対応した
電圧（“０”データは０Ｖ、“１”データは正電圧）が
既に転送されているものとする。また、プレート線ＰＬ
は０Ｖを与えておく。データをメモリセルに書き込むに
は、まず、ワード線ＷＬを選択してＭＯＳトランジスタ
Ｑをオン状態とする（時刻ｔ１０）。ビット線ＢＬの電
圧が正電圧Ｖ（“１”）の場合には、強誘電体キャパシ
タに正の分極が書き込まれる。ビット線ＢＬの電圧が０
Ｖ（“０”）の場合には、ＭＯＳトランジスタＱをオン
にした時点では強誘電体キャパシタに書き込みは生じな
い。

【００６９】プレート線ＰＬに正電圧Ｖを印加すると
（時刻ｔ１１）、ＭＯＳトランジスタをオンにした時点
で強誘電体キャパシタに、正の分極（“１”）が書き込
まれている場合には、その分極は保たれ、ビット線ＢＬ
の電圧が０Ｖの場合には、プレート電圧が正電圧Ｖにな
った時点で、負の分極（“０”）が書き込まれる。続い
て、プレート線ＰＬの電圧を０Ｖに戻す（時刻ｔ１
２）。このとき書き込んだデータに拘わらず、分極状態
は保たれる。そしてＭＯＳトランジスタＱをオフにすれ
ば（時刻ｔ１３）、書き込み動作は終了する。

【００７０】初期化が行われた強誘電体メモリセルは、
正の分極状態即ち“１”データが書き込まれている。そ
の状態に負の分極を書き込む場合は、図９の結果が示す
ように短時間の負電圧印加で十分書き込み可能である。
正の分極を上書きする場合は、既に正の分極が安定に書
き込まれている状態なので、状態の変化を問わずに、デ
ータを書き込んだことになる。

【００７１】図１９は、強誘電体メモリセルの読み出し
のタイミングチャートを示している。強誘電体メモリセ
ルに書き込まれたデータを読み出すには、先ずビット線
ＢＬを０Ｖにプリチャージして、フローティングの状態
とする。しかる後に、ワード線ＷＬを選択してＭＯＳト
ランジスタをオン状態とする（時刻ｔ２０）。その後、
プレート線ＰＬから、強誘電体の下部電極に正電圧を加
える（時刻ｒ２１）。このとき、ビット線ＢＬはあらか
じめ０Ｖにプリチャージされているので、上部電極が下
部電極よりも負電圧になり、強誘電体膜にあらかじめ書
き込まれていた残留分極の極性に応じた電荷がビット線
ＢＬに流れ込む。

【００７２】分極の反転を伴った場合は反転を伴わない
場合と比較して大きい電荷がビット線ＢＬに流れ込む。
これにより、ビット線ＢＬの電位が変化する。このとき
のビット線ＢＬの電位変化の大小をセンスアンプで増幅
することにより（時刻ｔ２２）、データ“０”，“１”
に応じて、ビット線ＢＬは電源電位Ｖｄｄあるいは接地
電位Ｖｓｓとなり、これが外部に転送される。その後、
プレート線ＰＬの電位を０Ｖ電圧に戻す（時刻ｔ２
３）。このとき上部電極と接続されているビット線ＢＬ
の電位により、読み出されたときに分極の反転を伴った
場合は、再び同じ分極のデータが書き戻される。分極の
反転を伴わなかった場合は、分極状態は保持される。そ
の後、ワード線ＷＬを非活性として（時刻ｔ２４）、読
み出し動作とそれに続く書き戻し動作は終了する。

【００７３】初期化された状態の強誘電体メモリセルに
データが書き込まれていた場合は、上述した読み出しと
それに伴う書き戻し動作で問題は生じない。しかし、初
期化されていない強誘電体メモリセルに対して、図１８
のタイミングチャートに従って、通常の書き込み動作を
行った場合や、既にデータが書き込まれている強誘電体
メモリセルに図１９に示したタイミングチャートに従っ
て、通常の読み出し動作を行った場合は、正の分極状態
を正しく読み出せない場合がある。

【００７４】初期化が行われていない強誘電体メモリセ
ルに正の分極状態を、図１８に示したタイミングチャー
トに従って書き込んだ後、十分に時間が経っていない場
合は、正の分極状態は十分に安定化されていない。その
状態で、図１９に示したタイミングチャートに従って読
み出し動作を行った場合、ビット線ＢＬに流れ込む電荷
が、正の分極が安定した状態から読み出した場合と比較
して小さくなり、分極の反転を伴ったか伴わなかったか
の判断ができなくなる。したがって、既に情報が書き込
まれているメモリセルを、新しい情報に書き換える場合
は、予め上述の初期化動作を行う必要がある。

【００７５】上述した強誘電体メモリセルをマトリクス
状に配置して強誘電体メモリを構成した場合は、メモリ
として動作させる前に、あらかじめ全てのメモリセルを
初期化しておく必要がある。しかる後、情報を書き込
み、読み出すことになる。この発明を適用する場合、メ
モリセルアレイを、図１６に示すように、データ書き換
え単位毎に複数のブロックＢ０，Ｂ１，…，Ｂｎ−１に
分けることが便利である。

【００７６】データ書き換えが必要な場合は、そのデー
タが記録されていたブロックに上書きすることはせず、
他のブロックを一括的に初期化して（即ちオール“１”
データ状態にして）、ここに書き込むこととする。そし
て、データが移し替えられたブロックのセル群は、新た
なデータ書き込みに備えて、初期化する。この様にメモ
リセルアレイの書き換え単位となるブロック毎に初期化
の制御を行えば、大規模の強誘電体メモリを効率良く随
時初期化することができ、しかも初期化に必要な時間の
長さを意識することなく使用することが可能となる。

【００７７】

【発明の効果】以上述べたようにこの発明によれば、ヘ
テロエピタキシャル成長させた強誘電体キャパシタの初
期化処理を行うことにより、強誘電体メモリの高速の書
き込み及び読み出しが可能になる。

【図面の簡単な説明】

【図１】へテロエピタキシャル成長させた強誘電体膜の
強誘電ヒステリシス曲線を示す図である。

【図２】強誘電体キャパシタの書き込みのためのパルス
応答を調べるためのパルスシーケンスを示す図である。

【図３】図２のパルスシーケンスによるスイッチング電
荷量のパルス幅依存性を示す図である。

【図４】強誘電体キャパシタの書き込み後の書き戻しの
ためのパルス応答を調べるためのパルスシーケンスを示
す図である。

【図５】図４のパルスシーケンスによるスイッチング電
荷量のパルス幅依存性を示す図。

【図６】強誘電体膜の保持特性から求めた半減期と書き
込み時間とパルス幅依存性の結果から定義される数値と
の関係を示す図である。

【図７】この発明の実施の形態に係る強誘電体キャパシ
タの断面図である。

【図８】同強誘電体キャパシタのＸ線回折パターンを示
す図である。

【図９】同強誘電体キャパシタについて図２のパルスシ
ーケンスによるスイッチング電荷量のパルス幅依存性を
示す図である。

【図１０】同強誘電体キャパシタの保持特性を調べるた
めのパルスシーケンスを示す図である。

【図１１】同強誘電体キャパシタの８５℃での保持特性
を示す図である。

【図１２】同強誘電体キャパシタの図４のパルスシーケ
ンスによるスイッチング電荷量のパルス幅依存性を示す
図。

【図１３】この発明の実施の形態による強誘電体メモリ
のメモリセル構造を示す断面図である。

【図１４】同メモリセルの強誘電体キャパシタ部の拡大
断面図である。

【図１５】同強誘電体メモリのメモリセルアレイの等価
回路である。

【図１６】同メモリセルアレイのブロック化構成を示す
図である。

【図１７】同強誘電体メモリの初期化動作を説明するた
めのタイミング図である。

【図１８】同強誘電体メモリの書き込み動作を説明する
ためのタイミング図である。

【図１９】同強誘電体メモリの読み出し動作を説明する
ためのタイミング図である。

【符号の説明】

１…ＳｒＴｉＯ₃単結晶基板、２…ＳｒＲｕＯ₃下部電
極、３…（Ｂａ，Ｓｒ）ＴｉＯ₃強誘電体膜、４…Ｓｒ
ＲｕＯ₃上部電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川久保 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F083 FR02 JA14 JA15 JA36 JA38 JA40 JA43

Claims (5)

【特許請求の範囲】
1. 【請求項１】 基板と、この基板上に形成された下部電
   極と、この下部電極上にエピタキシャル成長されて歪み
   が導入された強誘電体膜と、この強誘電体膜上に形成さ
   れた上部電極とを備えた強誘電体キャパシタを有し、 前記強誘電体キャパシタは、上部電極側が正となる第１
   の分極状態と、上部電極側が負となる第２の分極状態と
   を不揮発に記憶するものであって、 データ書き込みに先立って、前記強誘電体キャパシタに
   対して、前記上部電極側に前記下部電極より高い電圧を
   印加して前記強誘電体膜を前記第１の分極状態に設定す
   る初期化モードを有することを特徴とする強誘電体メモ
   リ。
2. 【請求項２】 前記強誘電体キャパシタの初期化モード
   における電圧印加時間Ｔ［ｓｅｃ］は、その電圧印加に
   より分極反転時と非反転時に流れる電荷量の差であるス
   イッチング電荷量Ｑ_SW+［Ｃ／ｍ²］の電圧パルス幅ｔ
   ［ｓｅｃ］に対する依存性を、Ｑ_SW+＝Ｑ０｛１−ｅｘ
   ｐ［（−ｔ／τ）^β］｝（但し、Ｑ０［Ｃ／ｍ²］：飽
   和スイッチング電荷量、τ［ｓｅｃ］，β：測定データ
   に基づいて決定される定数）で近似したときに、Ｔ≧τ
   ×２５^1/β に設定されることを特徴とする請求項１の
   強誘電体メモリ。
3. 【請求項３】 前記基板は単結晶基板であり、前記下部
   電極及び上部電極は、ペロブスカイト型結晶構造を持つ
   導電性酸化物膜であり、前記強誘電体膜は、ペロブスカ
   イト型結晶構造を持つＢａＴｉＯ₃膜、（Ｂａ，Ｓｒ）
   ＴｉＯ₃膜、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃膜のなかから選ばれ
   た一種であることを特徴とする請求項１記載の強誘電体
   メモリ。
4. 【請求項４】 基板と、この基板上に形成された下部電
   極と、この下部電極上にエピタキシャル成長されて歪み
   が導入された強誘電体膜と、この強誘電体膜上に形成さ
   れた上部電極とを備えた強誘電体キャパシタを有し、前
   記強誘電体キャパシタは、上部電極側が正となる第１の
   分極状態と、上部電極側が負となる第２の分極状態とを
   不揮発に記憶する強誘電体メモリのデータ書き込み方法
   であって、 データ書き込みに先立って、前記強誘電体キャパシタに
   対して、前記上部電極側に前記下部電極より高い電圧を
   印加して前記強誘電体膜を前記第１の分極状態に設定す
   る初期化を行うことを特徴とする強誘電体メモリのデー
   タ書き込み方法。
5. 【請求項５】 エピタキシャル成長により歪みが導入さ
   れた強誘電体膜を持つ複数の強誘電体キャパシタが配列
   されたメモリセルアレイを有し、前記強誘電体キャパシ
   タは上部電極側が正となる第１の分極状態と、上部電極
   側が負となる第２の分極状態とを不揮発に記憶する強誘
   電体メモリのデータ書き込み方法であって、 前記メモリセルアレイのデータ書き込みに先立って、デ
   ータ書き込み領域内の全強誘電体キャパシタに対して一
   括して、上部電極側に前記下部電極より高い電圧を印加
   して前記強誘電体膜を前記第１の分極状態に設定する初
   期化を行うことを特徴とする強誘電体メモリのデータ書
   き込み方法。