KR100228040B1 - 불휘발성 반도체기억장치 및 그 제조방법 - Google Patents

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다카시 가와쿠보
가즈히데 아베
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니시무로 타이죠
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Abstract

기판측으로부터 차례로 제1하부전극과, 이 제1하부전극 상에 성장한 제1유전체막, 이 제1유전체막 상에 형성된 제1상부전극으로 이루어진 제1박막캐패시터, 이 제1박막캐패시터에 접속하여 설치된 제1스위칭트랜지스터를 갖춘 강유전체셀 및, 제2하부전극과, 이 제2하부전극 상에 성장한 제2유전체막, 이 제2유전체막 상에 형성된 제2상부전극으로 이루어진 제2박막캐패시터, 이 제2박막캐패시터에 접속하여 설치된 제2스위칭

Description

불휘발성 반도체기억장치 및 그 제조방법
본 발명은, 강유전체막을 이용한 강유전체셀과 상유전체막을 이용한 상유전체셀을 갖춘 불휘발성 반도체기억장치 및 그 제조방법에 관한 것이다.
최근, 기억매체로써 강유전체막을 갖춘 강유전체 캐패시터를 이용한 기억장치 (강유전체메모리)의 개발이 행해지고 있으며, 일부는 이미 실용화가 되어 있다. 강유전체메모리는 불휘발성이고, 전원을 차단한 후에도 기억내용이 소실되지 않고, 더욱이 막 두께가 충분히 얇은 경우에는 자발분극의 반전이 빠르고, DRAM과 같이 고속의 기록, 독출이 가능한 우수한 특징을 갖는다.
이와 같은 강음전체 박막캐패시터를 사용한 반도체메모리셀에 있어서의 메모리셀의 주요 구조로 2가지 종류를 들 수 있다.
통상 이용되고 있는 것은 1개의 메모리셀을 2개의 트랜지스터와 2개의 캐패시터로 구성하는 것이다. 이 등가회로도를 제1도에 독출동작시의 원리도를 제2(a)2(e)도에 나타냈다. 제1도에 나타낸 바와 같이, 통상의 불휘발성 반도체메모리에 있어서, 단위셀은 1개의 트랜지스터와 1개의 강유전체 박막을 이용한 캐패시터로 구성되고, 메모리셀(1)은 워드선(WL) 방향에 인접한 2조의 단위셀로 구성되어 있다.
이와 같은 불휘발성 반도체메모리의 기록은 다음과 같이 행해진다. 우선, 워드선구동회로(3)에 의해 소정 로우어드레스의 워드선(WL)을 선택하고, 선택된 워드선을 활성화하여 이와 결합하는 스위칭트랜지스터를 활성상태로 한 후, 비트선쌍 BL 및 BL'에 "1" 또는 "0"의 정보에 대응하는 상보적인 전위 (예컨대, 5V와 0V)를 부여함과 더불어 드라이브선 구동회로(2)에 의해 드라이브선(이)을 활성화하여 기록신호를 전달한다. 이 조작에 의해 1개의 메모리셀 내의 2개의 유닛셀의 강유전체 캐패시터를 역방향으로 분극시킨다.
이어서, 워드선의 활성화를 정지하여 스위칭트랜지스터를 비활성화상태로 되돌리면, 상술한 바와 같은 로우어드레스 및 칼럼어드레스의 크기에 의해 선택되는 메모리셀에 "1" 또는 "0"의 정보가 축적유지되고, 정보의 기록이 행해진다. 그 후에는 정보가 기록된 메모리셀과 결합하는 워드선 또는 드라이브선과 비트선의 한쪽이 활성화되어도 기록된 정보가 소실하하지 않는다.
한편, 독출에 있어서는 우선, 워드선구동회로(3)에 의해 소정 로우어드레스의 워드선(WL)을 선택하고, 선택된 워드선을 활성화하여 이와 결합하고 있는 스위칭트랜지스터를 활성화상태로 한다. 이어서, 소정의 칼럼어드레스에 대하여 비트선쌍(BL, BL')을 프리챠아지하여 플로팅상태로 한 후, 드라이브구동회로(2)에 의해 드라이브선(이)을 활성화하여 소정 전위를 부여한다.
여기서, 상술한 바와 같이 하여 로우어드레스 및 칼럼어드레스의 크기에 의해 1개의 메모리셀이 선택되고, 그 중에서 역방향으로 분극되어 있는 2개의 캐패시터에 축적유지되어 있던 정보는 스위칭트랜지스터를 통하여 프리챠아지된 비트선쌍으로 취출되고, 강유전분극의 반전방향과 비반전방향의 차에 따른 전하량차에 기초하여 미소한 전위차가 비트선쌍간에 형성된다. 따라서, 이 전위차를 센스앰프(4)로 증폭하는 것으로, 메모리셀 내의 박막캐패시터에 대해서는 그 후의 소정 동작에 의해 독출하기 전의 정보가 기록되어 정보의 재기록이 행해진다(제2(a)2(e)도).
이 방법은 인접한 2개의 캐패시터를 역방향으로 분극시켜두고, 기록시에는 한 방향으로 분극시켜 축적전하량의 차를 검출하기 위하여 캐패시터에 의한 축적전하의 오차나 피로에 의한 열화의 영향을 받기 어렵다는 이점을 갖고 있기 때문에, 현재 주로 이용되고 있다. 그러나, 1개의 메모리셀을 2개의 트랜지스터와 2개의 캐패시터에 의해 구성하기 때문에, 후술하는 1개의 트랜지스터와 1개의 캐패시터를 사용하여 1개의 메모리셀을 구성하는 방법에 비해 2배의 면적이 필요하게 된다는 결점을 갖는다.
메모리셀의 제2구조는 1개의 트랜지스터와 1개의 박막캐패시터로 이루어진 더미셀을 별도 설치하고, 이 메모리셀을 1개의 트랜지스터와 1개의 박막캐패시터로 구성하는 방법이다. 이 등가회로도를 제3도에 기록동작시의 원리도를 제4(a)∼4(e)도에 나타냈다.
이 방법에서는 액티브셀(1)의 1개의 강유전체 박막캐패시터의 분극방향을 기억정보로 하고, 독출시에는 액티브셀(1) 및 더미셀(5)의 플레이트선에 전압을 인가하고, 액티브셀(1)의 캐패시터의 전하량과 더미셀(5)의 캐패시터의 전하량을 비트선을 통하여 센스앰프(4)로 비교하여 판단하는 방법이다. 따라서, 2개의 트랜지스터와 2개의 캐패시터를 사용하는 경우에 비해 대용량화에 적당하고, 또한 비교에 필요한 전하량은 1/2이하로 된다.
상술의 반도체메모리의 강유전체재료로는 현재 지르코늄산티탄산납(PZT)이 이용되고 있다. PZT는 지르코늄산납과 티탄산납의 고용체()이고, 이들을 거의 1:1의 몰비로 고용한 것이 자발분극이 크고, 낮은 전계에서도 반전할 수 있으며, 기억매체로써 우수한 것으로 생각되고 있다. PZT는 강유전체상(相)과 상유전체상 사이의 전이온도(퀴리온도)가 300이상으로 비교적 높기 때문에, 통상의 전자회로가 사용되는 온도범위 (120이하)에서는 기억된 내용이 열에 의해 소실될 염려는 없다.
그러나, PZT의 양질박막은 제작이 어려운 것으로 알고 있다. 제1에는 PZT의 주성분인 납은 500이상에서 증발하기 입고, 그 때문에 조성의 정확한 제어가 어려운 것이다. 제2에는 PZT가 페로브스카이트형 결정구조를 형성한 경우에 초기에 강유전성이 나타나지만, 이 페로브스카이트형 결정구조를 갖는 PZT를 얻기가 어렵고, 파이록로아라 부르는 결정구조의 쪽이 용이하게 얻기쉽다는 것이다. 또한, 이 PZT박막이 실리콘디바이스에 응용되면, 그 주성분인 납의 실리콘중으로의 확산을 방지하는 것이 어렵다는 문제도 있다.
PBT이외에는 티탄산바륨(BaTiO3)이 대표적인 강유전체로 알려져 있다. 티탄산바륨은 PZT와 마찬가지로 페로브스카이트형 결정을 갖고, 퀴리온도는 약 120인 것이 알려져 있다. Pb와 비교하면 Ba는 증발하기 어렵기 때문에, 티탄산바륨의 박막제작에 있어서는 조성의 제어가 비교적 용이하다. 또한, 티탄산바륨이 결정화한 경우는 페로브스카이트형 이외의 결정구조를 얻는 것은 거의 없다.
이들의 장점에도 불구하고 티탄산바륨의 박막캐패시터는 강유전체메모리의 기억매체로 거의 검토되고 있지 않다. 그 이유로, 티탄산바륨은 PZT에 비해 잔류 분극이 작고, 게다가 잔류분극의 온도의존성이 큰 것을 들 수 있다. 이 원인은 티탄산바륨의 퀴리온도가 낮은(120)것에 있다. 이와 같은 강유전체로 강유전체 메모리를 제작한 경우, 100이상의 고온으로 된 경우에 기억내용이 소실될 염려가 있을 뿐만 아니라, 통상 전자회로가 사용되는 온도범위(850이하)에서도 잔류분극의 온도의존성이 크기 때문에, 동작이 불안정하게 된다. 따라서, 티탄산바륨으로 이루어진 강유전체 박막을 사용한 박막캐패시터는 강유전체메모리의 기억매체로써의 용도에 적합하지 않은 것으로 생각되고 있다.
본 발명자는 새로운 강유전체 박막으로 하부전극(예컨대, Pt의 (100)면)의 격자정수에 비교적 가깝고, 다소 큰 격저정수를 갖는 유전재료(예컨대, BaxSr1-xTiO3)를 선택하면서 또한, RF마그네트론스팩터법이라는 성막과정으로 미스피트전위가 비교적 넣기 어려운 성막방법을 채용하여 분극축인 c축방향으로 에픽택셜성장시킴으로써, 막 두께 200이상의 비교적 두꺼운 막 두께의 박막에 있어서도 에픽택셜효과에 의해 븐래 유전체의 격자정수 보다도 막 두께방향(c축)에 격자정수가 늘어나고, 면내방향(a축)의 격자정수가 줄어든 상태를 유지할 수 있는 것을 알아냈다.
그 결과, 강유전 퀴리온도를 고온측으로 시프트시켜 실온영역에 큰 잔류분극을 나타내면서 85정도까지 온도를 상승시켜도 충분히 큰 잔류분극을 유지할 수 있는 강유전체 박막이 실현가능한 것을 확인했다. 예컨대, 하부전극으로써 산화되기 어려운 Pt(격자정수a : 0.39231)를 사용하고, 유전체로써 소정 조직영역의 티탄산바륨스트론튬(BaxSr1-xTiO3, x0.30-0.90, 이하 BST라 칭함)을 이용함으로써, 본래 실온에서는 강유전성을 나타내지 않을 조성영역 (x0.7)에서도 강유전성이 나타나고, 또한 원래 실온에서 강유전성을 나타내는 조성영역 (x> 0.7)에 있어서는 본래 실온이상에 있는 퀴리온도가 더욱 상승한다는 실용상 바람직한 강유전체 특성을 실현할 수 있는 것을 실험적으로 확인했다.
그러나, 이와 같은 강유전체를 이용하여 상술한 바와 같은 불휘발성 반도체 메모리를 제작한 경우, 이하에 나타낸 바와 같은 문제가 발생한다.
통상, 더미셀이 캐패시터로써, 액티브셀의 캐패시터와 동일한 구조면적을 사용하고, 항상 한방향으로 분극시켜 두고, 독출시의 더미드라이브선의 활성화 전위를 변화함으로써, 액티브셀의 캐패시터의 반전분극시와 비반적분극시 중간의 전하량을 갖게하는 방법, 더욱이 동일한 구조이지만 면적이 다른 것을 사용하고, 동일의 드라이브선 활성화 전위로 반전분극시와 비반전분극시 중간의 전하량을 갖게 하는 방법이 알려져 있다.
그러나, 더미셀의 캐패시터로 액티브셀의 캐패시터와 동일한 강유전체막을 사용한 경우에는 잔류분극시의 경과시간변화, 반복분극에 의한 피로열화, 한방향의 분극을 계속하는 것에 의한 분극특성의 변화(인프린트라 부름) 등의 강유전체 박막 캐패시터 특유의 안정성에 관한 문제가 있고, 신뢰성이 높은 반도체메모리를 제작하는 것이 곤란하다.
한편, 더미셀의 캐패시터로 Si의 열산화막을 유전체막으로 사용한 MOS(금속/산화막/반도체)접합의 캐패시터 등을 사용할 수 있으며, 이경우는 더미셀로서 높은 신뢰성의 것을 제작할 수 있다. 그러나, 열산화막의 유전율은 강유전체막에 비교하여 2자릿수정도 작기 때문에, 더미셀의 면적이 크게되기도 하고, 축소하기 위한 공정수가 상당히 많아진다는 별도의 결점이 존재한다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 신뢰성이 높으면서 면적이 작은 상유전체셀과 강유전체셀을 동일 기판에 구비한 불휘발성 반도체기억장치를 제공하는 것에 그 목적이 있다.
제1도는 종래 2개의 트랜지스터와 2개의 캐패시터로 구성된 메모리셀의 등가 회로도.
제2(a)2(e)도는 제1도에 나타낸 메모리셀의 독출 및 재기록의 동작원리를 나타낸 도면.
제3도는 종래 1개의 트랜지스터와 1개의 캐패시터로 구성된 액티브셀과, 1개의 트랜지스터와 1개의 캐패시터로 구성된 더미셀을 구비한 메모리셀의 등가회로도.
제4(a)4(e)도는 제3도에 나타낸 메모리셀의 독출 및 재기록의 동작원리를 나타낸 도면.
제5(a)5(h)도는 본 발명의 제1실시예에 따른 메모리셀의 제조프로세스를 공정순으로 나타낸 단면도.
제6(a)6(f)도는 본 발명의 제1실시예에 따른 메모리셀의 제조프로세스를 공정순으로 나타낸 단면도이다.
본 발명에 의하면, 기판측으로부터 차례로 제1하부전극과, 이 제1하부전극 상에 성장한 제1유전체막, 이 제1유전체막 상에 형성된 제1상부전극으로 이루어진 제1박막캐패시터, 이 제1박막캐패시터에 접속하여 설치된 제1스위칭트랜지스터를 갖춘 강유전체셀 및, 제2하부전극과, 이 제2하부전극 상에 성장한 제2유전체막, 이 제2유전체막 상에 형성된 제2상부전극으로 이루어진 제2박막캐패시터, 이 제2박막 캐패시터에 접속하여 설치된 제2스위칭트랜지스터를 갖춘 상유전체셀을 구비하고, 상기 제1하부전극은 상기 제1유전체막이 강유전성을 나타내도록 선정되고, 상기 제2하부전극은 상기 제2유전체막이 상유전성을 나타내도록 선정되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치가 제공된다.
또한, 본 발명에 의하면, 기판측으로부터 차례로 제1하부전극과, 이 제1하부 전극 상에 에픽택셜 성장한 결정성의 유전성재료로 이루어진 강유전성의 유전체막, 이 강유전성의 유전체막 상에 형성된 제1상부전극으로 이루어진 제1박막캐패시터, 이 제1박막캐패시터에 접속하여 설치된 제1스위칭트랜지스터를 갖춘 강유전체셀 및, 제2하부전극과, 이 제2하부전극 상에 성장시킨 상유전성의 유전체막, 이 상유전성의 유전체막 상에 형성된 제2상부전극으로 이루어진 제2박막캐패시터, 이 제2박막캐패시터에 접속하여 설치된 제2스위칭트랜지스터를 갖춘 상유전체셀을 구비하고, 상기 강유전성의 유전체막 본래의 퀴리온도가 상기 상유전성의 유전체막 본래의 퀴리온도보다 50이상 높은 것을 특징으로 하는 불휘발성 반도체기억장치가 제공된다.
더욱이, 본 발명에 의하면, 기판 상에 제1하부전극 및 제2하부전극을 형성하는 공정과, 상기 제1하부전극 상에 상기 제1하부전극과 격자정수가 다른 유전성재료를 에픽택셜성장시켜 강유전성의 제1유전체막을 형성하고, 상기 제2하부전극 상에 상유전성의 제2유전체막을 형성하는 공정 (이 제2유전체막의 상유전성은 상기 제 2유전체막과 상기 제2하부전극 사이의 왜곡량에 의해 제어되고 있다) 및, 상기 제1 유전체막 상에 제1상부전극을 설치하여 강유전체셀을 형성하고, 상기 제2유전체막 상에 제2상부전극을 설치하여 상유전체셀을 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법이 제공된다.
이하, 본 발명의 원리에 대하여 상세히 설명한다.
본 발명은 강유전체셀과 상유전체셀로 메모리를 구성하고, 강유전체셀과 상유전체셀로 유사한 구조조성의 페로브스카이트계 박막캐패시터를 사용함으로써, 이상적인 불휘발성 메모리를 제작할 수 있는 것에 기초하고 있다.
본 발명자는 이와 같은 불휘발성 메모리 응용에 필요한 유전성의 제어가 페로브스카이트계 유전체박막에 가해지는 왜곡량을 변화시킴으로써 가능하다는 것에 착안했다. 즉, 페로브스카이트계 유전체박막을 단결정 또는 다결정으로 변화시키는 것, 유전체 박막의 조성을 변화시켜 유전체박막의 격자정수를 변화시키는 것, 또는 유전체박막으로의 왜곡을 야기하는 전극의 조성을 바꾸어 전극의 격자정수를 변화시킴으로써, 유전체박막에 가해지는 왜곡량을 변화시킬 수 있는 것이다.
예컨대, BaxSr1-xTiO3(BST)계를 유전성 재료로 하면, 300정도 이하의 박막에서는 퀴리온도가 가장 높은 Ba분률 100조성의 것을 이용해도 다결정막에서는 강유전성은 나타나지 않는 것에 대해, 에픽택셜성장시킨 단결정막에서는 강유전체막으로 된다.
따라서, 동일 조성, 두께의 BST유전체를 이용하고, 강유전체셀의 박막캐패시터에는 단결정의 유전체막을 사용하여 액티브셀을 형성하고, 상유전체셀의 박막캐패시터에는 다결정의 유전체막을 사용하여 더미셀을 형성함으로써, 각각 강유전성 및 상유전성의 메모리셀을 작성하는 것이 가능하다. 이 때, 백금 등의 하부전극 등에 단결정 또는 다결정을 사용함으로써, 그 위의 유전체막도 단결정의 것과 다결정의 것을 나누는 것이 가능하다.
또한, 동일 에픽택셜성장시킨 BST계 강유전체막에 있어서도 에픽택셜성장에 수반하여 도입되는 왜곡량의 대소에 의해, 퀴리온도를 변화시켜 강유전체막과 상유전체막을 나눌 수 있다. 즉, 상술한 바와 같이, BST단결정의 본래 퀴리온도는 Ba분률 70정도로 실온에 있기 때문에, 그 이상의 Ba분률에 강유전체, 그 이하에 상유전체이지만, 약간 격자정수가 작은 단결정 백금막 상에 에픽택셜성장시켜 면내에 23의 압축왜를 도입한 BST막에서는 Ba분률 30이상에 강유전체로 되는 것을 찾아냈다.
따라서, 동일 조성, 두께의 BST유전체를 이용하고, 격자정수가 약간 다른 단결정 하지전극막 상에 에픽택셜성장시키는 것에 의해서도 강유전체막과 상유전체막을 갖춘 메모리를 작성할 수 있다.
강유전체셀 하부전극의 격자정수와 상유전체셀 하부전극의 격자정수의 차가 0.2이상인 경우, 강유전체셀의 유전체막에 큰 잔류분극을 얻기 위하여 왜곡을 도입시킬 수 있는 것이 바람직하다. 강유전체셀 하부전극의 격자정수차가 0.2이하에서는 퀴리온도가 실온이하에 있는 상유전체셀의 유전체막에 대해, 퀴리온도를 충분히 상승시켜 큰 잔류분극을 얻기 위하여 왜곡을 도입시킬 수는 없다.
또한, 마찬가지로 강유전성자 상유전성 사이의 경계치의 상하에 BST유전체의 조성을 변화시켜, 단결정 하지전극막 상에 에픽택셜성장시킴으로써, 강유전체막과 상유전체막을 갖춘 메모리셀을 작성할 수 있다.
강유전체셀의 강유전체막 본래의 퀴리온도와 상유전체셀의 상유전체막 본래의 퀴리온도의 차가 50이상인 경우, 큰 잔류분극을 얻을 수 있는 것에 바람직하다. 퀴리온도가 실온이하에 있는 상유전체셀의 상유전체막에 대하여 강유전체셀의 강유전체막의 퀴리온도차가 50이하에서는 큰 잔류분극을 얻을 수 없다.
더욱이, 본 발명의 불휘발성 반도체기억장치에 있어서, 강유전성재료 본래의 퀴리온도가 200이하인 것이 바람직하다. 이는 퀴리온도가 그다지 높지않은 유전성재료에서는 본 발명을 적용하는 것에 의한 퀴리온도의 상승에 의한 효과가 극히 현저하면서 도전성기판 상에 에픽택셜성장시켜 강유전성을 나타내는 유전체막을 형성한 때 분극축이 막 두께 방향으로 충분히 모여 결과적으로 분극반전의 반복에 대한 열화가 작은 유전체막을 형성하여 얻기 때문이다.
본 발명에서는 잔류분극의 값이나 용량을 실용적으로 충분히 크게하기 위하여, 유전체막에 이용되는 유전성재료 본래의 격자정수(ad)와 유전체막의 하지로 되는 도전성재료 본래의 격자정수(as) 비의 값을 1.002ad/as 1.015의 범위로 설정하고, 페로브스카이트형 결정구조를 갖는 격자의 a축이 줄어들고, c축이 늘어나는 유전체막을 충분한 막 두께로 형성하는 것이 바람직하다.
ad/as값을 1.002이상으로 설정한 이유는 1.002보다 작으면 유전체막의 퀴리온도가 유전성재료 본래의 퀴리온도보다도 상승하지 않거나, 또는 상승해도 아주 적기 때문이다. 한편, ad/as값을 1.015이상으로 한정한 이유는 1.015보다 크면 유전체막을 도전성기판 상에 에픽택셜성장시킨 경우, 도중에 미스피트전이가 들어가기 때문에, 막 두께 70이상의 두꺼운 유전체막에 대하여 역시 충분한 퀴리온도의 상승이 얻어지지 않기 때문이다. 또한, ad/as값이 1.015보다 높은 경우에는 막 두께 70미만의 많은 유전체막에 대하여 퀴리온도를 상승시킬 수 있어도 그 상승은 적다. 더욱이, ad/as값이 1.002이상 1.011이하 범위내인 경우, 격자정수의 미스피트가 작기 때문에, 성막온도에 의하지 않고 결정성이 양호한 유전체막을 용이하게 에픽택셜성장시키는 것이 가능하게 되는 점에서 보다 바람직하다.
즉, 본 발명은 상술한 바와 같은 페로브스카이트형 결정구조를 갖는 격자의 a축이 줄어들고 c축이 늘어난 유전체막을 형성한다는 것이고, 이와 같이 유전체막과 하지의 격자정수의 차이를 이용하여 격자중에 소정방향의 왜곡을 강제적으로 도입하는 것으로, 퀴리온도가 유전성재료 본래의 값보다도 상승한다. 여기서, 퀴리 온도가 200이하의 유전성재료는 일반적으로 실온에서의 결정의 이방성, 다시말해서 격자의 자발적 왜곡이 작기 때문에, 격자중에 강제적으로 도입된 왜곡이 격자의 자발적 왜곡으로 상쇄되는 것이 거의 없고, 격자중으로의 강제적인 왜곡의 도입이 상당히 유효하게 된다.
그런데, 퀴리온도가 200를 넘는 유전성재료는 통상 큰 자발적 왜곡을 격자 중에 갖고 있으면서 도전성기판 상에 에픽택셜성장시킨 경우에는 성막시의 응력이나 반전장을 완화하기 위하여 서로 격자의 자발적 왜곡의 방향이 다른 90분역 (分域) 등이 유전체막 중에 형성된다. 따라서, 격자중에 강제적으로 도입된 일방향성을 갖는 왜곡이 이와 같이 다방향성을 갖는 격자의 자발적 왜곡으로 상쇄되어 퀴리온도의 상승이 작게될 염려가 있다. 더욱이, 서로 격자의 자발적 왜곡이 다른 90분역이 유전체막 중에 형성되면, 그중 분극축이 막면내로 향한 분역으로, 유전체막의 막 두께방향으로 전계가 인가된 경우에 격자의 90반전이 생겨 분극반전의 반복에 대한 열화의 원인이 된다. 또한, 퀴리온도가 200를 넘는 유전성재료는 통상 Pb, Bi를 주성분으로 하여 함유하기 때문에, 유전체막의 성막시에 Pb, Bi의 증발에 기인하는 조성의 변동을 억제하는 것이 어렵고, 그 결과로는 양질 유전체막을 간략하게 얻는 것이 곤란하다. 더욱이, 퀴리온도가 200를 넘는 유전성재료에 관해서는 본래 퀴리온도는 충분히 높기 때문에, 그대로 유전체막에 이용해도 퀴리온도에 대해서는 반도체기억장치의 메모리셀의 캐패시터 등에 적용하는 것에 거의 지장은 없고, 본 발명에 의한 퀴리온도의 상승이 특히 유효한 것은 아니다.
본 발명의 불휘발성 반도체기억장치의 하부전극에 압축왜곡을 도입하기 위한 하지막으로써, 백금(격자정수 0.3923)을 주로 하고, 경우에 따라 파라듐(격자정수 0.3890)이나 이리듐(격자정수 0.3839)을 합금화시킨 도전성 화합물 등을 사용할 수 있다. 한편, 왜곡을 주지않는 또는 반대로 면내에 인장왜곡을 도입하기 위한 하지막으로써, 백금과 금(격자정수 0.4078)의 합금 등으로 이루어진 도전성 화합물 등을 사용할 수 있다.
하부전극으로써, SrRuO3나 SrMoO3등의 도전성 화합물도 이용할 수 있다. SrRuO3및 SrMoO3의 격자정수는 BST에 비해 작기 때문에, 이들 재료로 이루어진 하부전극 상에 BST유전체막을 형성함으로써, BST유전체막에 압축왜곡을 도입할 수 있다. 또한, 복수의 도전성 화합물의 혼정 (混晶)을 하부전극으로 이용해도 된다. SrRuO3와 CaRuO3의 혼정은 격자정수가 더욱 작고, 이를 하부전극으로 이용함으로써 BST유전체막에 압축왜곡이 더 도입되어 강유전성을 더욱 높일 수 있다. SrRuO3와 BaRuO3의 혼정이나 SrMoO3와 BaMoO3의 혼정은 격자정수가 크고, 이들을 하부전극으로 이용하면, 혼정중의 BaRuO3또는 BaMoO3의 비에 따라 BST유전체막에 도입되는 왜곡을 절감하여 상유전성으로 할 수 있다.
이와 같이, 하부전극을 구성하는 혼정의 조성 및 조성비를 변화시킴으로써, 상술한 바와 같이 그 위에 형성되는 BST유전체막의 유전성을 억제할 수 있다.
본 발명에 이용되어 얻는 페로브스카이트형 결정구조를 갖는 유전성재료로써는 티탄산바륨(BaTiO3), 티탄산스트론튬(SrTiO3), 티탄산칼슘(CaTiO3), 주석산바륨 (BaSnO3), 지르코늄산바륨(BaZrO3) 등의 단순(單純)페로브스카이트형 산화물, 마그네슘산니오브산바륨 (Ba (Mg1/3Nb2/3)O3), 마그네슘산텅스텐산바륨 (Ba (Mg1/3Ta2/3)O3) 등의 복합페로브스카이트형 산화물이나 이들중에서 복수의 산화물을 동시에 고용(固溶)시킨 계(系) 등이 예시되고, 더욱이 화학량론비로부터의 다소 오차가 허용되는 것은 말할 것도 없다.
유전성재료로 BaTiO3에 SrTiO3나 CaTiO3를 혼합한 혼정을 이용하면, BaTiO3결정에 비해 격자정수가 작게 되기 때문에, 유전성재료에 도입되는 왜곡량을 변화할 수 있으며, 상술과 같이 유전체막의 유전성을 제어할 수 있다.
이와 같은 유전성재료로 이루어진 유전체막을 도전성기판 상에 에픽택셜성장시킬 경우의 성장방향으로는 유전체막 및 도전성기판의 정방정계(正方晶系)의 (001)면 또는 입방정계(立方晶系)의 (100)면이 서로 평행하게 되도록 성장시키는 것이 바람직하고, 유전체막의 성막방법으로는 반응성증착, RF스퍼터링, 레이저어플리케이션, MOCVD 등을 들 수 있지만, 도입되는 왜곡이 완화되지 않는 점에서 특히, 스퍼터링이 바람직하다. 또한, 유전체막의 막 두께는 강유전체메모리에 사용된 경우에 충분한 잔류분극 또는 실효유전율을 얻는 관점에서 20이상인 것이 바람직하고, 실용상 30이상 100이하의 범위내인 것이 바람직하다.
이상, 강유전체셀이 액티브셀로 상유전체셀이 더미셀의 경우에 대하여 설명했지만, 상유전체셀이 DRAM의 메모리셀이어도 된다. 즉, 강유전체셀과 상유전체셀이 각각 FRAM과 DRAM의 메로리셀이어도 된다.
이와 같이, 상기 상유전체를 DRAM의 메모리셀에 이용하면, 비교적 얇은 막 두께로 충분한 유전율, 또는 누설전류가 적은 캐패시터를 형성한다.
이하, 본 발명의 불휘발성 반도체기억장치의 제조방법에 대하여 설명한다.
본 발명의 방법은 상기 불휘발성 반도체기억장치를 제조하기 위하여 제1유전체막과 제1하부전극 사이에 왜곡을 생기게 함으로써, 제1하부전극 상에 에픽택셜성장한 제1유전체막을 강유전성으로 하고, 제2유전체막과 제2하부전극 사이의 왜곡을 적게함으로써, 제2유전체막을 상유전성으로 하는 것을 특징으로 하고 있다.
제2유전체막을 형성하는 공정에 앞서, 제2유전체막이 형성되는 기판의 영역에 불균일한 표면을 도입하는 공정을 포함하는 것이 바람직하다. 이와 같이, 불균일한 표면을 도입하면, 예컨대 에픽택셜성장 조건하에서 형성되어도 이 불균일한 표면 상에는 다결정으로 구성되는 층이 형성된다. 이 불균일한 표면이 도입되는 층은 하부전극, 기판, 기판에 접하여 형성되는 콘택트드라이브 및 콘택트드라이브와 하부전극 사이에 설치되는 장벽층 등의 어느쪽이어도 된다.
이 경우, 제1유전체막과 제2유전체막을 동시에 형성할 수 있다. 상술한 바와 같이, 기판 상에 불균일한 표면이 도입되면, 그 위에 형성되는 층은 다결정으로 구성된다. 따라서, 제1 및 제2유전체막을 형성하기 전에, 기판 상의 원하는 위치에 불균일한 표면을 도입하고, 그 후 에픽택셜성장 조건하에서 제1 및 제2유전체막을 동시에 형성함으로써, 각각을 강유전성 및 상유전성으로 할 수 있다.
상술의 불균일한 표면의 도입은 RIE에칭, 포토에칭 등에 의해 행해진다. 또한, 이 불균일한 표면의 도입은 성막조건을 변화함으로써, 다결정으로 이루어진 층을 형성하는 것에 의해 되어도 된다.
콘택트드라이브에 불균일한 표면을 도입하는 경우, AsH3또는 B2H6등이 도프된 Si로 이루어진 콘택트드라이브를 LPCVD법으로 형성하는 경우에 원료로 지클로로실란을 이용하여 300-500의 조건하에서 처리함으로써 단결정성에 원료로 실란이나 지실란을 이용하여 600-650의 조건하에서 처리함으로써 다결정성으로 제어할 수 있다.
또한, TiN으로 이루어진 장벽층에 불균일한 표면을 도입하는 경우, 반응성스팩텁법에 의해 TiN층을 형성하는 경우에, 600이상에서 형성함으로써 단결정성으로, 400이하에서 형성함으로써 다결정성으로 제어할 수 있다.
백금으로 이루어진 하부전극층에 불균일한 표면을 도입하는 경우는 스팩터법에 의해 백금층을 형성하는 경우에, 500이상에서 형성함으로써 단결정성으로, 300이하에서 형성함으로써 다결정성으로 제어할 수 있다.
본 발명의 방법에 있어서, 제1 및 제2유전체막의 적어도 한쪽을 혼정으로 구성하고, 그 조성비를 제어함으로써 유전성을 제어해도 된다. 이 경우, 제1 및 제 2유전체막은 각각에 형성되는 것이 바람직하다.
또한, 제1 및 제2하부전극의 적어도 한쪽을 혼정으로 형성하고, 그 조성비를 제어함으로써 유전성은 제어해도 된다. 이 경우도 제1 및 제2유전체막은 각각에 형성되는 것이 바람직하고, 상술의 유전체막과 조합시켜 이용할 수 있다.
이상 상술한 바와 같이, 본 발명에 의하면, 예컨대 실리콘프로세스에 적합한 것에 곤란한 저융점금속인 납이나 비스마스를 함유하지 않고, 에픽택셜성장시에 도입되는 왜곡에 의해 유기된 강유전체막을 강유전체셀에 사용하고, 또한 유사구조, 조성의 상유전체막을 상유전체셀에 사용함으로써, 신뢰성이 높은 초고집적화한 불휘발성 반도체기억소자를 작성하는 것이 가능하다.
[실시예]
이하 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
[제1실시예]
본 실시예는 액티브셀(강유전체셀)에 에픽택셜성장시킨 경우에 일어나는 부정합왜곡을 이용하여 왜곡유기 강유전체막을 형성하고, 한편 더미셀(상유전체셀)에는 다결정의 상유전체막을 형성하여 강유전체메모리를 작성한 예이다.
제5(a)∼5(h)도 및 제6(a)6(f)도는 본 발명의 제1실시예에 따른 불휘발성 반도체기억소자의 제조공정을 나타낸 모식 단면도이다. 제5(a)5(d)도 및 제6(a)6(c)도에 액티브셀의 제조공정을 나타내고, 제5(e)5(h)도 및 제6(d)6(f)도에 더미셀이 제조공정을 나타낸다.
제5(a)도 및 제5(e)도는 메모리셀의 트랜지스터부 및 층간절연막(5)을 형성한 상태를 나타내고, 제5(a)도에 나타낸 액티브셀, 제5(e)도에 나타낸 더미셀과 함께 동일의 구성이다. 제5(a)도 및 제5(e)도에 있어서, 참조부호 11은 제1도전형의 실리콘기판을 나타낸다. 이 제1도전형 실리콘기판(11)에 소자간 분리산화막(12)이 형성되고, 이 소자간 분리산화막(12)에 의해 분리된 실리콘기판(11)의 영역 상에 게이트산화막(13) 및 워드선(14)이 형성되어 있다. 더욱이, 참조부호 15는 층간절연막, 16은 제2도전형 불순물 확산층을 각각 나타낸다.
이어서, 제5(b)도 및 제5(f)도에 나타낸 바와 같이, 층간절연막(15)에 콘택트홀(26, 27)을 형성했다. 이 때, 액티브셀 콘택트홀(26)의 가공에는 우선, 층간절연막의 80정도의 깊이까지 반응성 이온에칭(RIE)법을 이용하고, 그 후 불소산용액에 의해 실리콘기판(11)의 표면까지 에칭을 행하고, 실리콘의 (100)면을 노출시켰다. 한편, 더미셀 콘택트홀(27)의 가공에는 모두 RIF법을 이용하여 오버에칭을 행했다. 이 경우, 콘택트홀(27)에 노출하는 실리콘기판(11)의 표면에는 (111)방위의 파셋이 형성됐다.
다음에, 제5(c)도 및 제5(g)도에 나타낸 바와 같이, 실리콘의 선택성장CVD기술에 의해 콘택트플래그(28, 29)를 형성했다. 콘택트플래그는 이클로로실란을 원료가스로 한 LPCVD법에 의해, 성장온도 820로 실리콘을 콘택트홀(26, 27)에 선택적으로 매립함으로써 형성했다. 이 때, 액티브셀 콘택트홀의 실리콘 (100)면 상에는 (100)방위의 단결정 콘택트플래그(28)가 성장했지만, 더미셀의 콘택트홀의 (111)파셋면 상에는 다결정의 콘택트플래그(29)가 형성되었다.
그 후, 제5(d)도 및 제5(h)도에 나타낸 바와 같이, 불소산을 사용한 습식선택에칭에 의해 콘택트플래그를 에치백하여 평탄화한 후, 장벽층으로써 반응성스팩터법에 의해 600에서 TiN막(22)을 형성하고, 연속하여 하부전극으로써 스팩터법에 의해 600에서 백금의 박막(23)을 형성하며, 계속 Ba의 몰분률 80의 BST박막(24)을 스팩터법에 의해 600에서 100의 두께로 성장시켰다. 이 때, 층간절연막(15) 상이나 더미셀의 다결정 콘택트플래그(29) 상에는 모두 다결정이 성장했지만, 액티브셀의 단결정 실리콘플래그 상에는 TiN막(22), 백금박막(23), BST유전체막(24)은 모두 (100)방향으로 에픽택셜성장해 있다.
다음에, 제6(a)도 및 제6(d)도에 나타낸 바와 같이, 포토리소그래피 및 이온에칭에 의해, BST유전체막(24), 백금박막(23), TiN막(22)을 패터닝하고, 유전체층(24), 하부전극층(23) 및, 장벽층(22)을 형성했다. 그 후, 제6(b)도 및 제6(e)도에 나타낸 바와 같이, 층간절연막(17)을 퇴적하고, 포토리소그래피 및 이온에칭에 의해 층간절연막(17)을 개공하며, 더욱이 니켈 상부전극(25)을 형성했다. 이어서, 제6(c)도 및 제6(f)도에 나타낸 바와 같이, 포토리소그래피 및 이온에칭에 의해 층간절연막(17)을 개공하여 비트선(18)을 형성했다.
이와 같이 하여 형성된 액티브셀의 유전체박막캐패시터의 특성을 측정한 바, 잔류분극량으로써 0.12C/m2으로 큰 값이 얻어지고, 강유전체 캐패시터로 기능하는 것이 확인되었다. 한편, 더미셀의 유전체박막캐패시터의 특성을 측정한 바, 강유전성은 인식하지 않고, 바이어스 0V때의 비유전율 330의 상유전체였다. 또한, 액티브셀과 더미셀을 조합시킴으로써, 불휘발성 반도체기억장치로써 충분히 안정하게 기능하는 것이 확인되었다.
[제2실시예]
이 실시예는 액티브셀 및 더미셀 모두 에픽택셜성장시킨 하부전극과 유전체막을 사용하고 있지만, 액티브셀에는 하부전극과의 부정합왜곡을 이용하여 왜곡유기 유전체막을 형성하고, 한편 더미셀에는 하부전극의 조성을 바켜 격자정합시킴으로써 상유전체막을 형성하며, 강유전체메모리를 제작한 예이다. 액티브셀의 구조, 조성 및 제조공정은 제1실시예의 액티브셀과 모두 동일하다.
즉, 백금 하부전극(격자정수: 0.3982)과 Ba분율 80의 BST유전체막(a축의 격자정수: 0.3982)을 (100)방위로 에픽택셜성장시킴으로써 1.5의 격자부정합에 따라 강유전성이 유기되고, 잔류분극량으로써 0.12C/m2을 갖는 캐패시터셀을 작성한다.
한편, 더미셀의 구조 및 제조공정은 액티브셀과 거의 동일하지만, 하부전극으로 백금-15Ta합금을 사용했다. 백금-15Ta합금의 격자정수는 0.3975이고, 유전체막인 Ba분율 80의 BST유전체막의 격자정수 0.3982와 0.18밖에 차가 나지 않기 때문에, 에픽택셜성장한 BST유전체막에 강유전성은 유기되지 않고, 비유전율 310의 상유전체였다.
이와 같이, 제작한 액티브셀과 더미셀을 조합시킴으로써 불휘발성 반도체기억장치로써 충분히 안정하게 기능하는 것이 확인되었다.
[제3실시예]
하부전극으로 SrRuO3를 이용한 것 이외에는 제2실시예와 마찬가지로 액티브셀을 제작했다.
즉, SrRuO3하부전극(격자정수: 0.3930)과 Ba분율 80의 BST유전체막(a축의 격자정수: 0.3982)을 (100)방위로 에픽택셜성장시킴으로써, 1.3의 격자부정합에 따라 유전체가 변형하여 강유전성이 유기되고, 잔류분극으로 0.22C/m2을 갖는 캐패시터셀을 작성한다.
한편, 하부전극으로써 분자비로 80의 SrMoO3및 20의 BaMoO3의 혼정 (격자 정수: 0.3985)을 이용한 것 이외에는 제2실시예와 마찬가지로 더미셀을 제작했다.
더미셀의 유전체박막캐패시터의 특성을 측정한 바, 강유전성은 인식되지 않고, 바이어스 0V때의 비유전율 420의 상유전체였다. 또한, 액티브셀과 더미셀을 조합시킴으로써, 불휘발성 반도체기억장치로써 충분히 안정하게 기능하는 것이 확인되었다.
[제4실시예]
이 실시예는 액티브셀 및 더미셀 모두 에픽택셜성장시킨 하부전극과 유전체막을 사용하고 있지만, 액티브셀과 더미셀에 사용하는 유전체막의 조성을 바꿈으로써 액티브셀에는 강유전체막을 더미셀에는 상유전체막을 형성하고, 강유전체메모리를 작성한 예이다. 액티브셀의 구조, 조성 및 제조공정은 제1실시예의 액티브셀과 모두 동일하다.
즉, 백금 하부전극(격자정수: 0.3982)과 Ba분율 80의 BST유전체막(a축의 격자정수: 0.3982)을 (100)방위로 에픽택셜성장시킴으로써 1.5의 격자부정합에 따라 유전체가 변형하여 강유전성이 유기되고, 잔류분극량으로써 0.12C/m2을 갖는 캐패시터셀을 제작한다.
한편, 더미셀의 구조 및 제조공정은 액티브셀과 거의 동일하지만, 하부전극으로써 Ba분율 20의 BST유전체막을 사용했다. Ba분율 20의 BST유전체막의 격자정수는 0.3925이고, 하부전극의 백금과 격자정수의 차가 없고, 또한 본래의 퀴리온도도 -100이하의 상유전체이기 때문에, 에픽택셜성장한 Ba분율 20의 BST유전체막은 비유전율 280의 상유전체였다.
이와 같이, 제작한 액티브셀과 더미셀을 조합시킴으로써 불휘발성 반도체기억장치로써 충분히 안정하게 기능하는 것이 확인되었다.
[제5실시예]
이 실시예는 FRAM에 더해 FRAM의 더미셀의 제작과 마찬가지의 상유전체셀을 이용한 DRAM을 동일기판에 제작한 예이다. 여기서, DRAM의 메모리셀은 FRAM의 더미셀과 거의 동일한 구조이고, 제조방법도 동일하다.
FRAM의 메모리셀은 제3실시예와 동일하게 하여 막 두께 50의 SrRuO3하부 전극(격자정수: 0.3930) 상에 막 두께 30로 Ba분율 80의 BST유전체막(a축의 격자정수: 0.3982)을 (100)방위로 에픽택셜성장시켰다. 그 결과, 1.3의 격자 부정합에 따라 강유전성이 유기되고, 잔류분극으로써 0.22C/m2을 갖는 캐패시터셀을 제작한다.
한편, FRAM의 더미셀 및 DRAM의 셀은 유전체막으로써 막 두께 30로 Ba분율 20의 BST유전체막(a출의 격자정수: 0.3925)을 형성한 것 이외에는 상기 FRAM의 액티브셀과 마찬가지로 하여 제작했다. 이들 유전체막과 하부전극은 거의 격자정합하고 있기 때문에 강유전성은 관측되지 않고, 비유전율 450의 상유전체이었다.
이 DRAM의 유전체 캐패시터를 상기 상유전성의 BST유전체막 대신 실리콘산화막을 이용하여 얻는데에 2.7옹스트롱정도의 극히 얇은 막 두께로 제작할 필요가 있다. 또한, 상기 상유전성의 BST유전체막의 누설전류는 ±3V의 범위로 5×10-8A/cm2이하였다. 따라서, DRAM의 유전체막으로써 상당히 바람직한 것을 제작했다.
이상 설명한 바와 같이, 본 발명에 의하면, 실리콘프로세스에 적합한 것으로 곤란한 저융점금속인 납이나 비스마스를 함유하지 않고, 에픽택셜성장시에 도입되는 왜곡에 의해 유기된 강유전체막을 강유전체셀에 사용하고, 또한 유사구조, 조성의 상유전체막을 상유전체셀에 사용함으로써, 신뢰성이 높은 초고집적화한 불휘발성 반도체기억소자의 실현이 가능하게 되어 본 발명의 공업적 가치는 대단히 크다.

Claims (20)

  1. 기판측으로부터 차례로 제1하부전극과, 이 제1하부전극 상에 성장한 제1유전체막, 이 제1유전체막 상에 형성된 제1상부전극으로 이루어진 제1박막캐패시터, 이 제1박막캐패시터에 접속하여 설치된 제1스위칭트랜지스터를 갖춘 강유전체셀 및, 제2하부전극과, 이 제2하부전극 상에 성장한 제2유전체막, 이 제2유전체막 상에 형성된 제2상부전극으로 이루어진 제2박막캐패시터, 이 제2박막캐패시터에 접속하여 설치된 제2스위칭트랜지스터를 갖춘 상유전체셀을 구비하고, 상기 제1하부전극은 상기 제1유전체막이 강유전성을 나타내도록 선정되고, 상기 제2하부전극은 상기 제 2유전체막이 상유전성을 나타내도록 선정되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 제1유전체막이 상기 제1하부전극 상에 에픽택셜성장한 결정성의 유전성재료로 이루어지고, 상기 제1하부전극의 격자정수가 상기 제2하부 전극의 격자정수보다 0.2이상 작은 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 강유전성의 유전체막 및 상유전성의 상유전체막이 동일재료로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제1항에 있어서, 상기 강유전체셀의 유전체막 본래의 퀴리온도가 200이하인 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제1항에 있어서, 상기 강유전체셀의 유전체막이 티탄산바륨스트론튬으로 이루어지고, 잔류왜곡을 도입함으로써 강유전성이 부여된 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제1항에 있어서, 상기 강유전체셀 및 상유전체셀의 적어도 한쪽의 유전체막이 복수의 유전성 화합물로 이루어진 혼정으로 구성되고, 상기 복수의 유전성 화합물로 이루어진 혼정의 조성비를 제어함으로써 상기 유전체막의 유전성이 제어되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 제6항에 있어서, 상기 복수의 유전성 화합물 각각의 격자정수가 다르고, 상기 유전체막 유전성의 제어가 실질적으로 상기 혼정의 격자정수를 변화시킴으로써 된 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 제6항에 있어서, 상기 복수의 유전성 화합물이 BaTiO3, SrTiO3및 CaTiO3로 이루어진 군으로 선택된 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 제1항에 있어서, 상기 제1하부전극 및 제2하부전극의 적어도 하나가 Pt로 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  10. 제1항에 있어서, 상기 제1하부전극 및 제2하부전극의 적어도 하나가 각각의 격자정수가 다른 복수의 도전성 화합물의 혼정으로 구성되고, 상기 복수의 도전성 화합물로 이루어진 혼정의 조성비를 제어함으로써 상기 유전체막의 유전성이 제어된 것을 특징으로 하는 불휘발성 반도체기억장치.
  11. 제10항에 있어서, 상기 도전성 화합물이 BaRuO3, SrRuO3및 CaRuO3로 이루어진 군으로 선택된 것을 특징으로 하는 불휘발성 반도체기억장치.
  12. 제1항에 있어서, 상기 제1하부전극 상의 유전체막이 단결정질이고, 상기 제2 하부전극 상의 유전체막이 다결정질인 것을 특징으로 하는 불휘발성 반도체기억장치.
  13. 기판측으로부터 차례로 제1하부전극과, 이 제1하부전극 상에 에픽택셜 성장한 결정성의 유전성재료로 이루어진 강유전성의 유전체막, 이 강유전성의 유전체막 상에 형성된 제1상부전극으로 이루어진 제1박막캐패시터, 이 제1박막캐패시터에 접속하여 설치된 제1스위칭트랜지스터를 갖춘 강유전체셀 및, 제2하부전극과, 이 제2하부전극 상에 성장시킨 상유전성의 유전체막, 이 상유전성의 유전체막 상에 형성된 제2상부전극으로 이루어진 제2박막캐괘시터, 이 제2박막캐패시터에 접속하여 설치된 제2스위칭트랜지스터를 갖춘 상유전체셀을 구비하고, 상기 강유전성의 유전체막 본래의 퀴리온도가 상기 상유전성의 유전체막 본래의 퀴리온도보다 50이상 높은 것을 특징으로 하는 불휘발성 반도체기억장치.
  14. 제13항에 있어서, 상기 강유전체셀 및 상유전체셀의 적어도 한쪽의 유전체막이 복수의 유전성 화합물로 이루어진 혼정으로 구성되고, 상기 혼정의 조성비를 제어함으로써 상기 유전체막의 유전성이 제어되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  15. 기판 상에 제1하부전극 및 제2하부전극을 형성하는 공정과, 상기 제1하부전극 상에 상기 제1하부전극과 격자정수가 다른 유전성재료를 에픽택셜성장시켜 강유전성의 제1유전체막을 형성하고, 상기 제2하부전극 상에 상유전성의 제2유전체막을 형성하는 공정 (이 제2유전체막의 상유전성은 상기 제2유전체막과 상기 제2하부전극 사이의 왜곡량에 의해 제어되고 있다) 및, 상기 제1유전체막 상에 제1상부전극을 설치하여 강유전체셀을 형성하고, 상기 제2유전체막 상에 제2상부전극을 설치하여 상유전체셀을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  16. 제15항에 있어서, 상기 제2유전체막을 형성하는 공정에 앞서, 상기 제2유전체막이 형성되는 상기 기판의 영역에 불균일한 표면을 도입하는 공정을 포함한 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  17. 제16항에 있어서, 상기 제1유전체막 및 제2유전체막이 동일재료로 구성되고, 상기 제1유전체막과 상기 제2유전체막이 에픽택셜성장 조건하에서 동시에 형성된 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  18. 제15항에 있어서, 상기 제1유전체막 및 제2유전체막의 적어도 한쪽이 각각의 격자정수가 다른 복수의 유전성 화합물로 이루어진 혼정으로 구성되고, 상기 복수의 유전성 화합물로 이루어진 혼정의 조성비를 제어함으로써 유전성이 제어된 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  19. 제15항에 있어서, 상기 제1하부전극 및 제2하부전극의 적어도 한쪽이 각각의 격자정수가 다른 복수의 도전성 화합물의 혼정으로 구성되고, 상기 복수의 도전성 화합물로 이루어진 혼정의 조성비를 제어함으로써 유전성이 제어된 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
  20. 제19항에 있어서, 상기 제1유전체막 및 제2유전체막이 동일재료로 구성되고, 상기 제1유전체막과 상기 제2유전체막이 에픽택셜성장 조건하에서 동시에 형성된 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
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