JP2000022091A

JP2000022091A - 強誘電体メモリ

Info

Publication number: JP2000022091A
Application number: JP10188844A
Authority: JP
Inventors: Kazuhide Abe; 和秀阿部; Naoko Yanase; 直子梁瀬; Takashi Kawakubo; 隆川久保
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-07-03
Filing date: 1998-07-03
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】非対称ヒステリシス曲線をもつ強誘電体薄膜
を使用した場合において、読み出し電圧の極性が、動作
上どのような影響があるかを明らかにし、読み出し手段
を改良する。【解決手段】ヘテロエピタキシャル成長させた強誘電体
薄膜に残留分極として書き込まれたデジタル情報を、上
部電極に負の電圧をかけることによって読み出すことを
特徴とし、これにより、読み出し時間の高速化、誤動作
の防止、長時間保持後の信号レベルの劣化の低減などの
効果を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリに
係り、特にエピタキシャル成長した強誘電体薄膜を記憶
媒体として有する不揮発性の強誘電体メモリに関する。

【０００２】

【従来の技術】近年、記憶媒体として強誘電体薄膜を有
する強誘電体キャパシタを用いた記憶装置( 以下、強誘
電体メモリという) の開発が行われており、一部では既
に実用化がなされている。強誘電体メモリは不揮発性で
あり、電源を落とした後も記憶内容が失われない、しか
も膜厚が充分薄い場合には自発分極の反転速度が速いた
め高速の書き込み・読み出しが可能であるなどの優れた
特徴を有する。

【０００３】また、強誘電体メモリは、１ビットのメモ
リセルを1 つのトランジスタと1 つの強誘電性薄膜キャ
パシタとで構成することが可能であるため、大容量化に
も適している。

【０００４】上述の強誘電体メモリの強誘電体薄膜を構
成する材料としては、現在、ジルコン酸チタン酸鉛( 以
下、PZT ) やBi層状化合物が主に用いられている。しか
しながら、PZT やBi層状化合物を用いた場合、PbやBiは
融点の低い金属元素であるため、良質な薄膜を高い再現
性で作製することが困難である。すなわち、PbやBiは融
点が低いため、高温で熱処理を施した場合に蒸発した
り、電極中への拡散を生じたりしてしまう。その結果、
強誘電体薄膜の組成が設計値からずれ、所望の強誘電性
を得ることができない。このような現象は、強誘電体メ
モリの高集積化を妨げている。

【０００５】本発明者らは、上記問題を解決するため
に、チタン酸バリウムストロンチウム( 以下、BST)系材
料に結晶歪みを導入して使用することを提案している。
BST は残留分極が小さく、かつキュリー温度が130 ℃以
下と低い。そのため、従来からBST は強誘電体メモリに
用いる誘電体材料としては適さないと考えられていた。

【０００６】それに対し、本発明者らは、BST 系材料か
らなる強誘電体薄膜に結晶歪みを導入することにより強
誘電体薄膜の強誘電性を制御可能であることを見出し
た。すなわち、BST 系強誘電体薄膜に結晶歪みを適切に
導入することにより、十分な残留分極及びキュリー温度
を得ることが可能である。

【０００７】BST 系材料からなる強誘電体薄膜への結晶
歪みの導入は、下地層と強誘電体薄膜との間での格子不
整合を利用して行われる。具体的には、下部電極等の下
地層をBST 系材料の本来の格子定数よりも僅かに小さな
格子定数を有する材料で構成し、この下地層上に上記BS
T 系材料をヘテロエピタキシャル成長させる。これによ
り、BST 系材料からなる誘電体薄膜には、その面内方向
に圧縮歪みが、垂直方向には伸び歪みが導入され、その
結果、BST 系材料のキュリー温度は上昇し、室温(25 ℃
付近) において強誘電性が誘起される、或いは室温にお
ける強誘電性が強められる。

【０００８】このように、強誘電体薄膜に結晶歪みを適
切に導入することにより、BST 系材料を用いた場合にお
いても所望の強誘電特性を得ることができる。また、BS
T 系材料は、PbやBiのような低融点金属元素を含有しな
いため、化学的に安定である。さらに、BST 系材料は、
結晶化させる際に、例えばパイロクロア型構造等のよう
にペロブスカイト型構造以外の結晶構造をとることが殆
どない。すなわち、BST 系材料は、強誘電体メモリの高
集積化に適した様々な特性を有している。

【０００９】しかしながら、このようなヘテロエピタキ
シャル成長により歪みを導入したBST 系材料の強誘電特
性には、電圧の極性に対して、分極対電圧のヒステリシ
ス曲線の形が非対称になるという問題がある。強誘電特
性が非対称となってしまう原因は必ずしも明らかではな
いが、歪みを利用した強誘電体薄膜に特有な、しかも避
けることのできない本質的な性質である可能性がある。
また、このような非対称なヒステリシス曲線をもつ強誘
電体薄膜を、不揮発性の強誘電体メモリの記憶媒体とし
て用いた場合の問題点は、これまでほとんど調べられて
いなかった。

【００１０】

【発明が解決しようとする課題】上述したように、ヘテ
ロエピタキシャル成長により歪みを導入したBST 系強誘
電体薄膜は、化学的に安定で集積化に適するという優れ
た特徴を有するが、一方ではヒステリシス曲線が非対称
性を示すという問題があった。しかもヘテロエピタキシ
ャル成長させた強誘電体薄膜を不揮発性の強誘電体メモ
リの記憶媒体として用いた場合、ヒステリシス曲線の非
対称性によってどのような問題が生じるかについても、
これまでほとんど明らかになっていなかった。

【００１１】この理由としては、従来、強誘電体メモリ
用の強誘電体薄膜としては、ヒステリシスが対称な多結
晶の膜が用いられており、電圧の極性に関するヒステリ
シスの非対称については一切考慮する必要がなかったか
らである。

【００１２】本発明の目的は、このような非対称性を持
つ強誘電体薄膜キャパシタを用いた場合の、強誘電体メ
モリの動作上の問題点を明らかにするとともに、これに
最も適した動作手段を提供しようとすることにある。

【００１３】より具体的には、本発明の第１の目的は、
結晶歪みを導入した強誘電体キャパシタを用いた強誘電
体メモリの読み出し手段を改良することにあり、これに
より、強誘電体メモリの(1) 情報の読み出し速度の向
上、(2) 誤動作の回避、(3) 長時間保持後に読み出した
場合の信号強度の劣化を最小化することを目的とする。

【００１４】また本発明の第２の目的は、このような強
誘電体メモリの書き込み手段を改良することにあり、こ
れにより、強誘電体メモリに情報を迅速かつ確実に書き
込むことを目的とする。

【００１５】

【課題を解決するための手段】上記の第１の目的を達成
するために本発明は請求項１の発明として、基板と、こ
の基板上に形成された下部電極と、この下部電極上に形
成され結晶歪みが導入された強誘電体薄膜と、この強誘
電体薄膜上に形成された上部電極とを備えた強誘電体薄
膜キャパシタを有し、前記上部電極に負の電圧を印加す
ることにより、前記強誘電体薄膜キャパシタに記憶され
ている情報を読み出すことを特徴とする強誘電体メモリ
を提供する。

【００１６】また、第２の目的を達成するために請求項
２の発明として、基板と、この基板上に形成された下部
電極と、この下部電極上に形成され結晶歪みが導入され
た強誘電体薄膜と、この強誘電体薄膜上に形成された上
部電極とを備えた強誘電体薄膜キャパシタと；この強誘
電体薄膜キャパシタに直列に接続されたトランジスタと
を具備したメモリセルを有し、前記強誘電体薄膜キャパ
シタに情報を書き込む際に、前記上部電極が負の電圧か
らゼロ電圧あるいはゼロ電圧から正の電圧になった状態
で前記トランジスタをオフすることを特徴とする強誘電
体メモリを提供する。

【００１７】以下、本発明に関して詳細に説明する。読
み出し手段に関する請求項１の発明は、より具体的に
は、非対称なヒステリシス曲線をもつヘテロエピタキシ
ャル成長された強誘電体薄膜キャパシタの下部電極の電
位を基準にして、上部電極にはこれより負の電圧を持つ
パルスを付与することによって、記憶されている情報を
読み出す、すなわち強誘電体薄膜に蓄えられた残留分極
の極性を判別することを特徴とするものである（以下、
下部電極の電位を基準にして上部電極にこれより負の電
圧を印加した極性を負電圧、正の電圧を印加した極性を
正電圧と称する）。

【００１８】この強誘電体薄膜キャパシタは、Si基板な
どの単結晶基板の上にエピタキシャル成長した下部電極
と、下部電極の上にエピタキシャル成長した強誘電体薄
膜と、強誘電体薄膜の上に形成された上部電極により構
成することができる。

【００１９】下部電極は、単結晶基板上に直接エピタキ
シャル成長させて形成しても良く、また他の材質の膜、
例えばバリアメタルとしてのPt/(Ti,Al)N 膜を介してエ
ピタキシャル成長させてもかまわない。

【００２０】下部電極の材料としては、SrRuO ₃ などの
導電性のペロブスカイト型酸化物が、エピタキシャル成
長の際の格子整合性などの面で好ましい。強誘電体材料
としては、ペロブスカイト型の結晶構造をもつ、チタン
酸バリウム(BaTiO ₃ )およびこれのBaを一部Srで置換し
たチタン酸バリウムストロンチウム、(Ba _x Sr_1-x )TiO
₃ などが好ましいが、これらに限定されるものではな
く、Pb(Zr,Ti)O₃ などであっても構わない。

【００２１】これらの強誘電体材料の薄膜を、上述した
下部電極の上にエピタキシャル成長させることにより、
結晶歪みが導入された強誘電体薄膜を得る。成膜の方法
は特に限定されないが、格子不整合による歪みをできる
だけ緩和させないためには、スパッタリング法によるこ
とが好ましい。

【００２２】上部電極としては、強誘電体薄膜の上にエ
ピタキシャル成長していることが好ましく、また材料と
しては下部電極と同じであることが好ましい。ここで図
１に、SrTiO ₃ 単結晶基板の上にヘテロエピタキシャル
成長されて結晶歪みが導入されたBaTiO ₃ 薄膜の非対称
なヒステリシス曲線の測定例を示す。図１において、縦
軸は分極（C/m ² ）、横軸は電圧（V ）を示している。

【００２３】この図は、上部電極、下部電極としてペロ
ブスカイト型の結晶構造をもつ導電性酸化物であるSrRu
O ₃ 膜、強誘電体薄膜としてBaTiO ₃ 膜を使用した場合
について示したものであるが、上下の電極材料として例
えばPtなどの金属を用いた場合、強誘電体薄膜としてBa
をSrで一部置換した組成(Ba _x Sr_1-x )TiO₃ の薄膜を用
いた場合にも、同様な非対称性が観測される。

【００２４】このような非対称なヒステリシス曲線は、
上部電極形成後に800 ℃の熱処理を施しても消失するこ
とはない。また、興味深い点としては、このような非対
称なヒステリシス曲線が常に、原点に対して正の方向に
ずれていることであり、決して逆の方向にずれているこ
とはない。

【００２５】このようにヘテロエピタキシャル技術を使
って作製した強誘電体薄膜キャパシタの分極対電圧のヒ
ステリシス曲線は、一般に図１に示すような非対称性を
示す。すなわち、ヒステリシスが原点( 電圧0V) に対し
て対称ではなく、ヒステリシスの中心は上部電極に正電
圧をかけた側にずれている。

【００２６】さて、本発明は結晶歪みの導入により、こ
のような非対称なヒステリシス曲線を示す強誘電体キャ
パシタに書き込まれたデジタル情報を読み出す際に、上
部電極に正ではなく、負の電圧パルスを加えることを特
徴としている。

【００２７】デジタル情報を読み出す電圧としては、原
理的には、図2(a)に示したように、強誘電体キャパシタ
の上部電極に正電圧を加えても、図2(b)のように負電圧
を加えても、同じようにキャバシタに書き込まれた情報
を分極量の違いとして読み出すことが可能である。も
し、ヒステリシス曲線が対称であるならば、両者に全く
違いは生じない。

【００２８】しかしながら、ヒステリシスが非対称性を
もつ強誘電体薄膜キャパシタの場合、図2(b)のように負
電圧を加えることにより読み出した方が、不揮発性メモ
リとして、次の3 点で優れた動作特性が得られるという
ことを、本発明者らは見出した。すなわち、不揮発性の
強誘電体メモリの、(1) 情報の読み出しに必要な時間を
短くできる、(2)"0"と"1" を読み間違えるという誤動作
の恐れを少なくすることができる、(3) 長時間保持後に
読み出した場合の分極の劣化による信号電圧の低下の影
響を小さくできるの３点である。

【００２９】(1) に関しては、ヒステリシスが正電圧を
かけた側にずれているため、負の電圧を印加して分極を
反転させる方が、正の電圧を印加して分極を反転させる
よりも分極の反転を速く引き起こすことができるためで
ある。また、(2) に関しては、ヒステリシスが正電圧を
かけた側にずれているため、正電圧に対する分極反転の
応答時間が長いからであり、(3) に関しては、読み出し
の基準となるべき非反転時の分極量の時間変化が小さい
からである。

【００３０】続いて、書き込み手段に関する請求項２に
関して説明する。請求項２は、より具体的には、非対称
ヒステリシス曲線をもつヘテロエピタキシャル強誘電体
薄膜キャパシタの下部電極の電位を基準にして、上部電
極が負の電圧からゼロ電圧あるいはゼロ電圧から正の電
圧になった状態で直列接続されたトランジスタをオフに
することにより、キャパシタにデジタル情報を書き込む
ことを特徴とするものである。

【００３１】強誘電体薄膜キャパシタを構成する下部電
極、上部電極、強誘電体薄膜に関しては、上述した請求
項１と同様なものが使用できる。強誘電体薄膜キャパシ
タにデジタル情報を書き込む場合には、電極に正電圧あ
るいは、負電圧を加える必要がある。実際の集積回路に
おいては、単一電源電圧( 例えば0Vと3V) で動作させる
ために、上下電極とも電圧を時間的に変化させる必要が
ある。

【００３２】ここで図13に、単一電源電圧(0V, 3V)を使
用した場合の上下電極にかける電圧の全ての4 つの組み
合わせ(a), (b), (c) (d) を示す。それぞれの場合に、
下部電極を基準にした上部電極の電圧は次の通りであ
る。 (a) 下部電極0V, 上部電極0V..........下部電極に対す
る上部電極の電圧0V (b) 下部電極3V, 上部電極0V..........下部電極に対す
る上部電極の電圧-3V (c) 下部電極0V, 上部電極3V..........下部電極に対す
る上部電極の電圧+3V (d) 下部電極3V, 上部電極3V..........下部電極に対す
る上部電極の電圧0V 今、上部電極がビット線BLに接続され、下部電極がプレ
ート線PLに接続されていると仮定する。そして強誘電体
薄膜に書き込まれるべきデータが、あらかじめビット線
に0Vあるいは3Vとして与えられているものとする。

【００３３】このとき、プレート線電圧を変化させるこ
とにより強誘電体薄膜キャパシタにデータを書き込む手
順としては、図13および縦軸が分極、横軸が電圧を表わ
す図14の実線の矢印で示した順番(b) →(a), (d)→(c)
と、図13および図14の破線で示した順番(a) →(b), (c)
→(d) の二通りがある。両者とも強誘電体薄膜キャバシ
タにデジタル情報を強誘電体の自発分極の向きとして書
き込むことが可能である点では共通である。もし、ヒス
テリシス曲線が対称であるならば、書き込む順番を変え
ても結果として書き込まれた両者のデータには全く違い
は生じない。

【００３４】しかしながら、ヒステリシスが非対称性を
もつ強誘電体薄膜キャパシタの場合には、図13および図
14の実線で示した順番で書き込み、(a) あるいは(c) の
状態になったとき、すなわち、下部電極の電位を基準に
して上部電極が負の電圧からゼロ電圧あるいはゼロ電圧
から正電圧になった状態で、トランジスタをオフするこ
とが、デジタル情報を書き込む上で適切である。

【００３５】これはヒステリシス曲線が非対称で正の電
圧をかけた側にずれているため、負の分極を書き込むに
は短時間の電圧印加で十分であるが、正の分極を書き込
むには長い時間必要だからである。

【００３６】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。図3 に、本発明の実施の
形態形態に係る強誘電性薄膜キャパシタの断面図を示
す。図3 において、強誘電性薄膜キャパシタは、下地層
である基板1 上に、下部電極2 、誘電体薄膜3 、及び上
部電極4 が順次積層された構造を有している。

【００３７】図3 に示す強誘電性薄膜キャパシタは以下
に示す方法により作製した。まず、表面が平滑でありSr
TiO ₃ 単結晶からなる基板1 上に、rfマグネトロンスパ
ッタリング法により、下部電極2 としてSrTiO ₃ 薄膜を
成膜した。なお、この成膜は、基板温度を600 ℃とし、
ArガスとO ₂ ガスとの混合ガス雰囲気(Ar 流量: 40scc
m、O ₂ 流量: 10sccm) 中、0.6Pa の圧力下で行った。
また、下部電極2 は、SrTiO ₃ 基板1 の(100) 面上に約
50nmの厚さに形成した。

【００３８】以上のようにして成膜した下部電極2 につ
いて、Ｘ線回折法により結晶構造を調べた。その結果、
上記SrRuO ₃ からなる下部電極2 は、面内方向の格子定
数a,bがそれぞれ約0.393nm 、膜厚方向の格子定数c が
0.399nm であり、結晶歪みが導入されたペロブスカイト
型構造を有していることが分かった。すなわち、上記Sr
RuO ₃ 下部電極2 は正方晶の結晶対称性を有し、(001)
面が露出するように形成されている。

【００３９】次に、下部電極2 上に、rfマグネトロンス
パッタリング法により、誘電体薄膜3 として膜厚約58nm
のBaTiO ₃ 薄膜を成膜した。なお、このスパッタリング
は、下記条件のもとで行った。すなわち、スパッタター
ゲットとしては、4 インチ径，5mm 厚のBaTiO ₃ 焼結体
を用いた。基板温度は600 ℃とし、雰囲気をArガスとO
₂ ガスとの混合ガス雰囲気(Ar 流量: 45sccm、O ₂ 流
量: 5sccm)に制御し、基板1 をターゲットから垂直方向
に140mm 離れた位置に配置した。

【００４０】上記条件のもとで、まず、ターゲットに投
入するｒｆ電力を60W として30分間の成膜を行った。こ
れにより、下部電極2 上には、厚さ5nm 程度と推定され
るBaTiO ₃ 薄膜が形成された。引き続き、ターゲットに
投入するrf電力を300Wとして52分間の成膜を行った。以
上のようにして、2 段階で成膜を行って誘電体薄膜3を
形成した。

【００４１】この誘電体薄膜3 の組成についてＩＣＰ法
により分析したところ、Ba原子とTi原子とのモル比Ba:T
i は化学量論比と等しいことを確認した。次に、誘電体
薄膜3 上に、rfマグネトロンスパッタリング法により、
SrRuO ₃薄膜を成膜した。なお、この成膜は、基板温度
を600 ℃とし、ArガスとO ₂ ガスとの混合ガス雰囲気(A
r 流量: 40sccm、O ₂ 流量: 10sccm) 中、0.6Pa の圧力
下で行った。

【００４２】さらに、上記誘電体薄膜3 上に成膜したSr
RuO ₃ 薄膜を、湿式のエッチング法を用いて50×50μｍ
の形状にパターニングすることにより、上部電極4 を形
成した。

【００４３】BaTiO ₃ 膜および上下の電極であるSrRuO
₃ 膜が、SrTiO ₃ 単結晶基板の上にヘテロエピタキシャ
ル成長していることをX 線回折法により確認した。図4
にこのようにして作製した試料のX 線回折パターンを示
す。なお、このBaTiO ₃ 膜の(002) ピークに関するロッ
キングカーブを測定し、その半値幅(FWHM)を求めたとこ
ろ、約0.35°であった。

【００４４】このようにして作製したヘテロエピタキシ
ャル強誘電体薄膜キャパシタの、分極対電圧のヒステリ
シス曲線を50Hzの三角波( 電圧振幅3V) で測定した結果
が，上述の図1 である。このように、ヒステリシス曲線
は原点に対して非対称性を示したものの、0Vで測定した
残留分極(2P _r ) は、約0.7C/m² であり、角型の良い良
好な強誘電特性が得られた。

【００４５】さて、このような強誘電ヒステリシス特性
を持つ、ヘテロエピタキシャル膜の記憶媒体としての性
質を電圧パルス応答により評価を行った。図5 にパルス
応答を調べるために用いた、パルスのシーケンスを示
す。最初に、パルスの幅W 、パルスとパルスの間隔t 、
パルス電圧の振幅-Vの負のパルスD₁ ，D ₂ を印加して
強誘電体薄膜に負の分極を蓄える。これにより強誘電体
薄膜は、図2(a)のA 点の状態で保持されることになる。
尚、以下のシーケンスにおいてもパルス間隔t,パルス電
圧の振幅W 、パルス電圧±V は同一とした。

【００４６】次に、正のパルスP を加えると、分極が反
転し強誘電体薄膜には正の分極が書き込まれる。このと
き、強誘電体薄膜は、パルス電圧P の立ち上がりの際に
図2(a)のA 点の状態からB 点の状態に移り、電圧をゼロ
に戻す際にはB 点の状態からC 点の状態に移る。

【００４７】続いて、正のパルスU を加えると、分極は
反転せず強誘電体薄膜にはそのまま正の分極が維持され
る。このとき、強誘電体薄膜は、パルス電圧U の立ち上
がりの際に図2(a)のC 点の状態からB 点の状態に移り、
電圧をゼロに戻す際にはB 点の状態からC 点の状態に戻
る。

【００４８】続いて、負のパルスN を加えると、分極が
反転し強誘電体薄膜には負の分極が書き込まれる。この
とき、強誘電体薄膜は、パルス電圧N の立ち上がりの際
に図2(b)のC 点の状態からD 点の状態に移り、電圧をゼ
ロに戻す際にはD 点の状態からA 点の状態に移る。

【００４９】続いて、負のパルスD を加えると、分極は
反転せず強誘電体薄膜にはそのまま負の分極が維持され
る。このとき、強誘電体薄膜は、パルス電圧D の立ち上
がりの際に図2(b)のA 点の状態からD 点の状態に移り、
電圧をゼロに戻す際にはD 点の状態からA 点の状態に戻
る。

【００５０】さて、このようなシーケンスによってパル
スを順次強誘電体薄膜に印加して、そのパルスの立ち上
がりの際に強誘電体薄膜キャパシタに充電される電流の
時間変化を調べた結果が、図6 である。図において、縦
軸は電流（mA）、横軸は時間（μｓ）を示している。

【００５１】パルスの条件としては、パルス電圧の振幅
V を3V、パルスの幅W を1s、パルスとパルスの間隔t を
4 時間とした。パルスとパルスとの間隔t が4 時間と長
いにも関わらず、正のパルスP とパルスU に対する応答
電流の大きさが異なり、かつ負のパルスN とパルスD に
対する応答も異なっている。このことは、この強誘電体
薄膜に少なくとも4 時間の間、デジタル情報を残留分極
という形で記憶させることが可能であることを意味して
いる。すなわち、この強誘電体薄膜をメモリ素子に適用
可能である。

【００５２】図6 のスイッチング電流波形においては、
強誘電体薄膜の分極反転時に流れ込むスイッチング電流
(P) が減衰するまでに約1.5 μｓという時間が必要であ
る。しかしながら、このスイッチングに必要な時間は、
電極面積に強く依存する。実際に、電極面積を変化させ
てスイッチングに必要な時間を比較したのが、図19であ
る。図において縦軸はスイッチング時間（ns）、横軸は
電極面積（cm² ）を示している。

【００５３】図から分かるように、スイッチング時間は
電極面積にほぼ比例しており、この結果を単純に外挿す
ると、電極面積を10^-10 cm² と小さくしたときのスイッ
チング速度は10ns以下であると予想され、メモリとして
は十分な高速動作が期待できる。

【００５４】このように、書き込んだデジタル情報を読
み出す際には、原理的に、強誘電体薄膜キャパシタに正
のパルス(P,U) をかけてもよいし、負のパルス(N,D) を
かけても良い。しかしながら、図６の読み出しパルスに
対する電流応答を詳細に比較すると、正パルス(P,U) に
対する応答と負パルス(N,D) に対する応答には、大きな
違いが見られている。このような違いは、強誘電ヒステ
リシス曲線が図1 に示すように非対称であることを反映
したものと考えられる。

【００５５】図6 に示したように、正パルスP と負パル
スN に対する応答を比較すると、負パルスN に対する応
答の方が短時間で早く立ち上がる。このようなヘテロエ
ピタキシャル強誘電体薄膜をメモリ素子に適用した場合
には、正パルスで読み出すよりも、負パルスで読み出す
方が、分極反転を速く引き起こすことができ、したがっ
てデジタル情報の読み出しを高速にすることが可能であ
る。

【００５６】また、図6 に示したように、正パルスP と
正パルスU に対する応答を比較すると、分極非反転時の
応答電流U の方が、時間的には最初に立ち上がり、少し
遅れて分極反転時の応答電流P が急激に立ち上がる。し
たがって、P に対する応答と、U に対する応答は途中で
交差して、その前後で電流の大きさは逆転している。し
たがって、読み出しの際、デジタル情報の"0" と"1" の
判別をどの時点で実施するかにより、読み出すデータの
逆転が生じ、すなわち誤ったデジタル情報を読み出す危
険がある。

【００５７】これに対して、負パルスN と負パルスD に
対する応答を比較すると、常に分極反転時の応答電流N
の方が、分極非反転時の応答電流D よりも大きい。した
がって、読み出しの際、どのようなタイミングで判別し
ても常に"0" と"1" の判別を誤ることはない。

【００５８】さらに、パルスとパルスの間隔t を5sから
14400s(4時間) まで変えて、同様な測定を繰り返し実施
し、それぞれの応答電流の積分値から、キャパシタの単
位面積当たりの電荷量変化Q(P),Q(U),Q(N),Q(D) を求
め、さらにQ(P)とQ(U)の差Q _sw+ と、Q(N)とQ(D)の差Q
_sw- を、保持時間t の関数としてプロットしたのが図7
である。この実験結果を外挿すると、10年後すなわち3x
10⁸ s 後にも、デジタル情報を保持していることが予想
され、十分長時間の記憶が可能であることがわかる。し
かしながら、詳細に比較すると、時間とともにわずかず
つではあるが、強誘電体薄膜に書き込まれた電荷量は減
少している。

【００５９】さて、長時間保持の後、強誘電体薄膜から
データを読み出すことを考えると、反転時の電荷量Q
(P), Q(N)と非反転時の電荷量Q(U), Q(D)の大小により
判断することになるため、これらの比率、すなわちQ(P)
/Q(U) あるいはQ(N)/ Q(D)ができるだけ大きいことが、
正確な判別のためには好ましいと考えられる。

【００６０】そこで、これらの比率を実験結果から計算
して保持時間t に対してプロットしたものが図8 であ
る。図において、縦軸は電荷量比、横軸は保持時間（s
）を示している。

【００６１】この図から、正のパルスで読み出した場合
の反転時と非反転時の電荷量比Q (P)/Q (U) の値は、も
ともとの値がQ (N)/Q (D) と比較して小さく、かつ書き
込みから時間が経過するにつれてこの比率が速く減少す
るのに対して、負のパルスで読み出した場合の反転時と
非反転時の電荷量比Q (N)/Q (D) の値は、最初からQ(P)
/Q (U) よりも大きいだけではなく、経過時間に対する
変化率が小さいという特徴があることが、明らかになっ
た。このような、ヘテロエピタキシャル成長させた強誘
電体薄膜キャパシタのパルス応答に関する性質はこれま
で全く知られていなかったものである。すなわち、負電
圧で読み出すことにより長時間保持後に読み出した場合
の分極の劣化による信号電圧の低下の影響を小さくする
ことが可能となる。

【００６２】次に、このような、知見を基に、実際の強
誘電体メモリの構成と回路動作方法に適用した例を示
す。図9 は、ヘテロエピタキシャル強誘電体薄膜キャパ
シタを含む、強誘電体メモリのメモリセルの断面を示し
たものである。

【００６３】1 ビットのメモリセルは、1 つの強誘電体
薄膜キャパシタと1 つのMOS トランジスタから構成され
る。強誘電体キャパシタは、Si単結晶基板にエピタキシ
ャル成長させた下部電極、下部電極の上にエピタキシャ
ル成長させた強誘電体薄膜、強誘電体薄膜の上にエピタ
キシャル成長させた上部電極から構成される。この実施
例の構成では、強誘電体キャパシタの上部電極は、MOS
トランジスタのドレインに電気的に接続される。

【００６４】図10は、このような強誘電体メモリセルの
等価回路を示す図である。上述したように、1 ビットの
メモリセルは、1 つの強誘電体キャパシタと1 つのMOS
トランジスタから構成される。強誘電体薄膜キャパシタ
の下部電極は、プレート線PLに接続される。強誘電体薄
膜キャパシタの上部電極はMOS トランジスタのドレイン
に接続され、トランジスタのソースはビット線BLに接続
される。MOS トランジスタのゲート電極は、ワード線WL
に接続される。

【００６５】尚、プレート線PLは図９においては、MOS
トランジスタのソース・ドレインと同様なＳｉ単結晶基
板に形成された、下部電極の下の拡散層によって構成さ
れている。また、ビット線ＢＬはソース上部の層間絶縁
膜上に形成され、多結晶シリコンによる引出し電極によ
りソースと接続されている。MOS トランジスタのドレイ
ンと強誘電体キャパシタの上部電極は層間絶縁膜上に形
成された電極によって接続され、ドレインはこの電極と
多結晶シリコンを用いた引出し電極により接続されてい
る。下部電極とプレ−ト線は接続されており、下部電極
はプレート線PLの機能を兼ねている。さらに、強誘電体
薄膜キャパシタとMOS トランジスタはLOCOS 膜によって
分離されている。

【００６６】このような強誘電体メモリセルに対して、
本発明の読み出し方法を適用した場合のタイミングチャ
ートを図11に示す。この強誘電体キャパシタには、あら
かじめデジタル情報に対応した上向き、あるいは下向き
の残留分極が書き込まれているものとする。

【００６７】この強誘電体メモリセルに書き込まれた情
報を読み出すには、まず、ビット線をゼロ電圧にプリチ
ャージして、接地電位から切り離し、フローティングの
状態とする。しかる後に、ワード線を選択してMOS トラ
ンジスタをオン状態とする。しかる後に、プレート線PL
から、強誘電体薄膜の下部電極に電圧を加える。このと
き、ビット線はあらかじめゼロ電圧にプリチャージされ
ているので、上部電極には、下部電極よりも負の電圧が
かかることになる。これにより、強誘電体薄膜にあらか
じめ書き込まれていた残留分極の極性に応じた電荷がビ
ット線に流れ込み、ビット線の電位をわずかに変化させ
る。このわずかな電位差をセンスアンプで増幅すること
により、デジタル情報に応じた電源電位あるいは接地電
位として、情報を外部に伝える。この実施の形態におい
ては、強誘電体薄膜キャパシタの下部電極に対して上部
電極に負のパルスを加えて読み出すために、(1) 情報の
読み出しに必要な時間を短くできる、(2)"0"と"1" を読
み間違えるという誤動作の恐れが少なくできる、(3) 長
時間保持後に読み出した場合の分極の劣化による信号電
圧の低下の影響を小さくできる、などの効果を得ること
ができる。

【００６８】図12は、同じ構成を持つメモリセルに対し
て、デジタル情報を読み出すための、本発明を適用しな
い場合のタイミングチャートを示した。この方法によっ
ても強誘電体薄膜に書き込まれた残留分極をデジタル情
報として読み出すことが可能である。しかしながら、こ
の比較例においては、強誘電体薄膜キャパシタの下部電
極に対して上部電極に正のパルスを加えて読み出すた
め、(1) 情報の読み出しに必要な時間が長い、(2)"0"
と"1" を読み間違えるという誤動作の恐れが大きい、
(3) 長時間保持後に読み出した場合の分極の劣化による
信号電圧の低下の影響が大きい、などの短所を有する。

【００６９】次に、このような非対称なヒステリシス特
性を持つ強誘電体薄膜の記憶媒体としての書き込みに関
する特性を、図5 とは異なる電圧パルス応答試験により
評価を行った。図15にパルス応答を調べるために用い
た、2 種類のパルスのシーケンスを示す。最初に、パル
ス幅W ₀ と十分長いパルス幅、パルス電圧の振幅±V の
負のリセットパルスReset1、あるいは正のリセットパル
スReset2を印加して強誘電体薄膜に負、あるいは正の飽
和状態の分極を蓄える。これにより強誘電体薄膜は、図
2(a)のA 点あるいはC 点の状態で保持されることにな
る。尚、以下のシーケンスにおいてパルスとパルスの間
隔はt 、パルス電圧の振幅は±V とした。

【００７０】負のリセットパルスReset1に続いて、パル
ス幅W ₁ の正のパルスP を加えると分極が反転し強誘電
体薄膜には正の分極が書き込まれる。このとき、強誘電
体薄膜は、パルス電圧P の立ち上がりの際に図2(a)のA
点の状態からB 点の状態に移り、電圧をゼロに戻す際に
はB 点の状態からC 点の状態に移る。続いて、パルス幅
W ₁ の正のパルスU を加えると、分極は反転せず強誘電
体薄膜にはそのまま正の分極が維持される。このとき、
強誘電体薄膜は、パルス電圧U の立ち上がりの際に図2
(a)のC 点の状態からB 点の状態に移り、電圧をゼロに
戻す際にはB 点の状態からC 点の状態に戻る。

【００７１】また、正のリセットパルスReset2に続いて
パルス幅W ₁ の負のパルスN を加えると、分極が反転し
強誘電体薄膜には負の分極が書き込まれる。このとき、
強誘電体薄膜は、パルス電圧N の立ち上がりの際に図2
(b)のC 点の状態からD 点の状態に移り、電圧をゼロに
戻す際にはD 点の状態からA 点の状態に移る。続いて、
パルス幅W ₁ の負のパルスD を加えると、分極は反転せ
ず強誘電体薄膜にはそのまま負の分極が維持される。こ
のとき、強誘電体薄膜は、パルス電圧D の立ち上がりの
際に図2(a)のA 点の状態からD 点の状態に移り、電圧を
ゼロに戻す際にはD 点の状態からA 点の状態に戻る。

【００７２】さて、このようなシーケンスによってパル
ス幅の異なるパルスを順次強誘電体薄膜に印加して、そ
のパルスの立ち上がりの際に強誘電体薄膜キャパシタに
充電される電流の時間変化を調べた結果が図16である。
パルスの条件としては、リセットパルス(Reset1,Reset
2) の幅W ₀ を1s、リセットパルスの電圧振幅V を3V、
パルス電圧(P,U,N,D) の振幅V を3V, パルスの幅W ₁ を
10msから2sまで変化させ、パルスとパルスの間隔t を5s
とした。

【００７３】このように、パルス幅W ₁ を変えてその応
答を調べると、書き込みパルスのパルス電圧振幅V 、パ
ルス間隔t が一定であるにも関わらず、パルス幅W ₁ に
よって書き込みの状態が異なることがわかる。すなわ
ち、負パルスN による書き込みの場合、パルス幅W ₁ が
10msと短い場合から2sと長い場合まで、ほぼ同じ量の分
極が書き込まれていることがわかる。一方、正パルスP
による書き込みの場合には、パルス幅W ₁ が0.1s以下の
短い正電圧パルスでは十分な量の正の分極を書き込むこ
とができず、1s以上の長いパルスを加えたときに初めて
十分な量の正の分極を書き込むことができる。すなわ
ち、負の分極を書き込むには、短時間の電圧を印加すれ
ば十分であるが、正の分極を書き込むためには長い時間
が必要であることが分かる。

【００７４】ここで、図９、図１０のようなメモリセル
に対して、本発明の書き込み方法を適用した実施の形態
のタイミングチャートを図17に示す。ビット線BLには、
あらかじめ書き込むべきデジタル情報に対応した電圧("
0"あるいは"1")がすでに書き込まれているものとする。
またプレート線PLには、あらかじめ正電圧を加えてお
く。情報をメモリセルに書き込むには、まず、ワード線
を選択してMOS トランジスタをオン状態とする。

【００７５】書き込むべきビット線の電圧がゼロ電圧("
0") であった場合には、MOS トランジスタをオンにした
時点で強誘電体薄膜キャパシタに情報が書き込まれる(
図13および図14の(b) に相当) 。このとき、下部電極に
対して上部電極には負の電圧が印加されることになる。
次にプレート線電圧を正電圧からゼロボルトに変化させ
ると、誘電体薄膜キャパシタにかかる電圧はゼロになる
( 図13および図14の(a) に相当。このときの変化を図13
および図14中の実線で示す) 。この状態でMOSトランジ
スタをオフにする。したがって、強誘電体薄膜キャパシ
タに負電圧をかけている時間はかなり短いが、非対称な
ヒステリシスを示す強誘電体の場合、図16に示したよう
に、短時間でも十分に負の分極の書き込みを行うことが
可能なので、何ら動作上の支障は生じない。

【００７６】次に書き込むべきビット線の電圧が正電圧
("1") であった場合には、MOS トランジスタをオンにし
た時点で強誘電体薄膜キャパシタにかかる電圧はゼロな
ので何も生じない( 図13および図14の(d) に相当) 。次
にプレート線電圧を正電圧からゼロボルトに変化させる
と、強誘電体薄膜キャパシタに正電圧がかかる( 図13お
よび図14の(c) に相当。このときの変化を図13および図
14中の実線で示す) 。この状態でMOS トランジスタをオ
フにすると、強誘電体薄膜キャパシタにかかった正電圧
は、リーク電流により減衰するまである程度長い時間保
持される。これは、図16に示したような正の分極の書き
込みに必要な時間が長い場合は好都合である。

【００７７】一方、強誘電体メモリセルに対して、本発
明の書き込み方法を適用しなかった比較例の、タイミン
グチャートを図18に示す。ビット線BLには、あらかじめ
書き込むべきデジタル情報に対応した電圧("0"あるい
は"1")がすでに書き込まれているものとする。またプレ
ート線PLには、あらかじめゼロ電圧を加えておく点が図
17とは異なる。情報をメモリセルに書き込むには、ま
ず、ワード線を選択してMOS トランジスタをオン状態と
する。

【００７８】書き込むべきビット線の電圧が正電圧であ
った場合には、MOS トランジスタをオンにした時点で強
誘電体薄膜キャパシタに情報が書き込まれる( 図13およ
び図14の(c) に相当) 。このとき、下部電極に対して上
部電極には正の電圧が印加されることになる。次にプレ
ート線電圧をゼロボルトから正電圧に変化させると、強
誘電体薄膜キャパシタにかかる電圧はゼロになる( 図13
および図14の(d) に相当。このときの変化を図13および
び図14中の破線で示す) 。この状態でMOS トランジスタ
をオフにする。したがって、強誘電体薄膜キャパシタに
正電圧をかけている時間はかなり短く、非対称なヒステ
リシスを示す強誘電体の場合、図16に示したように、短
時間では十分に正の分極の書き込みを行うことができな
い。

【００７９】また、書き込むべきビット線の電圧がゼロ
電圧であった場合には、トランジスタをオンにした時点
で強誘電体薄膜キャパシタにかかる電圧はゼロなので何
も生じない( 図13および図14の(a) に相当) 。次にプレ
ート線電圧をゼロ電圧から正電圧に変化させると、強誘
電体薄膜キャパシタに負電圧がかかる( 図13および図14
の(b) に相当。このときの変化を図13およびび図14中の
破線で示す) 。この状態でMOS トランジスタをオフにす
ると、強誘電体薄膜キャパシタにかかった負電圧は、リ
ーク電流により減衰するまである程度長い時間保持され
る。しかしながら、このような動作は、図16に示したよ
うな負の分極の書き込みに必要な時間が短い場合には意
味がない。以上本発明の実施の形態について説明した
が、本発明は上述の実施の形態には限定されない。その
趣旨を超えない範囲で種々の変形が可能である。

【００８０】

【発明の効果】本発明は、強誘電体薄膜キャパシタの下
部電極の電位を基準として、上部電極に負の電圧を加え
て読み出すことを第一の特徴とするものであり、このよ
うな動作方法により、(1) 情報の読み出しに必要な時間
を短くできる、(2)"0"と"1" を読み間違えるという誤動
作の恐れが少なくできる、(3) 長時間保持後に読み出し
た場合の分極の劣化による信号電圧の低下の影響を小さ
くできる、などの長所を有する。

【００８１】また本発明は、強誘電体薄膜キャパシタの
下部電極の電位を基準として、上部電極が負の電圧から
ゼロ電圧あるいはゼロ電圧から正の電圧になった時点
で、直列接続されたトランジスタをオフすることにより
書き込むことを第二の特徴とするものであり、このよう
な動作方法により非対称なヒステリシス曲線をもつ強誘
電体薄膜キャパシタに確実、かつ迅速に情報を書き込む
ことができるという長所を有する。したがって本発明
は、強誘電体メモリの特性向上に貢献するところ大であ
る。

【図面の簡単な説明】

【図１】ヘテロエピタキシャル成長させた強誘電体薄
膜における非対称な強誘電ヒステリシス曲線を示す図。

【図２】強誘電体薄膜キャパシタに書き込まれたデジ
タル情報を読み出す2 通りの方法を示す図。

【図３】本発明の実施の形態に係る強誘電性薄膜キャ
パシタの断面図。

【図４】強誘電体薄膜試料のX 線回折パターンを示す
図。

【図５】強誘電体薄膜のパルス応答を調べるためのパ
ルス・シーケンスを示す図。

【図６】パルスに対する、強誘電体薄膜キャパシタの
電流応答を示す図。

【図７】強誘電体薄膜の保持特性を示す図。

【図８】反転時の電荷量と非反転時の電荷量の比率、
Q(P)/ Q(U)およびQ (N)/Q (D) の保持時間依存性図。

【図９】強誘電体メモリのメモリセルの断面図。

【図１０】強誘電体メモリセルの等価回路。

【図１１】本発明の読み出し方法を適用した場合の、
タイミングチャートを示す図。

【図１２】比較例の読み出し方法に関するタイミング
チャートを示す図。

【図１３】単一電源電圧(0V, 3V)を使用した場合の、
上下電極にかける電圧の4 つの組み合わせを示す図。

【図１４】強誘電体薄膜キャパシタにデジタル情報を
書き込む時の2 通りの順序を示す図。

【図１５】強誘電体薄膜への書き込みのためのパルス
応答を調べるためのパルス・シーケンスを示す図。

【図１６】強誘電体薄膜のパルス幅依存性を示す図。

【図１７】本発明の書き込み方法を適用した場合の、
タイミングチャートを示す図。

【図１８】比較例の書き込み方法に関するタイミング
チャートを示す図。

【図１９】強誘電体薄膜のスイッチング時間の電極面
積依存性を示す図。

【符号の説明】

1 …単結晶基板 2 …下部電極 3 …強誘電体薄膜 4 …上部電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者川久保隆神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5E082 AB03 BB10 BC40 DD11 EE05 EE27 EE37 EE47 FG03 FG26 FG42 KK01 MM09 MM23 MM24 5F001 AA17 AD12 AE02 AE03 5F083 FR02 JA14

Claims

【特許請求の範囲】

【請求項１】基板と、この基板上に形成された下部電極と、この下部電極上に形成され結晶歪みが導入された強誘電
体薄膜と、この強誘電体薄膜上に形成された上部電極とを備えた強
誘電体薄膜キャパシタを有し、前記上部電極に負の電圧を印加することにより、前記強
誘電体薄膜キャパシタに記憶されている情報を読み出す
ことを特徴とする強誘電体メモリ。
【請求項２】基板と、この基板上に形成された下部電
極と、この下部電極上に形成され結晶歪みが導入された
強誘電体薄膜と、この強誘電体薄膜上に形成された上部
電極とを備えた強誘電体薄膜キャパシタと；この強誘電
体薄膜キャパシタに直列に接続されたトランジスタとを
具備したメモリセルを有し、前記強誘電体薄膜キャパシタに情報を書き込む際に、前
記上部電極が負の電圧からゼロ電圧あるいはゼロ電圧か
ら正の電圧になった状態で前記トランジスタをオフする
ことを特徴とする強誘電体メモリ。