JP3872917B2

JP3872917B2 - 半導体装置の製造方法

Info

Publication number: JP3872917B2
Application number: JP04833199A
Authority: JP
Inventors: 修有隅; 晃司山川; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-25
Filing date: 1999-02-25
Publication date: 2007-01-24
Anticipated expiration: 2019-02-25
Also published as: JP2000252434A

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタ絶縁膜の材料に強誘電体または高誘電体を用いたキャパシタの作成工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ(Dynamic Random Access Memory)は、電荷蓄積メモリとして登場して以来、年々その集積度を増しつつ、半導体記憶装置として広く用いられている。集積化が進み素子寸法が小さくなっても、キャパシタの電気容量は約３０ｆＦに保つ必要があり、素子の微細化に対して、キャパシタの有効面積を大きくする、誘電体膜を薄膜化するなどの検討がなされてきた。
【０００３】
しかし、電子デバイスの高機能化を、金属もしくは単一金属化合物膜（例えばタングステンシリサイド膜）と、シリコン膜と、シリコン系化合物（例えばシリコン酸化膜）とを用いた回路構成のみで達成することはもはや困難であり、電子デバイス材料の種類は世代毎に増加しているのが実状である。
【０００４】
ギガビット世代に向けて求められる技術として、リソグラフィ技術によるものだけでなく、微細化時の性能を確保するために、キャパシタや配線などに新機能性材料を導入する必要が高まってきており、実用化に向けた開発が始めっている。
【０００５】
一方、記憶情報用キャパシタのキャパシタ絶縁膜として、ペロブスカイト型酸化物誘電体であるチタン酸鉛ペロブスカイト化合物もしくはビスマス層状化合物などからなる強誘導体薄膜を用いた不発揮性強誘電動体メモリセルおよびそのアレイを有するＦＲＡＭ（Ferroelectric RAM）が注目を集めている。
【０００６】
ＦＲＡＭは、大容量メモリの代表であるＤＲＡＭと比較すると、不揮発性であるためにデータ保持にリフレッシュ動作が不要であって、待機時の消費電力が不要であるという特徴を持つ。
【０００７】
また、同じ不揮発性メモリであるフラッシュメモリと比較しても、データ書き換え回数が多く、かつデータ書き換え速度が著しく速いという特徴を併せ持っている。
【０００８】
加えて、フラッシュメモリ、ＦＥＰＲＯＭ（Electrocally Erasable Programmable Read Only Memory）には、その動作上、少なくとも３種類の電源電圧が必要で消費電力も増大すること、情報の記憶は、トンネル酸化膜と呼ばれる絶縁膜を介したフローティングゲートへの電子の注入・引き出しで行うが、その絶縁膜の破壊（疲労）により電気的特性の劣化が生じることなどの難点もある。
【０００９】
さらに、メモリカードなどに使用される電池パックアップ可能なＳＲＡＭ（Static RAM）と比べても、消費電力が小さく、集積度においても大幅にセル面積を小さくすることができる特徴を持つ。
【００１０】
上記のような特徴を持っＦＲＡＭは、既存のフラッシュメモリ、ＡＲＡＭ、ＤＲＡＭとの置き換え、ロジック混載デバイスへの適用など、次世伏メモリとしての期待は極めて大きい。また、ＦＲＡＭは、バブデリーレスで高速動作が可能とい利点から、非接触カード（RF-ID:Radio Frequency-Indentification）への展開が始まっている。
【００１１】
しかし、既存のＦＲＡＭデバイスにおいては、ＤＲＡＭ、ロジックなど、他のデバイスとの混載、ならびに高集積化に不可欠となる技術が未だ確立していない状況である。
【００１２】
強誘電体膜にはＰｂ（Ｚｒ_xＴｉ_1-x）０₃膜（ＰＺＴ膜）などが用いられ、これを上部および下部キャパシタ電極で挟むことによりキャパシタを構成している。上部および下部キャパシタ電極の材料にはＰｔ，Ｉｒ，Ｒｕなどの貴金属が多く用いられる。
【００１３】
ＰＺＴなどの強誘電体膜の形成にはスパッタリング法やゾルゲル法が、Ｐｔ，Ｔｉなどの金属膜の形成にはスパッタリング法が使用される。その結晶化については、主にスパッタリング法で強誘電体膜を形成する揚合において、基板温度を結晶化温度以上に保って結晶成長させながら形成する方法と、低温でアモルファス状態のＰＺＴ膜(アモルファスＰＺＴ膜)を一旦形成した後、それに結晶化アニールを施すことによって、ペロブスカイト構造のＰＺＴ膜（結晶性ＰＺＴ膜）を形成する方法がある。
【００１４】
前者結晶化法では非常に困難な基板温度制御が必要であり、多少の温度ずれで結晶配向性や結晶構造自体の変化を来たしやすいなどの問題があるのに対し、後者結晶化法では、アモルファスＰＺＴ膜の結晶化アニールを高速の昇降温で行い短時間の熱処理で済ますと、ＰＺＴとＰｔとの間の反応を低減し界面の平滑曲を保ちやすいなどの利点がある。
【００１５】
ＰＺＴ膜の強誘電体としてのポテンシャルを決めている重要な要素のーつとして化学量論組成（ストイキオメトリ）があるが、取り分け、その構成元素であるＰｂは、低融点で蒸気圧が高い物質であるため、温度制御が極めて困難である。したがって、容易にＰＺＴ結晶膜を得る方法としては、温度安定性や再現性の高い後者結晶化法が有利と言える。
【００１６】
上記理由のため、結晶化の熱処理でＰｂは容易に外方拡散あるいは下地電極へも内方拡散していく。そのため、ストイキオメトリよりも過剰のアモルファスＰＺＴ膜を形成することが一般的となっている。
【００１７】
例えば、ＦＲＡＭの金属−強誘電体−金属（Metal-Ferroelectric-Metal）構造のキャパシタにおいて、下部および上部キャパシタ電極にＰｔ膜、キャパシタ絶縁膜にＰＺＴ膜を用いた場合には、下部キャパシタ電極との界面でＰｂが過剰となるアモルファスＰＺＴ膜を形成する。
【００１８】
これは、結晶化アニールの際に下部キャパシタ電極中にＰｂが拡散し、ストイキオメトリより少ないＰｂ量で結晶化が進むことによって、ペロブスカイト構造が得られなくなるのを防ぐためである。
【００１９】
しかし、この形成方法では、Ｐｂ過剰量およびアニール温度の制御性の困難さから、キャパシタ絶縁膜（結晶性ＰＺＴ膜）上にもしくはキャパシタ絶縁膜中の粒界部分にＰｂを過剰に含む酸化物層が形成されやすい。これは、上部界面に低誘電率層を形成したり、リーク電流のパスを形成するために、強誘電性が劣化するという問題がある。
【００２０】
また、下部および上部キャパシタ電極との界面では、酸化物層の有無やＰＺＴ膜の結晶化状態などの違いがあることから、膜厚方向でＰＺＴ膜の非対称性が現れる。このような非対称性は、分極疲労、インプリント、リテンションなどの信頼性の劣化を誘発する要因となる。
【００２１】
さらに、分極疲労が観測されない分極反転回数であっても、ヒステリシス曲線に非対称性が現れることがあり、このような現象はデバイスのスペックによっては分極電荷をセンスする際に誤動作を招き、メモリ動作としての信頼性の低下の原因となる。
【００２２】
【発明が解決しようとする課題】
上述の如く、キャパシタ絶縁膜としてＰＺＴ膜を用いたキャパシタを従来方法で作成すると、ＰＺＴ膜上もしくはＰＺＴ膜中の粒界にＰｂを過剰に含む酸化物層が形成されて強誘電性が劣化する、またはＰＺＴ膜の膜質の非対称性からメモリ動作としての信頼性が低下するという問題があった。
【００２３】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、強誘電体または高誘電体からなる結晶性絶縁膜を用いたキャパシタの特性劣化を防止できる半導体装置の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明（請求項１）に係る半導体装置の製造方法は、第１電極、ＡＢＯ₃ペロブスカイト型酸化物誘電体からなる結晶性絶縁膜、第２電極が順次積層されてなるキャパシタを作成する工程を含む半導体装置の製造方法において、前記第１電極上に前記結晶性絶縁膜となるアモルファス絶縁膜を形成する第１工程と、前記第１の工程の後、かつ、前記第２電極を形成する前に、前記アモルファス絶縁膜上にＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質からなる第１界面膜を形成する第２工程と、前記第２の工程の後に、熱処理によって前記アモルファス絶縁膜を結晶化する第３工程とを有することを特徴とする。
【００２５】
この半導体装置の製造方法のより具体的な構成は以下の通りである。
【００２６】
（１）第１工程と第２工程とからなる一連の工程を複数回繰り返す。
【００２７】
（２）結晶性絶縁膜の構成材料であるＡＢＯ₃ペロブスカイト型酸化物誘電体は、ＡがＰｂ、ＢａおよびＳｒから選ばれる１種類以上の元素を含む物質、ＢがＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質である。
【００２８】
（３）第１電極上にＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質からなる第２界面膜を形成した後、アモルファス絶縁膜を形成する。
【００２９】
（４）熱処理は、第２電極の形成前および形成後のいずれの段階で行っても良い。
【００３０】
［作用］
本発明者らの研究によれば、第２電極を形成する前に、ＡＢＯ₃ペロブスカイト系材料からなる結晶性絶縁膜となるアモルファス絶縁膜上に、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質からなる第１界面膜を形成した後、熱処理によってアモルファス絶縁膜を結晶化した場合には、結晶化中のアモルファス絶縁膜の表面からその構成元素が脱離することを効果的に抑制できることが分かった。
【００３１】
したがって、このような研究結果を利用した本発明によれば、強誘電特性の劣化や誘電率の低下の原因となる層がキャパシタ絶縁膜（結晶化されたアモルファス絶縁膜）上に形成されることを防止できるので、キャパシタの特性劣化を防止できるようになる。
【００３２】
また、本発明（請求項４）によれば、第１界面膜に加えて、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類上の元素を含む物質からなる第２界面膜を用いてキャパシタ絶縁膜を形成することによって、ＰＺＴ結晶膜の膜質が膜厚方向に対称性を持つようになる。したがって、このような方法によって、ＤＲＡＭ等のメモリに使用されるキャパシタのキャパシタ絶縁膜を形成すれば、メモリ動作における信頼性を向上できるようになる。
【００３３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００３４】
（第１の実施形態）
先ず、比較例１のキャパシタの作成方法について説明する。
【００３５】
まず、図１（ａ）に示すように、酸化膜１上にＴｉからなる接着層２、Ｐｔからなる下部キャパシタ電極３（第１電極）を順次形成する。
【００３６】
次に図１（ｂ）に示すように、ＲＦスパッタリング法を用いて、下部キャパシタ電極３上にキャパシタ絶縁膜となる厚さ２４０ｎｍのアモルファスＰＺＴ膜４ａを形成する。
【００３７】
ここで、ターゲットとしては（Ｐｂ_1.15,Ｌａ_0.03）（Ｚｒ_0.3,Ｔｉ_0.7）Ｏ₃組成で焼結したものを使用する。また、成膜室はＡｒガス雰囲気下で２．５Ｐａに減圧し、スパッタ時の投入電力は１．０ｋＷとする。また、スパッタ室内の試料を載置するウェハステージには冷却機構が設けられ、この冷却機構によって成膜中の基板温度は室温に保たれている。
【００３８】
次に図１（ｃ）に示すように、酸素雰囲気下で８５０℃、５ｓｅｃの結晶化アニールによってアモルファスＰＺＴ膜４ａを結晶化し、キャパシタ絶縁膜としての結晶性ＰＺＴ膜４ｃを形成する。この結晶性ＰＺＴ膜４ｃの膜厚は２２０ｎｍでアモルファスＰＺＴ膜４よりも薄い。これは結晶化アニールによって膜収縮が起こるからである。
【００３９】
また、結晶化アニールの工程中で、結晶性ＰＺＴ膜４ｃの表面においてはＰＺＴ膜４ａ，４ｃ中のＰｂの脱離、結晶性ＰＺＴ膜４ｃと下部キャパシタ電極３との界面（以下、下部電極界面という）付近においてはＰＺＴ膜４ａ，４ｃ中のＰｂの下部キャパシタ電極３への拡散が起こる。
【００４０】
次に図１（ｄ）に示すように、ＤＣスパッタリング法を用いて、上部キャパシタ電極５（第２電極）となるＰｔ膜を形成した後、このＰｔ膜をパターニングすることによって、直径１６０μｍの上部キャパシタ電極５を形成する。
【００４１】
この段階において、ａｓｄｅｐｏ状態で電気的な評価を行ったところ、図２に示すように、リーク電流成分のため強誘電性は全く観察されなかった。これは、結晶化アニールの工程でＰＺＴ膜４ａ，４ｃの粒界または表面に過剰なＰｂが析出して、粒界に鉛化合物が形成され、リーク電流を増加させるパスが形成されたこと、ＰＺＴ４ｃと上部キャパシタ電極５との界面近傍に低誘電率の鉛酸化物が形成されたこと、Ｐｔ膜の成膜時に生じたスパッタリングダメージなどが要因であると考えられる。
【００４２】
次に酸素雰囲気下で６５０℃、１ｈｒの熱処理を施し、上記スパッタリングダメージを回復させる。この段階で電気的な評価を行ったところ、図３に示すように、±５Ｖ駆動の印加電圧で残留分極２０μＣ／ｃｍ²、抗電圧０．９３Ｖのヒステリシス特性が得られた。
【００４３】
このような比較例１に対して、本発明者らは以下のような改善策を施した。すなわち、図１（ｂ）の工程後、図４に示すように、ＤＣスパッタリング法を用いて、アモルファスＰＺＴ膜４ａ上に厚さ２．５ｎｍのＴｉ膜６（第１界面膜）を形成する。
【００４４】
ここで、ターゲットとしてはＴｉターゲットを使用する。また、スパッタ室はＡｒガス雰囲気下で２．５Ｐａに減圧し、スパッタ時の投入ＤＣ電力は３．０ｋＷとする。この後の工程は、比較例１の図１（ｃ）の工程以降の工程と同じである。
【００４５】
なお、Ｔｉ膜６は、アモルファスＰＺＴ膜４ａを結晶化するための熱処理によってＰＺＴ結晶膜として取り込まれる。また、接着層２としてのＴｉ膜２は下地酸化膜や下部キャパシタ電極を通過した酸素と反応し、その一部がＴｉ酸化物となって残る。
【００４６】
このようなプロセスにおいて、上部キャパシタ電極を形成した後のａｓｄｅｐｏ状態で電気的な評価を行ったところ、図５に示すように、非対称ながらヒステリシス曲線が得られた。
【００４７】
これはアモルファスＰＺＴ膜４ａの表面をＴｉ膜６で覆った効果であると考えられる。すなわち、アモルファスＰＺＴ膜４ａの表面をＴｉ膜６で覆った状態で結晶化アニールを行うことによって、強誘電性の劣化の原因となる絶縁性酸化物層が結晶性絶縁膜４ｃ上に形成されることを抑制できたからだと考えられる。
【００４８】
また、上部キャパシタ電極を形成し、酸素雰囲気下で６５０℃、１時間の熱処理を行った段階において電気的な評価を行ったところ、図６に示すように、±５Ｖ駆動の印加電圧で残留分極２７μＣ／ｃｍ²、抗電圧０．９５Ｖのヒステリシス特性という良好な結果が得られた。
【００４９】
また、キャパシタの作成方法として上述した改善策を施した方法を用いてＦＲＡＭを製造し、その評価を行ったところ、リテンション、インプリント特性が改善されていることを確認した。
【００５０】
（第２の実施形態）
図７は、比較例２のキャパシタの製造方法を示す工程断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００５１】
まず、図１（ａ）の工程までを行い、続いて図７（ａ）に示すように、ＤＣスパッタリング法を用いて下部キャパシタ電極３上に厚さ２．５ｎｍのＴｉ膜７（第２界面膜）を形成した後、厚さ２４０ｎｍのアモルファスＰＺＴ膜４ａを形成する。
【００５２】
次に図７（ｂ）に示すように、酸素雰囲気下で８５０℃、５秒の結晶化アニールによってアモルファスＰＺＴ膜４ａを結晶化し、結晶性ＰＺＴ膜４ｃを形成した後、Ｐｔからなる上部キャパシタ電極５を形成する。この後、酸素雰囲気下で６５０℃、１時間の熱処理を行う。Ｔｉ膜７は、アモルファスＰＺＴ膜４ａの結晶化を促進するとともに、結晶の配向性を高めるシード層の働きを担う。
【００５３】
このようにして作成した比較例２のキャパシタについて、図８に示すような波高±５Ｖ、パルス幅１００μｓｅｃ、パルス間隔２００μｓｅｃの三角波のダブルパルスで分極疲労試験を行った。
【００５４】
その結果、図９に示すように、分極反転回数が９×１０⁵回で疲労が始まった。すなわち、比較例２のキャパシタは、Ｔｉ膜７を形成しない比較例１のキャパシタの疲労の始まる７×１０⁴回と比べると、１桁以上も向上している。
【００５５】
しかしながら、疲労試験中のヒステリシス曲線の原点からのずれ（Asymmentry）を調べると、比較例２のキャパシタは、図１０に示すように、数μＣ／ｃｍ²の分極量のずれがあり、非対称性が戻らないままとなる。
【００５６】
ここで、ヒステリシス曲線の原点からのずれは、図１１に示すように、｛（Ｎ−Ｕ）−（Ｐ−Ｄ）｝／２と定義している。
【００５７】
このような比較例２に対して、本発明者らは以下のような改善策を施した。すなわち、第１の実施形態と同様に、図１２に示すように、ＤＣスパッタリング法を用いて、アモルファスＰＺＴ膜４ａ上に厚さ２．５ｎｍのＴｉ膜６を形成する。この後の工程は、比較例２の図７（ａ）の工程の後の工程と同じである。
【００５８】
このようにして作成した本発明に係るキャパシタについて、前述した比較例２と同様の分極疲労試験を行ったところ、３×１０⁶回まで疲労が観測されず、比較例２のキャパシタに比べて、分極疲労が起こり難いことが分かった。また、ヒステリシス曲線の原点からのずれについては、比較例２のキャパシタと同様に反転回数が増加しても良好な対称性を示した。
【００５９】
（第３の実施形態）
図１３は、本発明の第３の実施形態に係るキャパシタの作成方法を示す工程断面図である。なお、図７と対応する部分には図７と同一符号を付してあり、詳細な説明は省略する。
【００６０】
第１、第２の実施形態では、アモルファスＰＺＴ膜４を形成し、その上にＴｉ膜６を形成する方法について説明したが、これらの一連の工程を複数回行っても良い。ここでは、第２の実施形態において２回行う場合について説明する。
【００６１】
まず、図７（ａ）の工程までを行う。ただし、アモルファスＰＺＴ膜４ａの膜厚は１２０ｎｍとする。すなわち、比較例２におけるアモルファスＰＺＴ膜４ａの膜厚の半分にする。Ｔｉ膜７の膜厚は同じである（２．５ｎｍ）。
【００６２】
次に図１３（ａ）に示すように、アモルファスＰＺＴ膜４ａ上にＴｉ膜６を形成した後、このＴｉ膜６上に厚さ１２０ｎｍのアモルファスＰＺＴ膜８ａ、厚さ２．５ｎｍのＴｉ膜９（第１界面膜）を順次形成する。
【００６３】
次に図１３（ｂ）に示すように、酸素雰囲気下で６５０℃、１時間の結晶化アニールによってアモルファスＰＺＴ膜４ａ，８ａを結晶化し、結晶性ＰＺＴ膜４ｃ，９ｃを形成する。結晶化アニールによって膜収縮が起こり、結晶性ＰＺＴ膜４ｃ，８ｃの合計膜厚は２２０ｎｍとなる。
【００６４】
この後、同図（ｂ）に示すように、Ｐｔからなる厚さ１７５ｎｍの上部キャパシタ電極５を形成した後、酸素雰囲気下で６５０℃、１時間の熱処理を行ってキャパシタが完成する。
【００６５】
このようにして作成したキャパシタの分極疲労特性を調べたところ、図１４に示すように、反転回数が１０⁷付近まで疲労せず非対称性も観測されなかった。
【００６６】
なお、本実施形態では、アモルファスＰＺＴ膜４を形成する工程と、その上にＴｉ膜６を形成する工程とからなる一連の工程を２回繰り返す場合について説明したが、３回以上繰り返しても良いことは言うまでもない。
【００６７】
（参考例）
第１〜第３の実施形態では、Ｔｉ膜６またはＴｉ膜６，９を形成した後、アモルファスＰＺＴ膜４ａまたはアモルファスＰＺＴ膜４ａ，８ａを結晶化するための結晶化アニールを行ったが、この結晶化アニールはＴｉ膜６またはＴｉ膜６，９を形成する前に行って良い。ここでは、第２の実施形態においてＴｉ膜６を形成する前に結晶化アニールを行う場合について説明する。
【００６８】
すなわち、図１５（ａ）に示すように、第２の実施形態と同様にアモルファスＰＺＴ膜４ａまでを形成し、続いて図１５（ｂ）に示すように、酸素雰囲気下で８５０℃、５秒の結晶化アニールによって結晶性ＰＺＴ膜４ｃを形成した後、結晶性ＰＺＴ膜４ｃ上にＴｉ膜６を形成する。各膜の膜厚は第２の実施形態と同じで良い。
【００６９】
この後の工程は第２の実施形態と同様で、Ｔｉ膜６上に厚さ１７５ｎｍの上部キャパシタ電極５を形成した後、酸素雰囲気下で６５０℃、１時間の熱処理を行ってキャパシタが完成する。
【００７０】
このようにして作成したキャパシタも反転回数が１０⁷回付近まで疲労せず非対称性も観測されなかった。ただし、第３の実施形態（図１４）よりも若干劣っていた。
【００７１】
また、本作成方法の変形例としては、例えばＰＺＴ膜４ａ上に厚さ２．５ｎｍのＴｉ膜を形成した後に結晶化アニールを行い、次いで上部キャパシタ電極５を形成して熱処理を行っても良い。さらに第２の実施形態のように、下部キャパシタ電極３との界面に厚さ２．５ｎｍのＴｉ膜７を形成した後に、アモルファスＰＺＴ膜４ｃを形成しても良い。
【００７２】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態ではＴｉ膜２，７の膜厚を同じにしたが、これらの膜厚は互いに異なっていても良い。
【００７３】
また、上記実施形態では界面膜の材料としてＴｉを使用したが、要はＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質であれば良い。
【００７４】
また、上記実施形態ではキャパシタ絶縁膜の材料としてＰＺＴを使用したが、キャパシタ絶縁膜の材料はこれに限定されるものではなく、要はＡＢＯ₃ペロブスカイト系材料であり、ＡはＰｂ、ＢａおよびＳｒから選ばれる１種類上の元素を含む物質、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質であれば良い。
【００７５】
また、上記実施形態では下部キャパシタ電極の上面がキャパシタ絶縁膜で覆われた構造のキャパシタの場合について説明したが、下部キャパシタ電極の上面および側面がキャパシタ絶縁膜で覆われたキャパシタに対しても本発明は有効である。さらにコンケイブ型のキャパシタにも適用可能である。すなわち、本発明はキャパシタ構造に関係なく適用可能である。
【００７６】
また、本発明はＦＲＡＭ以外のデバイスのキャパシタにも適用できる。
【００７７】
また、上記実施形態では強誘電体のキャパシタ絶縁膜を用いたキャパシタの場合について説明したが、本発明は、ＡＢＯ₃ペロブスカイト型酸化物誘電体で形成されていれば、高誘電体のキャパシタ絶縁膜を用いたキャパシタにも有効である。この場合にはリーク電流を小さくすることができ、キャパシタ絶縁膜としての性能を向上することができるようになる。
【００７８】
また、下部電極の材料もＰｔに限定されるものではない。ただし、キャパシタ絶縁膜の材料によっては酸化されても導電性を示す材料を用いたほうが良い場合がある。
【００７９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００８０】
【発明の効果】
以上詳説したように本発明によれば、第２電極を形成する前に、ＡＢＯ₃ペロブスカイト型酸化物誘電体からなる結晶性絶縁膜となるアモルファス絶縁膜以上に、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類上の元素を含む物質からなる第１界面膜を形成した後、熱処理によってアモルファス絶縁膜を結晶化してキャパシタ絶縁膜を形成することによって、誘電率の低下の原因となる層がキャパシタ絶縁膜上に形成されること、リーク電流の要因となる電流パスが生成されることを抑制できるので、キャパシタの特性劣化を防止できるようになる。
【図面の簡単な説明】
【図１】比較例１のキャパシタの作成方法を示す工程断面図
【図２】上部キャパシタ電極の形成後にダメージ回復のための熱処理を行わなかった場合の比較例１のキャパシタの評価結果を示す特性図
【図３】上部キャパシタ電極の形成後にダメージ回復のための熱処理を行った場合の比較例１のキャパシタの評価結果を示す特性図
【図４】比較例１のキャパシタの特性の改善方法を説明するための断面図
【図５】同改善方法を比較例１のキャパシタに適用した場合の図２に相当する特性図
【図６】同改善方法を比較例１のキャパシタに適用した場合の図３に相当する特性図
【図７】比較例２のキャパシタの製造方法を示す工程断面図
【図８】分極疲労試験に用いたダブルパルス波を示す図
【図９】比較例２のキャパシタに改善方法を施した場合および施さなかった場合のそれぞれの分極疲労試験の結果を示す図
【図１０】疲労試験中のヒステリシス曲線の原点からのずれを調べた結果を示す図
【図１１】ヒステリシス曲線の原点からのずれの定義を示す図
【図１２】比較例１のキャパシタの特性の改善方法を説明するための工程断面図
【図１３】本発明の第３の実施形態に係るキャパシタの作成方法を示す工程断面図
【図１４】同作成方法を用いて作成したキャパシタの分極疲労特性を示す特性図
【図１５】本発明の第４の実施形態に係るキャパシタの作成方法を示す工程断面図
【符号の説明】
１…酸化膜
２…接着層
３…下部キャパシタ電極（第１電極）
４ａ…アモルファスＰＺＴ膜
４ｃ…結晶性ＰＺＴ膜（キャパシタ絶縁膜）
５…上部キャパシタ電極（第２電極）
６…Ｔｉ膜（第１界面膜）
７…Ｔｉ膜（第２界面膜）
８ａ…アモルファスＰＺＴ膜
８ｃ…結晶性アモルファスＰＺＴ膜
９…Ｔｉ膜（第１界面膜）

Claims

第１電極、ＡＢＯ₃ペロブスカイト型酸化物誘電体からなる結晶性絶縁膜、第２電極が順次積層されてなるキャパシタを作成する工程を含む半導体装置の製造方法において、
前記第１電極上に前記結晶性絶縁膜となるアモルファス絶縁膜を形成する第１工程と、
前記第１の工程の後、かつ、前記第２電極を形成する前に、前記アモルファス絶縁膜上にＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質からなる第１界面膜を形成する第２工程と、
前記第２の工程の後に、熱処理によって前記アモルファス絶縁膜を結晶化する第３工程と
を有することを特徴とする半導体装置の製造方法。
前記第１工程と前記第２工程とからなる一連の工程を複数回繰り返すことを特徴とする請求項１に記載の半導体装置の製造方法。
前記ＡＢＯ₃ペロブスカイト型酸化物誘電体は、ＡがＰｂ、ＢａおよびＳｒから選ばれる１種類以上の元素を含む物質、ＢがＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１電極上にＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｗ、ＦｅおよびＣｏから選ばれる１種類以上の元素を含む物質からなる第２界面膜を形成した後、前記アモルファス絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２電極を形成する前に前記熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２電極を形成した後に前記熱処理を行うことを特徴とする請求項１に記載の半導体装置の製造方法。