JP2000260954A - 強誘電体キャパシタ、半導体装置およびその製造方法 - Google Patents
強誘電体キャパシタ、半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタを有する半導体装置にお
いて、疲労特性を向上させ、リーク電流を最小化し、低
電圧動作を可能にする。 【解決手段】 キャパシタ絶縁膜膜にＰｂを過剰に含む
ＰＺＴを使い、上側電極を厚さが３０ｎｍ以下のＳｒＲ
ｕＯ3 膜とＰｔ膜の積層構造とする。また上側電極を形
成した後で、６００°Ｃ以上の温度で熱処理を行ない、
上側電極中のＳｒＲｕＯ3 膜を結晶化させる。
いて、疲労特性を向上させ、リーク電流を最小化し、低
電圧動作を可能にする。 【解決手段】 キャパシタ絶縁膜膜にＰｂを過剰に含む
ＰＺＴを使い、上側電極を厚さが３０ｎｍ以下のＳｒＲ
ｕＯ3 膜とＰｔ膜の積層構造とする。また上側電極を形
成した後で、６００°Ｃ以上の温度で熱処理を行ない、
上側電極中のＳｒＲｕＯ3 膜を結晶化させる。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体薄膜を使った半導体記憶装置の製造
方法に関する。いわゆるＤＲＡＭあるいはＳＲＡＭ等の
半導体記憶装置はコンピュータを始めとする情報処理装
置において高速主記憶装置として広く使われているが、
これらは揮発性の記憶装置であり、電源をオフにすると
記憶された情報は失われてしまう。これに対し、従来よ
りプログラムやデータを格納する大容量補助記憶装置と
して不揮発性の磁気ディスク装置が使われている。
関し、特に強誘電体薄膜を使った半導体記憶装置の製造
方法に関する。いわゆるＤＲＡＭあるいはＳＲＡＭ等の
半導体記憶装置はコンピュータを始めとする情報処理装
置において高速主記憶装置として広く使われているが、
これらは揮発性の記憶装置であり、電源をオフにすると
記憶された情報は失われてしまう。これに対し、従来よ
りプログラムやデータを格納する大容量補助記憶装置と
して不揮発性の磁気ディスク装置が使われている。
【０００２】しかし、磁気ディスク装置は大型で機械的
に脆弱であり、消費電力も大きく、さらに情報を読み書
きする際のアクセス速度が遅い欠点を有している。これ
に対し、最近では不揮発性補助記憶装置として、フロー
ティングゲート電極に情報を電荷の形で蓄積するＥＥＰ
ＲＯＭあるいはフラッシュメモリが使われていることが
多くなっている。特にフラッシュメモリはＤＲＡＭと同
様なセル構成を有するため大きな集積密度に形成しやす
く、磁気ディスク装置に匹敵する大容量記憶装置として
期待されている。
に脆弱であり、消費電力も大きく、さらに情報を読み書
きする際のアクセス速度が遅い欠点を有している。これ
に対し、最近では不揮発性補助記憶装置として、フロー
ティングゲート電極に情報を電荷の形で蓄積するＥＥＰ
ＲＯＭあるいはフラッシュメモリが使われていることが
多くなっている。特にフラッシュメモリはＤＲＡＭと同
様なセル構成を有するため大きな集積密度に形成しやす
く、磁気ディスク装置に匹敵する大容量記憶装置として
期待されている。
【０００３】一方、ＥＥＰＲＯＭやフラッシュメモリで
は、情報の書き込みがトンネル絶縁膜を介してのフロー
ティングゲート電極へのホットエレクトロンの注入によ
ってなされるため、必然的に書き込みに時間がかかり、
また情報の書き込みおよび消去を繰り返すとトンネル絶
縁膜が劣化してしまう問題が生じていた。トンネル絶縁
膜が劣化してしまうと書き込みあるいは消去動作が不安
定になってしまう。
は、情報の書き込みがトンネル絶縁膜を介してのフロー
ティングゲート電極へのホットエレクトロンの注入によ
ってなされるため、必然的に書き込みに時間がかかり、
また情報の書き込みおよび消去を繰り返すとトンネル絶
縁膜が劣化してしまう問題が生じていた。トンネル絶縁
膜が劣化してしまうと書き込みあるいは消去動作が不安
定になってしまう。
【０００４】これに対し、情報を強誘電体膜の自発分極
の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記
す）が提案されている。かかるＦｅＲＡＭでは個々のメ
モリセルトランジスタがＤＲＡＭの場合と同様に単一の
ＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電
体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）あるいはＰＬ
ＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3 ）、さらにはＳＢ
Ｔ（ＳｒＢｉ2 Ｔａ2Ｏ3 ）等の強誘電体に置き換えた
構成を有しており、高い集積密度での集積が可能であ
る。また、ＦｅＲＡＭは電界の印加により強誘電体キャ
パシタの自発分極を制御するため、書き込みをホットエ
レクトロンの注入によって行なうＥＥＰＲＯＭやフラッ
シュメモリに比べて書き込み速度が１０００倍あるいは
それ以上速くなり、また消費電力が約１／１０に低減さ
れる有利な特徴を有している。さらにトンネル酸化膜を
使う必要がないため寿命も長く、フラッシュメモリの１
０万倍の書き換え回数を確保できると考えられる。
の形で記憶する強誘電体記憶装置（以下ＦｅＲＡＭと記
す）が提案されている。かかるＦｅＲＡＭでは個々のメ
モリセルトランジスタがＤＲＡＭの場合と同様に単一の
ＭＯＳＦＥＴよりなり、メモリセルキャパシタ中の誘電
体膜をＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）あるいはＰＬ
ＺＴ（Ｐｂ（Ｚｒ，Ｔｉ，Ｌａ）Ｏ3 ）、さらにはＳＢ
Ｔ（ＳｒＢｉ2 Ｔａ2Ｏ3 ）等の強誘電体に置き換えた
構成を有しており、高い集積密度での集積が可能であ
る。また、ＦｅＲＡＭは電界の印加により強誘電体キャ
パシタの自発分極を制御するため、書き込みをホットエ
レクトロンの注入によって行なうＥＥＰＲＯＭやフラッ
シュメモリに比べて書き込み速度が１０００倍あるいは
それ以上速くなり、また消費電力が約１／１０に低減さ
れる有利な特徴を有している。さらにトンネル酸化膜を
使う必要がないため寿命も長く、フラッシュメモリの１
０万倍の書き換え回数を確保できると考えられる。
【０００５】
【従来の技術】図１は従来のＦｅＲＡＭの構成を示す。
図１を参照するに、ＦｅＲＡＭ１０はｐ型Ｓｉ基板１１
上に形成され、前記Ｓｉ基板１１表面にはフィールド酸
化膜１２により活性領域が画成される。前記活性領域中
には図示を省略したゲート酸化膜を介してメモリセルト
ランジスタのゲート電極１３がＦｅＲＡＭのワード線に
対応して形成され、さらに前記基板１１中には前記ゲー
ト電極１３の両側にｎ+ 型の拡散領域１１Ａ、１１Ｂ
が、それぞれメモリセルトランジスタのソース領域およ
びドレイン領域として形成される。また、前記基板１１
中には前記拡散領域１１Ａと１１Ｂとの間にチャネル領
域が形成される。
図１を参照するに、ＦｅＲＡＭ１０はｐ型Ｓｉ基板１１
上に形成され、前記Ｓｉ基板１１表面にはフィールド酸
化膜１２により活性領域が画成される。前記活性領域中
には図示を省略したゲート酸化膜を介してメモリセルト
ランジスタのゲート電極１３がＦｅＲＡＭのワード線に
対応して形成され、さらに前記基板１１中には前記ゲー
ト電極１３の両側にｎ+ 型の拡散領域１１Ａ、１１Ｂ
が、それぞれメモリセルトランジスタのソース領域およ
びドレイン領域として形成される。また、前記基板１１
中には前記拡散領域１１Ａと１１Ｂとの間にチャネル領
域が形成される。
【０００６】前記ゲート電極１３は前記Ｓｉ基板１１の
表面を前記活性領域において覆うＣＶＤ酸化膜１４によ
り覆われ、さらに前記ＣＶＤ酸化膜１４は平坦化層間絶
縁膜１５により覆われる。前記層間絶縁膜１５中には前
記拡散領域１１Ｂを露出するコンタクトホール１５Ａが
形成され、前記コンタクトホール１５Ａはポリシリコン
あるいはＷＳｉよりなるプラグ１６により充填される。
表面を前記活性領域において覆うＣＶＤ酸化膜１４によ
り覆われ、さらに前記ＣＶＤ酸化膜１４は平坦化層間絶
縁膜１５により覆われる。前記層間絶縁膜１５中には前
記拡散領域１１Ｂを露出するコンタクトホール１５Ａが
形成され、前記コンタクトホール１５Ａはポリシリコン
あるいはＷＳｉよりなるプラグ１６により充填される。
【０００７】さらに、前記層間絶縁膜１５上には前記プ
ラグ１６の露出部を覆うようにＴｉ／ＴｉＮ構造の密着
層（図示せず）が形成され、前記密着層上にＰｔ等より
なる下側電極１７が形成される。さらに前記下側電極１
７上にはＰＺＴあるいはＰＬＺＴよりなる強誘電体膜１
８が形成され、前記強誘電体膜１８上にはＰｔ等よりな
る上側電極１９が形成される。
ラグ１６の露出部を覆うようにＴｉ／ＴｉＮ構造の密着
層（図示せず）が形成され、前記密着層上にＰｔ等より
なる下側電極１７が形成される。さらに前記下側電極１
７上にはＰＺＴあるいはＰＬＺＴよりなる強誘電体膜１
８が形成され、前記強誘電体膜１８上にはＰｔ等よりな
る上側電極１９が形成される。
【０００８】前記下側電極１７，強誘電体膜１８および
上側電極１９よりなる強誘電体キャパシタの側壁面はＣ
ＶＤ酸化膜２１により覆われ、前記ＣＶＤ酸化膜２１中
に形成されたコンタクトホールを介して配線パターン２
０が前記上側電極１９にコンタクトする。さらに前記強
誘電体キャパシタの全体は層間絶縁膜２２により覆われ
る。前記層間絶縁膜２２中には前記拡散領域２２Ａを露
出するコンタクトホール２２Ａが形成され、前記層間絶
縁膜２２上には前記コンタクトホール２２Ａにおいて前
記拡散領域２２ＡとコンタクトするＡｌあるいはＡｌ合
金よりなるビット線パターン２３が形成される。
上側電極１９よりなる強誘電体キャパシタの側壁面はＣ
ＶＤ酸化膜２１により覆われ、前記ＣＶＤ酸化膜２１中
に形成されたコンタクトホールを介して配線パターン２
０が前記上側電極１９にコンタクトする。さらに前記強
誘電体キャパシタの全体は層間絶縁膜２２により覆われ
る。前記層間絶縁膜２２中には前記拡散領域２２Ａを露
出するコンタクトホール２２Ａが形成され、前記層間絶
縁膜２２上には前記コンタクトホール２２Ａにおいて前
記拡散領域２２ＡとコンタクトするＡｌあるいはＡｌ合
金よりなるビット線パターン２３が形成される。
【０００９】図２は図１のＦｅＲＡＭ１０において前記
強誘電体膜１８として使われるＰＺＴのユニットセルを
示す。図２を参照するに、ＰＺＴはペロブスカイト型の
結晶構造を有し、外部電界により酸素原子により配位さ
れたＰｂあるいはＴｉ原子がｃ軸方向に変位する。その
結果ＰＺＴは図３に示す自発分極特性を示す。すなわち
図１のＦｅＲＡＭ１０では、前記下側電極１７と上側電
極１９との間に所定の書き込み電圧を印加することによ
り、前記強誘電体膜１８を構成するＰＺＴ膜中の自発分
極が反転し、所望の二値情報が前記強誘電体膜１８中に
書き込まれる。
強誘電体膜１８として使われるＰＺＴのユニットセルを
示す。図２を参照するに、ＰＺＴはペロブスカイト型の
結晶構造を有し、外部電界により酸素原子により配位さ
れたＰｂあるいはＴｉ原子がｃ軸方向に変位する。その
結果ＰＺＴは図３に示す自発分極特性を示す。すなわち
図１のＦｅＲＡＭ１０では、前記下側電極１７と上側電
極１９との間に所定の書き込み電圧を印加することによ
り、前記強誘電体膜１８を構成するＰＺＴ膜中の自発分
極が反転し、所望の二値情報が前記強誘電体膜１８中に
書き込まれる。
【００１０】また、図１のＦｅＲＡＭ１０において書き
込まれた二値情報を読み出すには前記ワード線、すなわ
ちゲート電極１３を活性化し、前記チャネル領域を通っ
て前記ビット線電極２３に現れる電圧を検出する。図３
のヒステリシスループにおいて電界強度がゼロにおける
幅は反転電荷量Ｑ SWと呼ばれる量で、この値が大きいほ
どＦｅＲＡＭ１０による情報の保持が確実になされる。
また書き込みに要する電界の値も減少する傾向にあり、
その結果ＦｅＲＡＭ１０の低電力駆動が可能になる。換
言すると、図１のＦｅＲＡＭ１０では強誘電体膜１８の
ＱSWの値を最大化することが望ましい。
込まれた二値情報を読み出すには前記ワード線、すなわ
ちゲート電極１３を活性化し、前記チャネル領域を通っ
て前記ビット線電極２３に現れる電圧を検出する。図３
のヒステリシスループにおいて電界強度がゼロにおける
幅は反転電荷量Ｑ SWと呼ばれる量で、この値が大きいほ
どＦｅＲＡＭ１０による情報の保持が確実になされる。
また書き込みに要する電界の値も減少する傾向にあり、
その結果ＦｅＲＡＭ１０の低電力駆動が可能になる。換
言すると、図１のＦｅＲＡＭ１０では強誘電体膜１８の
ＱSWの値を最大化することが望ましい。
【００１１】
【発明が解決しようとする課題】ところで、図１のＦｅ
ＲＡＭ１０で図３に示すような自発分極特性を得るに
は、前記強誘電体膜１８を、酸化雰囲気中、少なくとも
６００°Ｃの高い温度で結晶化する必要がある。このた
め、一般に前記下側電極１７はＰｔ等の反応性が低く、
抵抗率も低い高融点金属により形成されていたが、Ｐｔ
は酸素あるいはＰｂの拡散を阻止できないため、強誘電
体膜１８がＰｂあるいは酸素の欠損により、非化学量論
組成になってしまい、図３に示すような所望の自発分極
特性を得ることが困難であった。
ＲＡＭ１０で図３に示すような自発分極特性を得るに
は、前記強誘電体膜１８を、酸化雰囲気中、少なくとも
６００°Ｃの高い温度で結晶化する必要がある。このた
め、一般に前記下側電極１７はＰｔ等の反応性が低く、
抵抗率も低い高融点金属により形成されていたが、Ｐｔ
は酸素あるいはＰｂの拡散を阻止できないため、強誘電
体膜１８がＰｂあるいは酸素の欠損により、非化学量論
組成になってしまい、図３に示すような所望の自発分極
特性を得ることが困難であった。
【００１２】この問題を解決するために、従来より図１
の強誘電体キャパシタＣにおいて、図４（Ａ）に示すよ
うに前記下側電極１７を、ＩｒＯ2 よりなる下側電極膜
１７Ａと、その上に形成されたＰｔよりなる上側電極膜
１７Ｂとにより構成することが提案されている。また、
図４（Ｂ）に示すように、上側電極１９を、ＩｒＯ2よ
りなる下側電極膜１９Ａと、その上に形成されたＰｔよ
りなる上側電極膜とより構成することが提案されてい
る。図４（Ｂ）の構成では、ＩｒＯ2 膜を前記強誘電体
膜１８に隣接して形成することにより、前記強誘電体膜
１８中に形成される酸素欠損を補うことができると考え
られる。
の強誘電体キャパシタＣにおいて、図４（Ａ）に示すよ
うに前記下側電極１７を、ＩｒＯ2 よりなる下側電極膜
１７Ａと、その上に形成されたＰｔよりなる上側電極膜
１７Ｂとにより構成することが提案されている。また、
図４（Ｂ）に示すように、上側電極１９を、ＩｒＯ2よ
りなる下側電極膜１９Ａと、その上に形成されたＰｔよ
りなる上側電極膜とより構成することが提案されてい
る。図４（Ｂ）の構成では、ＩｒＯ2 膜を前記強誘電体
膜１８に隣接して形成することにより、前記強誘電体膜
１８中に形成される酸素欠損を補うことができると考え
られる。
【００１３】しかし、かかる構成の強誘電体キャパシタ
Ｃでは、分極反転が繰り返されると強誘電体膜１８に疲
労が生じ、図３の残留分極値ないしＱSWの値が減少して
しまうことが知られている。これは、かかる分極反転の
繰り返された場合、ＩｒＯ2膜を形成していても強誘電
体膜１８中における酸素欠損の形成を抑止しきれないた
めであると考えられる。
Ｃでは、分極反転が繰り返されると強誘電体膜１８に疲
労が生じ、図３の残留分極値ないしＱSWの値が減少して
しまうことが知られている。これは、かかる分極反転の
繰り返された場合、ＩｒＯ2膜を形成していても強誘電
体膜１８中における酸素欠損の形成を抑止しきれないた
めであると考えられる。
【００１４】また、図４（Ａ）あるいは（Ｂ）に示す強
誘電体キャパシタＣは、良好なインプリント特性が得ら
れない問題点を有していた。これは、前記強誘電体膜１
８とこれに隣接するＰｔ電極との界面近傍において、前
記強誘電体膜１８中に酸素欠損が生じるためと考えられ
る。また、図４（Ａ），（Ｂ）の強誘電体キャパシタＣ
では、ＦｅＲＡＭの微細化に伴い、強誘電体膜１８の厚
さを減少させた場合、膜１８の電気的特性が急激に劣化
してしまう。
誘電体キャパシタＣは、良好なインプリント特性が得ら
れない問題点を有していた。これは、前記強誘電体膜１
８とこれに隣接するＰｔ電極との界面近傍において、前
記強誘電体膜１８中に酸素欠損が生じるためと考えられ
る。また、図４（Ａ），（Ｂ）の強誘電体キャパシタＣ
では、ＦｅＲＡＭの微細化に伴い、強誘電体膜１８の厚
さを減少させた場合、膜１８の電気的特性が急激に劣化
してしまう。
【００１５】これに対し、本発明の発明者は先に、図１
の構成において上側電極１９にＳｒＲｕＯ3 を使う強誘
電体キャパシタを提案した。かかる強誘電体キャパシタ
は、良好な疲労特性を有し、信頼性が高く、強誘電体膜
１８の厚さが減少した場合にも良好な電気特性を維持す
る。一方、ＳｒＲｕＯ3 を図１のようなＦｅＲＡＭにお
いて強誘電体キャパシタの上側電極に使う場合には、Ｓ
ｒＲｕＯ3 膜をドライエッチングする技術が不可欠であ
るが、従来より、かかるＳｒＲｕＯ3 膜をドライエッチ
ングする技術は確立していなかった。
の構成において上側電極１９にＳｒＲｕＯ3 を使う強誘
電体キャパシタを提案した。かかる強誘電体キャパシタ
は、良好な疲労特性を有し、信頼性が高く、強誘電体膜
１８の厚さが減少した場合にも良好な電気特性を維持す
る。一方、ＳｒＲｕＯ3 を図１のようなＦｅＲＡＭにお
いて強誘電体キャパシタの上側電極に使う場合には、Ｓ
ｒＲｕＯ3 膜をドライエッチングする技術が不可欠であ
るが、従来より、かかるＳｒＲｕＯ3 膜をドライエッチ
ングする技術は確立していなかった。
【００１６】また、従来のＳｒＲｕＯ3 膜を上側電極に
使った強誘電体キャパシタでは、疲労特性が従来のもの
よりは著しく改良されているものの、実用的な半導体装
置としてはまだ不十分であった。疲労特性が不十分な理
由は十分には理解されていないが、熱処理の際にＲｕが
部分的に前記ＳｒＲｕＯ3 からＰＺＴ等の強誘電体膜の
粒界に移動し、脱出したＲｕが疲労試験の際にさらに拡
散することにより、強誘電体膜中にＰｂ2 ＲｕＯ6.5 等
の化合物よりなる導電性チャネルが形成されるのが原因
であると考えられる。Ｐｂ2 ＲｕＯ6.5 は抵抗器に使わ
れる材料である。かかる導電性チャネルが強誘電体膜中
に形成されると、強誘電体キャパシタは短絡を生じてし
まう。この強誘電体キャパシタの短絡、およびそれに伴
う信頼性の低下の問題は、本発明の発明者による、本発
明の基礎となる研究において、特に前記強誘電体膜の厚
さが７０ｎｍを超えた場合に顕著になることが見出され
た。
使った強誘電体キャパシタでは、疲労特性が従来のもの
よりは著しく改良されているものの、実用的な半導体装
置としてはまだ不十分であった。疲労特性が不十分な理
由は十分には理解されていないが、熱処理の際にＲｕが
部分的に前記ＳｒＲｕＯ3 からＰＺＴ等の強誘電体膜の
粒界に移動し、脱出したＲｕが疲労試験の際にさらに拡
散することにより、強誘電体膜中にＰｂ2 ＲｕＯ6.5 等
の化合物よりなる導電性チャネルが形成されるのが原因
であると考えられる。Ｐｂ2 ＲｕＯ6.5 は抵抗器に使わ
れる材料である。かかる導電性チャネルが強誘電体膜中
に形成されると、強誘電体キャパシタは短絡を生じてし
まう。この強誘電体キャパシタの短絡、およびそれに伴
う信頼性の低下の問題は、本発明の発明者による、本発
明の基礎となる研究において、特に前記強誘電体膜の厚
さが７０ｎｍを超えた場合に顕著になることが見出され
た。
【００１７】そこで、本発明は上記の課題を解決した、
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、ペロヴスカイト型酸化膜を上側電極に有し、製造が
容易で、リーク電流が減少し、疲労特性およびインプリ
ント特性が向上した強誘電体キャパシタおよびその製造
方法、さらにかかる強誘電体キャパシタを備えた半導体
装置およびその製造方法を提供することにある。
新規で有用な半導体装置およびその製造方法を提供する
ことを概括的課題とする。本発明のより具体的な課題
は、ペロヴスカイト型酸化膜を上側電極に有し、製造が
容易で、リーク電流が減少し、疲労特性およびインプリ
ント特性が向上した強誘電体キャパシタおよびその製造
方法、さらにかかる強誘電体キャパシタを備えた半導体
装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、上記の課題
を、例えば、下側電極と、前記下側電極上に形成した強
誘電体キャパシタ絶縁膜と、前記強誘電体キャパシタ絶
縁膜上に形成した、ペロブスカイト型酸化物よりなる上
側電極とを備えた強誘電体キャパシタにおいて、前記強
誘電体キャパシタ絶縁膜はＰＺＴよりなり、前記ＰＺＴ
は、Ｐｂを過剰に含むことを特徴とする強誘電体キャパ
シタにより解決する。
を、例えば、下側電極と、前記下側電極上に形成した強
誘電体キャパシタ絶縁膜と、前記強誘電体キャパシタ絶
縁膜上に形成した、ペロブスカイト型酸化物よりなる上
側電極とを備えた強誘電体キャパシタにおいて、前記強
誘電体キャパシタ絶縁膜はＰＺＴよりなり、前記ＰＺＴ
は、Ｐｂを過剰に含むことを特徴とする強誘電体キャパ
シタにより解決する。
【００１９】上記手段において、前記強誘電体キャパシ
タ絶縁膜は、Ｐｂを、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして
１．０４〜１．１２の範囲で含んでいてもよい。より好
ましくは、当該範囲が１．０７〜１．０９の範囲あるの
が良い。あるいは、上記課題を、別の手段として、下側
電極と、前記下側電極上に形成した強誘電体キャパシタ
絶縁膜と、前記強誘電体キャパシタ絶縁膜上に形成し
た、ペロブスカイト型酸化物よりなる上側電極とを備え
た強誘電体キャパシタにおいて、前記上側電極はＳｒＲ
ｕＯ3 よりなることを特徴とする強誘電体キャパシタに
より、解決する。
タ絶縁膜は、Ｐｂを、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして
１．０４〜１．１２の範囲で含んでいてもよい。より好
ましくは、当該範囲が１．０７〜１．０９の範囲あるの
が良い。あるいは、上記課題を、別の手段として、下側
電極と、前記下側電極上に形成した強誘電体キャパシタ
絶縁膜と、前記強誘電体キャパシタ絶縁膜上に形成し
た、ペロブスカイト型酸化物よりなる上側電極とを備え
た強誘電体キャパシタにおいて、前記上側電極はＳｒＲ
ｕＯ3 よりなることを特徴とする強誘電体キャパシタに
より、解決する。
【００２０】上記手段において、前記上側電極は、約３
０ｎｍ以下の厚さを有しても良い。あるいは、上記課題
を、別の手段として、基板上に下側電極を堆積する工程
と、前記下側電極上に強誘電体キャパシタ絶縁膜を形成
する工程と、前記強誘電体キャパシタ絶縁膜上に、ペロ
ブスカイト型酸化物よりなる上側電極を形成する工程
と、前記上側電極を形成する工程の後、約６００°Ｃ以
上の温度で熱処理を行なう工程とを含むことを特徴とす
る強誘電体キャパシタの製造方法により、解決する。 ［作用］本発明では、ＰＺＴあるいはＰＬＺＴよりなる
強誘電体キャパシタ絶縁膜の組成を調整することによ
り、前記強誘電体キャパシタ絶縁膜中において粒界に存
在するＰｂの量を最適化する。さらに、前記ＳｒＲｕＯ
3 上側電極の厚さを約３０ｎｍ以下に減少させることに
より、前記ＳｒＲｕＯ3 は速やかに結晶化し、このため
前記上側電極を結晶化に要する熱処理時間を短縮でき
る。かかる熱処理時間の短縮の結果、前記ＳｒＲｕＯ3
上側電極から強誘電体キャパシタ絶縁膜へのＲｕの拡散
が抑制され、強誘電体キャパシタの疲労特性およびイン
プリント特性が向上する。同様の効果は、前記強誘電体
キャパシタ絶縁膜の厚さを約３００ｎｍ以下に設定する
ことによっても得られる。さらに、前記ＳｒＲｕＯ3 上
側電極の厚さを前記のように約３０ｎｍ以下に設定する
ことにより、上側電極のドライエッチングによるパター
ニングが容易に実行できるようになる。
０ｎｍ以下の厚さを有しても良い。あるいは、上記課題
を、別の手段として、基板上に下側電極を堆積する工程
と、前記下側電極上に強誘電体キャパシタ絶縁膜を形成
する工程と、前記強誘電体キャパシタ絶縁膜上に、ペロ
ブスカイト型酸化物よりなる上側電極を形成する工程
と、前記上側電極を形成する工程の後、約６００°Ｃ以
上の温度で熱処理を行なう工程とを含むことを特徴とす
る強誘電体キャパシタの製造方法により、解決する。 ［作用］本発明では、ＰＺＴあるいはＰＬＺＴよりなる
強誘電体キャパシタ絶縁膜の組成を調整することによ
り、前記強誘電体キャパシタ絶縁膜中において粒界に存
在するＰｂの量を最適化する。さらに、前記ＳｒＲｕＯ
3 上側電極の厚さを約３０ｎｍ以下に減少させることに
より、前記ＳｒＲｕＯ3 は速やかに結晶化し、このため
前記上側電極を結晶化に要する熱処理時間を短縮でき
る。かかる熱処理時間の短縮の結果、前記ＳｒＲｕＯ3
上側電極から強誘電体キャパシタ絶縁膜へのＲｕの拡散
が抑制され、強誘電体キャパシタの疲労特性およびイン
プリント特性が向上する。同様の効果は、前記強誘電体
キャパシタ絶縁膜の厚さを約３００ｎｍ以下に設定する
ことによっても得られる。さらに、前記ＳｒＲｕＯ3 上
側電極の厚さを前記のように約３０ｎｍ以下に設定する
ことにより、上側電極のドライエッチングによるパター
ニングが容易に実行できるようになる。
【００２１】図５は、本発明者が行なった、本発明の基
礎となる実験に使った強誘電体キャパシタの構造を示
す。図５を参照するに、強誘電体キャパシタはＳｉ基板
３１上に形成された厚さが８０ｎｍのＰｔ膜よりなる下
側電極３２（BEL:bottom electrode) 、前記下側電極３
２上に形成されたＰＺＴ膜よりなる強誘電体キャパシタ
絶縁膜３３(FER:ferroelectric film)と、前記強誘電体
キャパシタ絶縁膜３３上に形成された上側電極３４(TE
L:top electrode) とより構成され、前記上側電極３２
は導電性のペロブスカイト型酸化物であるＳｒＲｕＯ3
より構成される。以下の実験では、前記ＰＺＴ膜３３は
３００ｎｍの厚さに形成し、またＳｒＲｕＯ3 膜３４は
３０ｎｍの厚さに形成した。ただし、前記ＰＺＴ膜３３
は典型的にはスパッタ法あるいはＣＳＤ（Chemical Sol
ution Deposition）法により形成され、５５０〜７５０
°Ｃの温度で熱処理され、ペロブスカイト型構造に結晶
化される。一方前記ＳｒＲｕＯ3 膜３４は焼結ＳｒＲｕ
Ｏ3 ターゲットを使ったスパッタ法により形成される。
礎となる実験に使った強誘電体キャパシタの構造を示
す。図５を参照するに、強誘電体キャパシタはＳｉ基板
３１上に形成された厚さが８０ｎｍのＰｔ膜よりなる下
側電極３２（BEL:bottom electrode) 、前記下側電極３
２上に形成されたＰＺＴ膜よりなる強誘電体キャパシタ
絶縁膜３３(FER:ferroelectric film)と、前記強誘電体
キャパシタ絶縁膜３３上に形成された上側電極３４(TE
L:top electrode) とより構成され、前記上側電極３２
は導電性のペロブスカイト型酸化物であるＳｒＲｕＯ3
より構成される。以下の実験では、前記ＰＺＴ膜３３は
３００ｎｍの厚さに形成し、またＳｒＲｕＯ3 膜３４は
３０ｎｍの厚さに形成した。ただし、前記ＰＺＴ膜３３
は典型的にはスパッタ法あるいはＣＳＤ（Chemical Sol
ution Deposition）法により形成され、５５０〜７５０
°Ｃの温度で熱処理され、ペロブスカイト型構造に結晶
化される。一方前記ＳｒＲｕＯ3 膜３４は焼結ＳｒＲｕ
Ｏ3 ターゲットを使ったスパッタ法により形成される。
【００２２】このようにして形成された強誘電体キャパ
シタは、前記ＳｒＲｕＯ3 膜３４の堆積の後、約６００
°Ｃの温度で再度熱処理され、その結果前記ＳｒＲｕＯ
3 膜３４が、ペロブスカイト型構造に結晶化する。表１
は、前記ＰＺＴ膜３３において膜３３中のＰｂ量（Ｐｂ
／（Ｔｉ＋Ｚｒ）ｘ１００）を様々に変化させた場合に
おける正および負のリーク電流、正及び負の抗電界電圧
（±Ｖｃ）の８８時間後における変化（±ＶC -SHIFT)
、反転電荷量ＱSW、９０％飽和電圧Ｖ90、および１×
１０8 回のパルス印加を行なった後における前記反転電
荷量ＱSWの変化（ＱSWLOSS）、すなわち疲労特性を示
す。ただし、前記正および負のリーク電流は、図２の強
誘電体キャパシタに＋５Ｖの電圧および−５Ｖの電圧を
印加した場合のリーク電流を示す。また抗電界電圧（±
Ｖc ）は、図３のヒステリシスループにおいて、残留分
極の反転を生じるのに必要な電界に対応する電圧を示
す。
シタは、前記ＳｒＲｕＯ3 膜３４の堆積の後、約６００
°Ｃの温度で再度熱処理され、その結果前記ＳｒＲｕＯ
3 膜３４が、ペロブスカイト型構造に結晶化する。表１
は、前記ＰＺＴ膜３３において膜３３中のＰｂ量（Ｐｂ
／（Ｔｉ＋Ｚｒ）ｘ１００）を様々に変化させた場合に
おける正および負のリーク電流、正及び負の抗電界電圧
（±Ｖｃ）の８８時間後における変化（±ＶC -SHIFT)
、反転電荷量ＱSW、９０％飽和電圧Ｖ90、および１×
１０8 回のパルス印加を行なった後における前記反転電
荷量ＱSWの変化（ＱSWLOSS）、すなわち疲労特性を示
す。ただし、前記正および負のリーク電流は、図２の強
誘電体キャパシタに＋５Ｖの電圧および−５Ｖの電圧を
印加した場合のリーク電流を示す。また抗電界電圧（±
Ｖc ）は、図３のヒステリシスループにおいて、残留分
極の反転を生じるのに必要な電界に対応する電圧を示
す。
【００２３】
【表１】
【００２４】図６は、前記表１のリーク電流（＋５Ｖ印
加時）および疲労特性（ＱSWLOSS）を示す。ただし、図
６は前記６００°Ｃでの熱処理後の結果を示す。図６を
参照するに、強誘電体キャパシタでは、ＰＺＴ膜３３中
のＰｂ量が１０７％以上である場合には疲労、すなわち
反転電荷量ＱSWの減少は、１×１０8 回のパルス印加を
行なった後においても生じないことがわかる。一方図６
より、ＰＺＴ膜３３中のＰｂ量が増大するにつれて、膜
３３を通過するリーク電流は増大することがわかる。こ
のことから、リーク電流が許容できる範囲において理想
的な疲労特性は、前記Ｐｂ量を１０４〜１１２％の範
囲、より好ましくは１０７〜１０９％の範囲に設定した
場合に得られることがわかる。
加時）および疲労特性（ＱSWLOSS）を示す。ただし、図
６は前記６００°Ｃでの熱処理後の結果を示す。図６を
参照するに、強誘電体キャパシタでは、ＰＺＴ膜３３中
のＰｂ量が１０７％以上である場合には疲労、すなわち
反転電荷量ＱSWの減少は、１×１０8 回のパルス印加を
行なった後においても生じないことがわかる。一方図６
より、ＰＺＴ膜３３中のＰｂ量が増大するにつれて、膜
３３を通過するリーク電流は増大することがわかる。こ
のことから、リーク電流が許容できる範囲において理想
的な疲労特性は、前記Ｐｂ量を１０４〜１１２％の範
囲、より好ましくは１０７〜１０９％の範囲に設定した
場合に得られることがわかる。
【００２５】表２は図５の強誘電体キャパシタにおい
て、前記上側電極３４をＳｒＲｕＯ3膜とＰｔ膜との積
層構造とし、前記ＳｒＲｕＯ3 膜の厚さを０ｎｍ，５ｎ
ｍ，１５ｎｍ，７０ｎｍと変化させた場合の強誘電体キ
ャパシタの反転電荷量ＱSWの値、Ｖ90の値、＋５Ｖおよ
び−５Ｖの電圧を印加した場合の初期リーク電流値、短
絡発生電圧値、１×１０8 パルス印加後の疲労特性（Δ
ＱSW＝ＱSWloss）、および疲労試験後におけるリーク電
流特性および短絡発生電圧の関係を示す。ただし、表２
の実験においては、前記強誘電体膜３３としてＰｂ量が
１１１％のＰＬＺＴ膜を使った。
て、前記上側電極３４をＳｒＲｕＯ3膜とＰｔ膜との積
層構造とし、前記ＳｒＲｕＯ3 膜の厚さを０ｎｍ，５ｎ
ｍ，１５ｎｍ，７０ｎｍと変化させた場合の強誘電体キ
ャパシタの反転電荷量ＱSWの値、Ｖ90の値、＋５Ｖおよ
び−５Ｖの電圧を印加した場合の初期リーク電流値、短
絡発生電圧値、１×１０8 パルス印加後の疲労特性（Δ
ＱSW＝ＱSWloss）、および疲労試験後におけるリーク電
流特性および短絡発生電圧の関係を示す。ただし、表２
の実験においては、前記強誘電体膜３３としてＰｂ量が
１１１％のＰＬＺＴ膜を使った。
【００２６】
【表２】
【００２７】表２を参照するに、前記上側電極３４がＰ
ｔ電極のみにより構成されていた場合には１×１０8 パ
ルス印加後において反転電荷量ＱSWが９１％も減少する
のに対し、厚さが５ｎｍのＳｒＲｕＯ3 膜を介在させる
だけで、前記反転電荷量Ｑ SWの減少（ΔＱSW）は−３％
まで改善されるのがわかる。また、９０％飽和電圧Ｖ90
も、前記上側電極３４がＰｔ電極のみよりなる場合には
６．０Ｖ前後であったのが、厚さが５ｎｍのＳｒＲｕＯ
3 膜を介在させるだけで、５．０Ｖ以下に減少する。前
記反転電荷量ＱSWの減少量の改善の度合いおよび前記９
０％飽和電圧Ｖ90の減少は、前記ＳｒＲｕＯ3 膜の厚さ
が増大するにつれてさらに向上する。
ｔ電極のみにより構成されていた場合には１×１０8 パ
ルス印加後において反転電荷量ＱSWが９１％も減少する
のに対し、厚さが５ｎｍのＳｒＲｕＯ3 膜を介在させる
だけで、前記反転電荷量Ｑ SWの減少（ΔＱSW）は−３％
まで改善されるのがわかる。また、９０％飽和電圧Ｖ90
も、前記上側電極３４がＰｔ電極のみよりなる場合には
６．０Ｖ前後であったのが、厚さが５ｎｍのＳｒＲｕＯ
3 膜を介在させるだけで、５．０Ｖ以下に減少する。前
記反転電荷量ＱSWの減少量の改善の度合いおよび前記９
０％飽和電圧Ｖ90の減少は、前記ＳｒＲｕＯ3 膜の厚さ
が増大するにつれてさらに向上する。
【００２８】図７は、表２の初期リーク電流と印加電圧
との関係を示す。図７を参照するに、初期リーク電流
は、印加電圧が＋５Ｖである場合、前記ＳｒＲｕＯ3 膜
の厚さが０〜１５ｎｍの範囲では余り変化していない
が、前記ＳｒＲｕＯ3 膜の厚さが７０ｎｍに到達すると
急激に増大することがわかる。このことから、前記上側
電極３４を構成するＳｒＲｕＯ3 膜の厚さは、おおよそ
３０ｎｍ以下に設定するのが好ましい。
との関係を示す。図７を参照するに、初期リーク電流
は、印加電圧が＋５Ｖである場合、前記ＳｒＲｕＯ3 膜
の厚さが０〜１５ｎｍの範囲では余り変化していない
が、前記ＳｒＲｕＯ3 膜の厚さが７０ｎｍに到達すると
急激に増大することがわかる。このことから、前記上側
電極３４を構成するＳｒＲｕＯ3 膜の厚さは、おおよそ
３０ｎｍ以下に設定するのが好ましい。
【００２９】また、前記上側電極３４にＳｒＲｕＯ3 膜
を使った場合には、前記上側電極３４はＣｌとＯ2 とＡ
ｒを含むプラズマ中でドライエッチングを行なうことに
よりパターニングされるが、前記電極３４がＳｒを含む
ために十分なエッチング速度を得ることが困難である。
すなわち、プラズマとＳｒとの反応が前記ＳｒＲｕＯ 3
膜のドライエッチングの際の律側過程となる。従ってこ
のようなＳｒＲｕＯ3膜を含む電極３４のドライエッチ
ングの際には、ＳｒＲｕＯ3 膜の厚さを可能な限り薄く
するのが好ましい。
を使った場合には、前記上側電極３４はＣｌとＯ2 とＡ
ｒを含むプラズマ中でドライエッチングを行なうことに
よりパターニングされるが、前記電極３４がＳｒを含む
ために十分なエッチング速度を得ることが困難である。
すなわち、プラズマとＳｒとの反応が前記ＳｒＲｕＯ 3
膜のドライエッチングの際の律側過程となる。従ってこ
のようなＳｒＲｕＯ3膜を含む電極３４のドライエッチ
ングの際には、ＳｒＲｕＯ3 膜の厚さを可能な限り薄く
するのが好ましい。
【００３０】表３は、図５の強誘電体キャパシタの熱処
理温度と反転電荷量ＱSW、９０％飽和電圧Ｖ90、２００
ｋＶｃｍ-1の印加電界下におけるリーク電流の値、およ
び１×１０8 パルス印加後における前記反転電荷量ＱSW
の減少量（ΔＱSW＝ＱSWloss）との関係を示す。ただ
し、表３の実験では図５の強誘電体キャパシタにおいて
強誘電体キャパシタ絶縁膜３３として厚さが３００ｎｍ
のＰＬＺＴ膜を使っている。また表３の例では、上側電
極３４として厚さが１００ｎｍのＰｔ電極を使った場合
と、前記キャパシタ絶縁膜３３と前記Ｐｔ電極との間に
厚さが５ｎｍ，１５ｎｍおよび３０ｎｍのＳｒＲｕＯ3
膜を介在させた場合が示されている。
理温度と反転電荷量ＱSW、９０％飽和電圧Ｖ90、２００
ｋＶｃｍ-1の印加電界下におけるリーク電流の値、およ
び１×１０8 パルス印加後における前記反転電荷量ＱSW
の減少量（ΔＱSW＝ＱSWloss）との関係を示す。ただ
し、表３の実験では図５の強誘電体キャパシタにおいて
強誘電体キャパシタ絶縁膜３３として厚さが３００ｎｍ
のＰＬＺＴ膜を使っている。また表３の例では、上側電
極３４として厚さが１００ｎｍのＰｔ電極を使った場合
と、前記キャパシタ絶縁膜３３と前記Ｐｔ電極との間に
厚さが５ｎｍ，１５ｎｍおよび３０ｎｍのＳｒＲｕＯ3
膜を介在させた場合が示されている。
【表３】
【００３１】表３を参照するに、上側電極３４としてＰ
ｔ電極のみを使った場合には、ＰＺＴ膜３３中のＰｂ量
が１０８％以上であった場合に、熱処理温度が６００°
Ｃから６５０°Ｃへと高くなるにつれてΔＱSWの値が著
しく減少するのがわかる。この５０°の温度範囲におけ
るこのようなΔＱSWの値の大きな変化の理由は明らかで
ないが、Ｐｔ電極３４をＰＺＴ膜３３上にスパッタによ
り形成する際の損傷が、熱処理温度を高くすることで修
復されるものと考えられる。
ｔ電極のみを使った場合には、ＰＺＴ膜３３中のＰｂ量
が１０８％以上であった場合に、熱処理温度が６００°
Ｃから６５０°Ｃへと高くなるにつれてΔＱSWの値が著
しく減少するのがわかる。この５０°の温度範囲におけ
るこのようなΔＱSWの値の大きな変化の理由は明らかで
ないが、Ｐｔ電極３４をＰＺＴ膜３３上にスパッタによ
り形成する際の損傷が、熱処理温度を高くすることで修
復されるものと考えられる。
【００３２】これに対し、前記Ｐｔ電極の下に前記Ｓｒ
ＲｕＯ3 膜を介在させた場合には、前記反転電荷量ＱSW
の減少（ΔＱSW）に関しては、熱処理を６００°Ｃで行
なった場合でも、熱処理温度を６５０°Ｃまで上昇させ
た場合でも、実質的な変化は見られない。表４は、図５
の強誘電体キャパシタにおいて強誘電体膜３３として薄
いＰＬＺＴ膜を使った場合の、２００ｋＶｃｍ-1の印加
電界下におけるリーク電流、反転電荷量ＱSW、９０％飽
和電圧Ｖ90および１×１０8 パルス印加後の反転電荷量
Ｑ SWの変化ΔＱSWを示す。
ＲｕＯ3 膜を介在させた場合には、前記反転電荷量ＱSW
の減少（ΔＱSW）に関しては、熱処理を６００°Ｃで行
なった場合でも、熱処理温度を６５０°Ｃまで上昇させ
た場合でも、実質的な変化は見られない。表４は、図５
の強誘電体キャパシタにおいて強誘電体膜３３として薄
いＰＬＺＴ膜を使った場合の、２００ｋＶｃｍ-1の印加
電界下におけるリーク電流、反転電荷量ＱSW、９０％飽
和電圧Ｖ90および１×１０8 パルス印加後の反転電荷量
Ｑ SWの変化ΔＱSWを示す。
【表４】
【００３３】表４を参照するに、前記ＰＬＺＴ膜の厚さ
を１５０ｎｍとした場合と１７０ｎｍとした場合とが比
較されているが、いずれの場合においても、上側電極３
４として厚さが１０ｎｍのＳｒＲｕＯ3 膜上にＰｔ電極
を形成した構成を使った場合、３Ｖにおける反転電荷量
ＱSWの値が５０μＣｃｍ-2を超える例があるのがわか
る。この値は、前記上側電極３４をＰｔのみとした場合
よりも大きい。すなわち、このような薄い強誘電体膜を
使った強誘電体キャパシタは、低電圧駆動される将来の
高集積化半導体装置への応用において有望である。
を１５０ｎｍとした場合と１７０ｎｍとした場合とが比
較されているが、いずれの場合においても、上側電極３
４として厚さが１０ｎｍのＳｒＲｕＯ3 膜上にＰｔ電極
を形成した構成を使った場合、３Ｖにおける反転電荷量
ＱSWの値が５０μＣｃｍ-2を超える例があるのがわか
る。この値は、前記上側電極３４をＰｔのみとした場合
よりも大きい。すなわち、このような薄い強誘電体膜を
使った強誘電体キャパシタは、低電圧駆動される将来の
高集積化半導体装置への応用において有望である。
【００３４】表４よりわかるように、強誘電体キャパシ
タ絶縁膜の厚さが減少すると一般にリーク電流の値は増
大するが、表４の例では、ＰＬＺＴ膜の厚さが同じであ
る限り、リーク電流の値はＰｔ電極のみを設けた場合と
ＳｒＲｕＯ3 膜上にＰｔ膜を設けた場合とで、さほど変
わってはいない。図８は、図５の強誘電体キャパシタに
おいて前記強誘電体キャパシタ絶縁膜３３を構成する厚
さが１５０ｎｍのＰＬＺＴ膜における反転電荷量ＱSWと
印加電圧との関係を示す。
タ絶縁膜の厚さが減少すると一般にリーク電流の値は増
大するが、表４の例では、ＰＬＺＴ膜の厚さが同じであ
る限り、リーク電流の値はＰｔ電極のみを設けた場合と
ＳｒＲｕＯ3 膜上にＰｔ膜を設けた場合とで、さほど変
わってはいない。図８は、図５の強誘電体キャパシタに
おいて前記強誘電体キャパシタ絶縁膜３３を構成する厚
さが１５０ｎｍのＰＬＺＴ膜における反転電荷量ＱSWと
印加電圧との関係を示す。
【００３５】図８を参照するに、前記ＰＬＺＴ膜３３上
に５ｎｍの厚さのＳｒＲｕＯ3 膜を形成し、さらにその
上に５ｎｍの厚さのＰｔ膜を形成した場合の方が、反転
電荷量ＱSWの値は、かかるＳｒＲｕＯ3 膜を省略した場
合よりも著しく大きくなることがわかる。図９は、図５
の強誘電体キャパシタにおける抗電界電圧Ｖc とＰＬＺ
Ｔ膜３３の厚さとの関係を示す。
に５ｎｍの厚さのＳｒＲｕＯ3 膜を形成し、さらにその
上に５ｎｍの厚さのＰｔ膜を形成した場合の方が、反転
電荷量ＱSWの値は、かかるＳｒＲｕＯ3 膜を省略した場
合よりも著しく大きくなることがわかる。図９は、図５
の強誘電体キャパシタにおける抗電界電圧Ｖc とＰＬＺ
Ｔ膜３３の厚さとの関係を示す。
【００３６】図９を参照するに、抗電界電圧Ｖc はＰＬ
ＺＴ膜３３の膜厚と共に減少し、かかる強誘電体キャパ
シタを半導体装置に使った場合、半導体装置の低電圧動
作が可能になることがわかる。その際にも、前記上側電
極３４としてＳｒＲｕＯ3 膜とＰｔ電極の積層構造を使
った方が、抗電界電圧Ｖc をより低くするこｔが可能で
ある。
ＺＴ膜３３の膜厚と共に減少し、かかる強誘電体キャパ
シタを半導体装置に使った場合、半導体装置の低電圧動
作が可能になることがわかる。その際にも、前記上側電
極３４としてＳｒＲｕＯ3 膜とＰｔ電極の積層構造を使
った方が、抗電界電圧Ｖc をより低くするこｔが可能で
ある。
【００３７】また図９は、前記ＰＬＺＴ膜３３の膜厚と
抗電界Ｅc との関係をも示すが、図９よりわかるよう
に、抗電界Ｅc は、前記ＰＬＺＴ膜３３の熱処理を６０
０°Ｃで行なった場合は余り変化しないことがわかる。
また、前記抗電界Ｅc の大きさは前記抗電界電圧Ｖc に
対応して、前記上側電極３４としてＳｒＲｕＯ3 膜とＰ
ｔ電極の積層構造を使った方が、Ｐｔ電極のみを使った
場合よりも小さくなる。
抗電界Ｅc との関係をも示すが、図９よりわかるよう
に、抗電界Ｅc は、前記ＰＬＺＴ膜３３の熱処理を６０
０°Ｃで行なった場合は余り変化しないことがわかる。
また、前記抗電界Ｅc の大きさは前記抗電界電圧Ｖc に
対応して、前記上側電極３４としてＳｒＲｕＯ3 膜とＰ
ｔ電極の積層構造を使った方が、Ｐｔ電極のみを使った
場合よりも小さくなる。
【００３８】
【発明の実施の形態】［第１実施例］図１０（Ａ）〜１
２（Ｇ）は、本発明の一実施例による強誘電体ランダム
アクセスメモリ（ＦｅＲＡＭ）４０の製造工程を示す。
図１０（Ａ）を参照するに、Ｓｉ基板４１上には素子領
域４３が素子分離構造４２を構成するフィールド酸化膜
により画成されており、前記素子領域４３上には側壁酸
化膜４６を形成されたゲート電極４８が形成されてい
る。また、前記素子領域４３中には、前記ゲート電極４
８の両側に拡散領域５０Ａ，５０Ｂが形成されている。
２（Ｇ）は、本発明の一実施例による強誘電体ランダム
アクセスメモリ（ＦｅＲＡＭ）４０の製造工程を示す。
図１０（Ａ）を参照するに、Ｓｉ基板４１上には素子領
域４３が素子分離構造４２を構成するフィールド酸化膜
により画成されており、前記素子領域４３上には側壁酸
化膜４６を形成されたゲート電極４８が形成されてい
る。また、前記素子領域４３中には、前記ゲート電極４
８の両側に拡散領域５０Ａ，５０Ｂが形成されている。
【００３９】次に図１０（Ｂ）の工程において、前記Ｓ
ｉ基板４１上に、前記ゲート電極４８を覆うように厚さ
が約６００ｎｍの層間絶縁膜５２を形成し、さらに前記
層間絶縁膜５２中に前記拡散領域５０Ａ，５０Ｂを露出
するようにコンタクトホール５３Ａ，５３Ｂを形成す
る。さらに、前記コンタクトホール５３Ａ，５３Ｂ中に
は導電性プラグ５４Ａ，５３Ｂがそれぞれ形成される。
ｉ基板４１上に、前記ゲート電極４８を覆うように厚さ
が約６００ｎｍの層間絶縁膜５２を形成し、さらに前記
層間絶縁膜５２中に前記拡散領域５０Ａ，５０Ｂを露出
するようにコンタクトホール５３Ａ，５３Ｂを形成す
る。さらに、前記コンタクトホール５３Ａ，５３Ｂ中に
は導電性プラグ５４Ａ，５３Ｂがそれぞれ形成される。
【００４０】さらに図１０（Ｃ）の工程において、前記
層間絶縁膜５２上にＳｉＯＮよりなるエッチングストッ
パ膜５６とＳｉＯ2 膜５８とを、いずれも１００ｎｍの
厚さに形成し、次に図１１（Ｄ）の工程において前記Ｓ
ｉＯ2 膜５８上に、厚さが２０〜１００ｎｍのＩｒＯx
膜６０と、厚さが５０〜２００ｎｍのＰｔ膜６４とをス
パッタ法によりさらに順次堆積し、Ｐｔ／ＩｒＯx 構造
を有する下側電極層６６を形成する。前記ＩｒＯx 膜６
０の堆積は、典型的にはＩｒをターゲットに使った反応
性スパッタにより形成される。より具体的には前記Ｉｒ
Ｏx 膜６０のスパッタは、平行平板マグネトロンスパッ
タ装置を使い、ＡｒとＯ2 よりなる混合ガスプラズマ中
において、ＤＣパワーおよび反応室内圧をそれぞれ０．
５〜５．０Ｗ・ｃｍ-2および約０．７Ｐａに設定し、Ａ
ｒおよびＯ2 をそれぞれ１００ＳＣＣＭおよび１００Ｓ
ＣＣＭの流量で供給しながら行なわれる。
層間絶縁膜５２上にＳｉＯＮよりなるエッチングストッ
パ膜５６とＳｉＯ2 膜５８とを、いずれも１００ｎｍの
厚さに形成し、次に図１１（Ｄ）の工程において前記Ｓ
ｉＯ2 膜５８上に、厚さが２０〜１００ｎｍのＩｒＯx
膜６０と、厚さが５０〜２００ｎｍのＰｔ膜６４とをス
パッタ法によりさらに順次堆積し、Ｐｔ／ＩｒＯx 構造
を有する下側電極層６６を形成する。前記ＩｒＯx 膜６
０の堆積は、典型的にはＩｒをターゲットに使った反応
性スパッタにより形成される。より具体的には前記Ｉｒ
Ｏx 膜６０のスパッタは、平行平板マグネトロンスパッ
タ装置を使い、ＡｒとＯ2 よりなる混合ガスプラズマ中
において、ＤＣパワーおよび反応室内圧をそれぞれ０．
５〜５．０Ｗ・ｃｍ-2および約０．７Ｐａに設定し、Ａ
ｒおよびＯ2 をそれぞれ１００ＳＣＣＭおよび１００Ｓ
ＣＣＭの流量で供給しながら行なわれる。
【００４１】図１１（Ｄ）の工程では、さらに前記下側
電極層６６上に厚さが約３００ｎｍのＰＺＴ膜６８をス
パッタあるいはＣＳＤ法により形成し、これを酸化雰囲
気中、５５０〜７５０°Ｃの温度で熱処理することによ
り、ペロブスカイト型構造に結晶化させる。その際、本
実施例では前記ＰＬＺ膜のＰｂ量（Ｐｂ／Ｚｒ＋Ｔｉ）
を、先に説明した表１および図６の関係から、１０４〜
１１２％の範囲、より好ましくは１０７〜１０９％の範
囲に設定する。
電極層６６上に厚さが約３００ｎｍのＰＺＴ膜６８をス
パッタあるいはＣＳＤ法により形成し、これを酸化雰囲
気中、５５０〜７５０°Ｃの温度で熱処理することによ
り、ペロブスカイト型構造に結晶化させる。その際、本
実施例では前記ＰＬＺ膜のＰｂ量（Ｐｂ／Ｚｒ＋Ｔｉ）
を、先に説明した表１および図６の関係から、１０４〜
１１２％の範囲、より好ましくは１０７〜１０９％の範
囲に設定する。
【００４２】さらに図１１（Ｅ）の工程で、前記ＰＺＴ
膜６８上にＳｒＲｕＯ3 膜７０が焼結ＳｒＲｕＯ3 をタ
ーゲットに使ったスパッタ法により５〜３０ｎｍの厚さ
に形成され、さらにその上にＰｔ膜７４が前記Ｐｔ膜６
４と同様にしてスパッタにより、８０〜１００ｎｍの厚
さに堆積される。その結果、前記ＳｒＲｕＯ3 膜７０と
Ｐｔ膜７４とにより、上側電極層７６が形成される。
膜６８上にＳｒＲｕＯ3 膜７０が焼結ＳｒＲｕＯ3 をタ
ーゲットに使ったスパッタ法により５〜３０ｎｍの厚さ
に形成され、さらにその上にＰｔ膜７４が前記Ｐｔ膜６
４と同様にしてスパッタにより、８０〜１００ｎｍの厚
さに堆積される。その結果、前記ＳｒＲｕＯ3 膜７０と
Ｐｔ膜７４とにより、上側電極層７６が形成される。
【００４３】本実施例では、このようにして形成された
構造をさらに酸化雰囲気中、６００〜６５０°Ｃ、好ま
しくは約６００°Ｃの温度で熱処理することにより、前
記ＳｒＲｕＯ3 膜７０をペロブスカイト型構造に結晶化
させる。前記ＳｒＲｕＯ3 膜７０において、Ｓｒx Ｒｕ
Ｏ3 で表した場合の膜７０の組成は、組成パラメータｘ
を１．０〜１．２５の間で適宜設定することができる。
前記ＳｒＲｕＯ3 膜７０を形成するスパッタは、直流
スパッタでも高周波スパッタでもよく、典型的には圧力
が０．５〜４．０Ｐａの範囲において、ＡｒとＯ2 の混
合ガスプラズマ中、０．３〜３．０Ｗｃｍ-2のパワー密
度で、ＡｒとＯ2 の流量比を９９：１〜５０：５０の範
囲に設定して行われる。基板温度は室温から約７００°
Ｃの範囲で設定すればよい。また、使用されるＳｒＲｕ
Ｏ3 タ−ゲットとしては相対密度が５０〜９９％の焼結
体が使われる。
構造をさらに酸化雰囲気中、６００〜６５０°Ｃ、好ま
しくは約６００°Ｃの温度で熱処理することにより、前
記ＳｒＲｕＯ3 膜７０をペロブスカイト型構造に結晶化
させる。前記ＳｒＲｕＯ3 膜７０において、Ｓｒx Ｒｕ
Ｏ3 で表した場合の膜７０の組成は、組成パラメータｘ
を１．０〜１．２５の間で適宜設定することができる。
前記ＳｒＲｕＯ3 膜７０を形成するスパッタは、直流
スパッタでも高周波スパッタでもよく、典型的には圧力
が０．５〜４．０Ｐａの範囲において、ＡｒとＯ2 の混
合ガスプラズマ中、０．３〜３．０Ｗｃｍ-2のパワー密
度で、ＡｒとＯ2 の流量比を９９：１〜５０：５０の範
囲に設定して行われる。基板温度は室温から約７００°
Ｃの範囲で設定すればよい。また、使用されるＳｒＲｕ
Ｏ3 タ−ゲットとしては相対密度が５０〜９９％の焼結
体が使われる。
【００４４】次に、図１２（Ｆ）の工程において、前記
下側電極層６６，ＰＺＴ膜６８および上側電極層７６
は、ＡｒにＣｌ2 およびＯ2 を加えた組成のエッチング
ガスを使ったドライエッチングによりパターニングさ
れ、強誘電体キャパシタ７８が形成される。その際、前
記ＳｒＲｕＯ3 膜７０のドライエッチングが全体のドラ
イエッチングの律速要因になるが、前記ＳｒＲｕＯ3 膜
７０の厚さが３０ｎｍ以下であるので、パターニングの
際のスループットが著しく低下することはない。また、
前記強誘電体キャパシタ７８では、前記ＳｒＲｕＯ3 膜
７０の厚さが３０ｎｍ以下であるので、６００°Ｃ程度
の温度でも膜７０は十分に結晶化する。
下側電極層６６，ＰＺＴ膜６８および上側電極層７６
は、ＡｒにＣｌ2 およびＯ2 を加えた組成のエッチング
ガスを使ったドライエッチングによりパターニングさ
れ、強誘電体キャパシタ７８が形成される。その際、前
記ＳｒＲｕＯ3 膜７０のドライエッチングが全体のドラ
イエッチングの律速要因になるが、前記ＳｒＲｕＯ3 膜
７０の厚さが３０ｎｍ以下であるので、パターニングの
際のスループットが著しく低下することはない。また、
前記強誘電体キャパシタ７８では、前記ＳｒＲｕＯ3 膜
７０の厚さが３０ｎｍ以下であるので、６００°Ｃ程度
の温度でも膜７０は十分に結晶化する。
【００４５】前記強誘電体キャパシタ７８の形成の後、
図１２（Ｇ）の工程において前記ＳｉＯ2 膜５８上に前
記強誘電体キャパシタ７８の上面および側壁面を覆うよ
うにＳｉＯ2 膜８０を堆積し、さらに前記ＳｉＯ2 膜８
０中に、前記上側電極７６を構成するＰｔ膜７４を露出
するようにコンタクトホール８２を形成する。また、前
記ＳｉＯ2 膜８０中に前記導電性プラグ５４Ｂを露出す
るようにコンタクトホール８４を形成し、さらに、前記
ＳｉＯ2 膜８０上には前記コンタクトホール８２を介し
て前記Ｐｔ膜７４にコンタクトし、さらに前記コンタク
トホール８４を介して前記拡散領域５０Ｂに電気的に接
続される局部配線パターン８６を、ＴｉＮ膜の堆積およ
びパターニングにより形成する。
図１２（Ｇ）の工程において前記ＳｉＯ2 膜５８上に前
記強誘電体キャパシタ７８の上面および側壁面を覆うよ
うにＳｉＯ2 膜８０を堆積し、さらに前記ＳｉＯ2 膜８
０中に、前記上側電極７６を構成するＰｔ膜７４を露出
するようにコンタクトホール８２を形成する。また、前
記ＳｉＯ2 膜８０中に前記導電性プラグ５４Ｂを露出す
るようにコンタクトホール８４を形成し、さらに、前記
ＳｉＯ2 膜８０上には前記コンタクトホール８２を介し
て前記Ｐｔ膜７４にコンタクトし、さらに前記コンタク
トホール８４を介して前記拡散領域５０Ｂに電気的に接
続される局部配線パターン８６を、ＴｉＮ膜の堆積およ
びパターニングにより形成する。
【００４６】最後に、前記ＳｉＯ2 膜８０上に前記局部
配線パターン８６を覆うように層間絶縁膜８８を堆積
し、さらに前記層間絶縁膜８８中に、前記導電性プラグ
５４Ａを露出するコンタクトホール９０を形成し、前記
コンタクトホール９０に前記導電性プラグ５４Ａとコン
タクトするビット線電極９２を形成する。本実施例によ
れば、先にも説明したように前記ＰＺＴ膜６８中のＰｂ
量が最適化されているため、表１および図６に示すよう
に、リーク電流特性を損なうことなく強誘電体キャパシ
タ７８の疲労特性（ΔＱSW）が向上する。さらに、前記
上側電極７６中のＳｒＲｕＯ3 膜７０の厚さを最適化す
ることにより、図７に示すように強誘電体キャパシタ７
８のリーク電流特性が向上する。
配線パターン８６を覆うように層間絶縁膜８８を堆積
し、さらに前記層間絶縁膜８８中に、前記導電性プラグ
５４Ａを露出するコンタクトホール９０を形成し、前記
コンタクトホール９０に前記導電性プラグ５４Ａとコン
タクトするビット線電極９２を形成する。本実施例によ
れば、先にも説明したように前記ＰＺＴ膜６８中のＰｂ
量が最適化されているため、表１および図６に示すよう
に、リーク電流特性を損なうことなく強誘電体キャパシ
タ７８の疲労特性（ΔＱSW）が向上する。さらに、前記
上側電極７６中のＳｒＲｕＯ3 膜７０の厚さを最適化す
ることにより、図７に示すように強誘電体キャパシタ７
８のリーク電流特性が向上する。
【００４７】図１２（Ｇ）のＦｅＲＡＭ４０において、
前記上側電極７６中のＳｒＲｕＯ3膜７０は、６００〜
６５０°Ｃの温度で熱処理することにより、表３で説明
したように疲労特性を向上させることができる。特に前
記上側電極７６としてＳｒＲｕＯ3 膜７０を省略した場
合には、前記熱処理温度を約６５０°Ｃに設定すること
により、表３に示すように疲労特性を大きく向上させる
ことができる。
前記上側電極７６中のＳｒＲｕＯ3膜７０は、６００〜
６５０°Ｃの温度で熱処理することにより、表３で説明
したように疲労特性を向上させることができる。特に前
記上側電極７６としてＳｒＲｕＯ3 膜７０を省略した場
合には、前記熱処理温度を約６５０°Ｃに設定すること
により、表３に示すように疲労特性を大きく向上させる
ことができる。
【００４８】さらに、図１２（Ｇ）のＦｅＲＡＭ４０に
おいて、前記ＰＺＴ膜６８の厚さを１７５ｎｍあるいは
１５０ｎｍ、あるいはそれ以下に減少させることによ
り、９０％飽和電圧Ｖ90の値が減少し、３．３Ｖあるい
はそれ以下の低電圧駆動が可能になる。以上、本発明を
好ましい実施例について説明したが、本発明はかかる特
定の実施例に限定されるものではなく、特許請求の範囲
に記載した要旨内において様々な変形・変更が可能であ
る。
おいて、前記ＰＺＴ膜６８の厚さを１７５ｎｍあるいは
１５０ｎｍ、あるいはそれ以下に減少させることによ
り、９０％飽和電圧Ｖ90の値が減少し、３．３Ｖあるい
はそれ以下の低電圧駆動が可能になる。以上、本発明を
好ましい実施例について説明したが、本発明はかかる特
定の実施例に限定されるものではなく、特許請求の範囲
に記載した要旨内において様々な変形・変更が可能であ
る。
【００４９】
【発明の効果】請求項１〜１５記載の本発明の特徴によ
れば、 本実施例によれば、強誘電体キャパシタを構成
するＰＺＴ膜中のＰｂ量が最適化されているため、リー
ク電流特性を損なうことなく強誘電体キャパシタの疲労
特性が向上する。さらに、上側電極のＳｒＲｕＯ3 膜７
０の厚さを最適化することにより、強誘電体キャパシタ
のリーク電流特性が向上する。
れば、 本実施例によれば、強誘電体キャパシタを構成
するＰＺＴ膜中のＰｂ量が最適化されているため、リー
ク電流特性を損なうことなく強誘電体キャパシタの疲労
特性が向上する。さらに、上側電極のＳｒＲｕＯ3 膜７
０の厚さを最適化することにより、強誘電体キャパシタ
のリーク電流特性が向上する。
【００５０】また、本発明では強誘電体キャパシタを構
成する上側電極中のＳｒＲｕＯ3 膜を６００〜６５０°
Ｃの温度で熱処理することにより、疲労特性を向上させ
ることができる。特に前記上側電極においてＳｒＲｕＯ
3 膜を省略した場合には、前記熱処理温度を約６５０°
Ｃに設定することにより、疲労特性を大きく向上させる
ことができる。
成する上側電極中のＳｒＲｕＯ3 膜を６００〜６５０°
Ｃの温度で熱処理することにより、疲労特性を向上させ
ることができる。特に前記上側電極においてＳｒＲｕＯ
3 膜を省略した場合には、前記熱処理温度を約６５０°
Ｃに設定することにより、疲労特性を大きく向上させる
ことができる。
【００５１】さらに、本発明では強誘電体キャパシタの
ＰＺＴ膜６８の厚さを１７５ｎｍあるいは１５０ｎｍ、
あるいはそれ以下に減少させることにより、かかる強誘
電体キャパシタを使った半導体装置の低電圧駆動が可能
になる。
ＰＺＴ膜６８の厚さを１７５ｎｍあるいは１５０ｎｍ、
あるいはそれ以下に減少させることにより、かかる強誘
電体キャパシタを使った半導体装置の低電圧駆動が可能
になる。
【図１】従来のＦｅＲＡＭの構成を示す図である。
【図２】図１のＦｅＲＡＭで使われるペロブスカイト型
構造を有する強誘電体膜の結晶構造を示す図である。
構造を有する強誘電体膜の結晶構造を示す図である。
【図３】図２の強誘電体膜の分極特性を示す図である。
【図４】（Ａ），（Ｂ）は、従来の強誘電体キャパシタ
の構成を示す図である。
の構成を示す図である。
【図５】本発明の基礎になる実験で使った強誘電体キャ
パシタの構造を示す図である。
パシタの構造を示す図である。
【図６】図５の強誘電体キャパシタの特性を示す図（そ
の１）である。
の１）である。
【図７】図５の強誘電体キャパシタの特性を示す図（そ
の２）である。
の２）である。
【図８】図５の強誘電体キャパシタの特性を示す図（そ
の３）である。
の３）である。
【図９】図５の強誘電体キャパシタの特性を示す図（そ
の４）である。
の４）である。
【図１０】（Ａ）〜（Ｃ）は、本発明の一実施例による
ＦｅＲＡＭの製造工程を示す図（その１）である。
ＦｅＲＡＭの製造工程を示す図（その１）である。
【図１１】（Ｄ），（Ｅ）は、本発明の一実施例による
ＦｅＲＡＭの製造工程を示す図（その２）である。
ＦｅＲＡＭの製造工程を示す図（その２）である。
【図１２】（Ｆ），（Ｇ）は、本発明の一実施例による
ＦｅＲＡＭの製造工程を示す図（その３）である。
ＦｅＲＡＭの製造工程を示す図（その３）である。
１０，４０ ＦｅＲＡＭ １１，４１ Ｓｉ基板 １１Ａ，１１Ｂ，４１Ａ，４１Ｂ 拡散領域 １２，４２ フィールド酸化膜 １３，４８ ゲート電極 １４ ＳｉＯ2 膜 １５ 層間絶縁膜 １６ 導体プラグ １７，６６ 下側電極 １７Ａ，１９Ａ，６０ ＩｒＯ2 膜 １７Ｂ，１９Ｂ，６４，７４ Ｐｔ膜 １８，３３，６８ 強誘電体キャパシタ絶縁膜 １９，７６ 上側電極 ２０ 配線パターン ２１，２２ 酸化膜 ２２Ａ コンタクトホール ２３ 導体パターン ３１ 基板 ３２ 下側電極 ３４ 上側電極 ４３ 素子形成領域 ４６ 側壁酸化膜 ５２ 層間絶縁膜 ５３Ａ，５３Ｂ コンタクトホール ５４Ａ，５４Ｂ 導体プラグ ５６ ＳｉＯＮエッチングストッパ ５８，８０ ＳｉＯ2 膜 ７０ ＳｒＲｕＯ3 膜 ７８ 強誘電体キャパシタ ８２ コンタクトホール ８６ 局部配線パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 藤木 充司 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 塚田 峰春 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F001 AA17 AD11 AG10 5F038 AC02 AC11 AC14 BH03 BH07 DF05 5F083 FR02 JA12 JA15 JA38 JA42 MA06 MA17 PR03 PR48
Claims (15)
- 【請求項１】 下側電極と、 前記下側電極上に形成した強誘電体キャパシタ絶縁膜
と、 前記強誘電体キャパシタ絶縁膜上に形成した、ペロブス
カイト型酸化物よりなる上側電極とを備えた強誘電体キ
ャパシタにおいて、 前記強誘電体キャパシタ絶縁膜はＰＺＴよりなり、 前記ＰＺＴは、Ｐｂを過剰に含むことを特徴とする強誘
電体キャパシタ。 - 【請求項２】 前記強誘電体キャパシタ絶縁膜は、Ｐｂ
を、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして１．０４〜１．１２
の範囲で含んでいることを特徴とする請求項１記載の強
誘電体キャパシタ。 - 【請求項３】 前記強誘電体キャパシタ絶縁膜はＰｂ
を、Ｐｂ／（Ｚｒ＋Ｔｉ）比にして約１．０７〜１．０
９の範囲で含んでいることを特徴とする請求項１または
２記載の強誘電体キャパシタ。 - 【請求項４】 下側電極と、 前記下側電極上に形成した強誘電体キャパシタ絶縁膜
と、 前記強誘電体キャパシタ絶縁膜上に形成した、ペロブス
カイト型酸化物よりなる上側電極とを備えた強誘電体キ
ャパシタにおいて、 前記上側電極はＳｒＲｕＯ3 よりなることを特徴とする
強誘電体キャパシタ。 - 【請求項５】 前記上側電極は、約３０ｎｍ以下の厚さ
を有することを特徴とする請求項４のうち、いずれか一
項記載の強誘電体キャパシタ。 - 【請求項６】 下側電極と、 前記下側電極上に形成した強誘電体キャパシタ絶縁膜
と、 前記強誘電体キャパシタ絶縁膜上に形成した、ペロブス
カイト型酸化物よりなる上側電極とを備えた強誘電体キ
ャパシタにおいて、 前記強誘電体キャパシタ膜はＰＺＴよりなり、約３００
ｎｍ以下の厚さを有することを特徴とする強誘電体キャ
パシタ。 - 【請求項７】 請求項１〜６のいずれか一項に記載した
強誘電体キャパシタを有する半導体装置。 - 【請求項８】 基板上に下側電極を堆積する工程と、 前記下側電極上に強誘電体キャパシタ絶縁膜を形成する
工程と、 前記強誘電体キャパシタ絶縁膜上に、ペロブスカイト型
酸化物よりなる上側電極を形成する工程と、 前記上側電極を形成する工程の後、約６００°Ｃ以上の
温度で熱処理を行なう工程とを含むことを特徴とする強
誘電体キャパシタの製造方法。 - 【請求項９】 前記強誘電体キャパシタ絶縁膜を形成す
る工程は、前記強誘電体キャパシタ絶縁膜としてＰＺＴ
膜を、前記ＰＺＴ膜中におけるＰｂが過剰になるような
条件で実行されることを特徴とする請求項８記載の強誘
電体キャパシタの製造方法。 - 【請求項１０】 前記強誘電体キャパシタ絶縁膜を形成
する工程は、前記強誘電体キャパシタ絶縁膜としてＰＺ
Ｔ膜を、前記ＰＺＴ膜中におけるＰｂが、Ｐｂ／（Ｚｒ
＋Ｔｉ）比にして１．０４〜１．１２の範囲で含まれる
ように実行されることを特徴とする請求項８または９記
載の強誘電体キャパシタの製造方法。 - 【請求項１１】 前記強誘電体キャパシタ絶縁膜を形成
する工程は、前記強誘電体キャパシタ絶縁膜としてＰＺ
Ｔ膜を、前記ＰＺＴ膜中におけるＰｂが、Ｐｂ／（Ｚｒ
＋Ｔｉ）比にして１．０７〜１．０９の範囲で含まれる
ように実行されることを特徴とする請求項８〜１０のう
ち、いずれか一項記載の強誘電体キャパシタの製造方
法。 - 【請求項１２】 基板上に下側電極を堆積する工程と、 前記下側電極上に強誘電体キャパシタ絶縁膜を形成する
工程と、 前記強誘電体キャパシタ絶縁膜上に、ペロブスカイト型
酸化物よりなる上側電極を形成する工程と、 前記上側電極を形成する工程の後、約６００°Ｃ以上の
温度で熱処理を行なう工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項１３】 前記強誘電体キャパシタ絶縁膜を形成
する工程は、前記強誘電体キャパシタ絶縁膜としてＰＺ
Ｔ膜を、前記ＰＺＴ膜中におけるＰｂが過剰になるよう
な条件で実行されることを特徴とする請求項１２記載の
半導体装置の製造方法。 - 【請求項１４】 前記強誘電体キャパシタ絶縁膜を形成
する工程は、前記強誘電体キャパシタ絶縁膜としてＰＺ
Ｔ膜を、前記ＰＺＴ膜中におけるＰｂが、Ｐｂ／（Ｚｒ
＋Ｔｉ）比にして１．０４〜１．１２の範囲で含まれる
ように実行されることを特徴とする請求項１２または１
３記載の半導体装置の製造方法。 - 【請求項１５】 前記強誘電体キャパシタ絶縁膜を形成
する工程は、前記強誘電体キャパシタ絶縁膜としてＰＺ
Ｔ膜を、前記ＰＺＴ膜中におけるＰｂが、Ｐｂ／（Ｚｒ
＋Ｔｉ）比にして１．０７〜１．０９の範囲で含まれる
ように実行されることを特徴とする請求項１２〜１４の
うち、いずれか一項記載の半導体装置の製造方法。
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|---|---|---|---|---|
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Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3745553B2 (ja) * | 1999-03-04 | 2006-02-15 | 富士通株式会社 | 強誘電体キャパシタ、半導体装置の製造方法 |
| JP4790118B2 (ja) * | 2000-12-26 | 2011-10-12 | Ｊｘ日鉱日石金属株式会社 | 酸化物焼結体及びその製造方法 |
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| JP2004165559A (ja) * | 2002-11-15 | 2004-06-10 | Toshiba Corp | 半導体装置 |
| KR100504693B1 (ko) * | 2003-02-10 | 2005-08-03 | 삼성전자주식회사 | 강유전체 메모리 소자 및 그 제조방법 |
| US8124490B2 (en) * | 2006-12-21 | 2012-02-28 | Stats Chippac, Ltd. | Semiconductor device and method of forming passive devices |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US471687A (en) * | 1892-03-29 | Weed-cutter for cultivator-plows | ||
| US199448A (en) * | 1878-01-22 | Improvement in pencil-sharpeners | ||
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| JPH08335672A (ja) | 1995-06-05 | 1996-12-17 | Sony Corp | 強誘電体不揮発性メモリ |
| US6066581A (en) * | 1995-07-27 | 2000-05-23 | Nortel Networks Corporation | Sol-gel precursor and method for formation of ferroelectric materials for integrated circuits |
| CN1234137A (zh) * | 1996-08-20 | 1999-11-03 | 株式会社日立制作所 | 氧化物电介质元件的制造方法、采用该元件的存储器及半导体装置 |
| US6060735A (en) * | 1996-09-06 | 2000-05-09 | Kabushiki Kaisha Toshiba | Thin film dielectric device |
| JP4053647B2 (ja) * | 1997-02-27 | 2008-02-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2001504282A (ja) * | 1997-06-09 | 2001-03-27 | テルコーディア テクノロジーズ インコーポレイテッド | 結晶ペロブスカイト強誘電体セルのアニールおよび改良された障壁特性を示すセル |
| JPH11195768A (ja) * | 1997-10-22 | 1999-07-21 | Fujitsu Ltd | ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ |
| US6344413B1 (en) * | 1997-12-22 | 2002-02-05 | Motorola Inc. | Method for forming a semiconductor device |
| US6011285A (en) * | 1998-01-02 | 2000-01-04 | Sharp Laboratories Of America, Inc. | C-axis oriented thin film ferroelectric transistor memory cell and method of making the same |
| JP3576788B2 (ja) | 1998-02-13 | 2004-10-13 | 株式会社東芝 | 電子部品及びその製造方法 |
| US6284654B1 (en) * | 1998-04-16 | 2001-09-04 | Advanced Technology Materials, Inc. | Chemical vapor deposition process for fabrication of hybrid electrodes |
| KR100272172B1 (ko) * | 1998-10-16 | 2000-11-15 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| JP2000200779A (ja) * | 1998-10-30 | 2000-07-18 | Toshiba Corp | エッチング方法，化学気相成長装置，化学気相成長装置のクリ―ニング方法，及び化学気相成長装置用の石英部材 |
| JP3249496B2 (ja) | 1998-11-10 | 2002-01-21 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
| JP4080624B2 (ja) | 1999-02-25 | 2008-04-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP3745553B2 (ja) * | 1999-03-04 | 2006-02-15 | 富士通株式会社 | 強誘電体キャパシタ、半導体装置の製造方法 |
| JP2001196547A (ja) * | 2000-01-12 | 2001-07-19 | Fujitsu Ltd | 半導体装置 |
-
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-
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- 2002-06-07 US US10/163,454 patent/US20020190293A1/en not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649954B2 (en) | 2001-12-04 | 2003-11-18 | Fujitsu Limited | Ferroelectric capacitor having upper electrode lamination |
| US6890769B2 (en) | 2001-12-04 | 2005-05-10 | Fujitsu Limited | Ferroelectric capacitor having upper electrode lamination and manufacture thereof |
| US6924519B2 (en) | 2003-05-02 | 2005-08-02 | Kabushiki Kaisha Toshiba | Semiconductor device with perovskite capacitor |
| US7122851B2 (en) | 2003-05-07 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device with perovskite capacitor |
| US7456456B2 (en) | 2004-06-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7042037B1 (en) | 2004-11-12 | 2006-05-09 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8404556B2 (en) | 2010-09-28 | 2013-03-26 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
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