JP3655144B2 - 強誘電体キャパシタを備えた半導体装置 - Google Patents
強誘電体キャパシタを備えた半導体装置 Download PDFInfo
- Publication number
- JP3655144B2 JP3655144B2 JP28575199A JP28575199A JP3655144B2 JP 3655144 B2 JP3655144 B2 JP 3655144B2 JP 28575199 A JP28575199 A JP 28575199A JP 28575199 A JP28575199 A JP 28575199A JP 3655144 B2 JP3655144 B2 JP 3655144B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- ferroelectric
- ferroelectric capacitor
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
【0002】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタ、およびかかる強誘電体キャパシタを備えた半導体装置に関する。
【従来の技術】
【0003】
電源を切っても記憶された情報が保持される不揮発性メモリとして、従来よりEPROMやフラッシュメモリ等の、トンネル絶縁膜およびフローティングゲート電極を備えた半導体記憶装置が広く使われている。特にフラッシュメモリはDRAMと類似した、一つのメモリセル中に単一のメモリセルトランジスタを備えた簡単な構成を有し、大規模集積回路を構成するのに適している。
【0004】
一方、フラッシュメモリでは、情報の記憶あるいは消去が、かかるフローティングゲート電極への、トンネル絶縁膜を介したホットエレクトロンの注入によりなされるため、必然的に高い電圧が必要になる。また大きな電界がトンネル絶縁膜に加わるため、トンネル絶縁膜の劣化により、半導体記憶装置の寿命が制限されてしまう。さらに、情報の書込みが前記ホットエレクトロンの注入によりなされるため、書込みに時間がかかる問題点を有している。また、フラッシュメモリではフローティングゲート電極への電荷の注入量を制御することにより多値情報の記憶が可能であるが、一方でこのように多値記憶が可能であるということは、トンネル絶縁膜の膜質の劣化に応じて電荷の注入量を適切に制御しないと、誤動作が生じる可能性があることでもある。
【0005】
これに対して、強誘電体ランダムアクセスメモリ(以下、FeRAMと略記する)は強誘電体膜をキャパシタ誘電体膜とした強誘電体キャパシタを備えており、情報が前記強誘電体膜中に自発分極の形で記憶される。情報の書き換えあるいは消去は、前記自発分極を反転させることにより行なわれる。かかる自発分極の反転は電圧の印加のみで実現され、電流の注入は伴わないため、FeRAMでは非常に高速の書込みが可能である。また、消費電力も少ない。さらに、強誘電体膜の分極方向は正方向および負方向に限定されるため、フラッシュメモリにおけるようなトンネル絶縁膜の膜質劣化に伴う過消去の問題は生じない。
【0006】
図1は、従来のFeRAMにおけるメモリセルの構成を示す回路図である。
【0007】
図1を参照するに、メモリセルは1ビットの情報を記憶するのに二つのトランスファゲートトランジスタT1 ,T2 と二つの強誘電体キャパシタC1 ,C2 を使う、いわゆる2T/2C型の構成を有し、一方のキャパシタに情報”0”を、他方のキャパシタに情報”1”を記憶させる相補的動作を行なう。
【0008】
より具体的には、ワード線WLを選択することによりトランスファゲートトランジスタT1 ,T2 がターンオンされ、トランジスタT1 に接続されたビット線BITから情報”1”あるいは”0”が前記キャパシタC1 に、また相補ビット線/BITから情報”0”あるいは”1”が、前記キャパシタC2 に、それぞれの強誘電体キャパシタ絶縁膜の自発分極の形で書き込まれる。
【0009】
さらに読み出し時には前記ワード線WLを選択することにより前記トランジスタT1 およびT2 をターンオンし、前記キャパシタC1 ,C2 の分極の結果前記ビット線BITおよび/BITに現れる電圧差を、センスアンプS/Aで検出る。
【0010】
一般に、前記強誘電体キャパシタC1 ,C2 では、前記強誘電体キャパシタ絶縁膜として、組成が(Pb,Zr)TiO3 で表されるPZT、あるいは組成が(Pb,Zr)(Ti,La)O3 で表されるPLZT等のペロブスカイト型結晶構造を有する強誘電体材料、あるいは組成がSrBi2 Ta2 O9 で表されるSBT、さらには組成がSrBi2 Ta2 O9 で表されるSBTや、組成がBi2 (Ta,Nb)2 O9 で表されるSBTN等のBi層状構造化合物が使われる。これらの強誘電体材料は、通常ゾルゲル法あるいはスパッタ法により、前記強誘電体キャパシタの下側電極上にアモルファス相として形成され、その後熱処理により結晶化される。かかる結晶化を行なわなければ、これらの強誘電体材料は所望の自発分極特性を示さない。
【0011】
このような強誘電体材料の結晶化は、強誘電体キャパシタ絶縁膜中に生じる酸素欠損を補償するために酸化雰囲気中で、通常は600°C以上の温度で行なう必要があるが、このため前記強誘電体キャパシタの上下電極は、一般に酸化に対して安定なPt等の貴金属、あるいはIrO2 ,SrRuO3 ,La0.5 Sr0.5 CoO3 等の導電性酸化物により形成されている。また、上下電極の酸化を最小限の抑制するために、また既に形成されている半導体装置への悪影響を最小化するために、従来より前記酸化雰囲気中での結晶化熱処理は、炉アニール装置やランプアニール装置を使った急速熱処理(RTA)工程により行なわれている。典型的な例では、前記強誘電体キャパシタ絶縁膜には、700°Cで60秒間の熱処理が加えられる。このように前記強誘電体キャパシタ絶縁膜の結晶化熱処理工程にRTA法を採用することにより、印加電圧により分極を制御できないような配向方向を有する巨大グレインが、前記強誘電体キャパシタ絶縁膜中に形成されるのが抑止される。
【発明が解決しようとする課題】
【0012】
このような強誘電体キャパシタを備えた半導体記憶装置では、前記強誘電体キャパシタの下側においてCMOS回路等を形成する半導体装置との両立性を確保する必要がある。先にも説明したように、強誘電体キャパシタの形成の際には酸化雰囲気中での熱処理が不可欠であるのに対し、半導体装置の製造は還元雰囲気中での処理が不可欠である。
【0013】
従来は、この相反する要求を両立させるために、先に還元反応を使う工程を済ませ、半導体装置が形成された後で前記半導体装置を覆うように酸化防止膜を形成し、その上に強誘電体キャパシタを形成するようにしている。さらに前記強誘電体キャパシタが形成された後は、多層配線工程を、可能な限り低温で、還元作用を抑制して形成している。
【0014】
ところで、従来よりかかる強誘電体キャパシタの特性、特に工程劣化特性ないしインプリント耐性を向上させるために、PZT等よりなる強誘電体キャパシタ絶縁膜にCaあるいはSrを添加することが行われている。しかし、このようにCaあるいはSrを添加した強誘電体膜では、強誘電体膜中に欠陥が発生しやすいことが見出された。
【0015】
図2(A),(B)は、本発明の発明者が発見した、かかる強誘電体膜中に発生する欠陥を示す図、また図3は図2(A),(B)の試料の断面構造を示す図である。
【0016】
図3を参照するに、CMOS構造12が形成されたSi基板11上にはSiNよりなる酸化防止膜13が形成され、さらに前記SiN膜13上にSiO2 よりなる別の酸化防止膜14が形成される。ここで、前記酸化防止膜13および酸化防止膜14は、前記CMOS構造12中への酸素の侵入を阻止する。前記SiO2 膜14上にはさらにTi/Pt構造を有する下側電極15が形成され、前記下側電極15上にはCaおよびSrを添加されたPLZTよりなる強誘電体キャパシタ絶縁膜16が形成されている。
【0017】
図2(A),(B)は、図3の構造についてO2 雰囲気中において725°Cで20秒間の結晶化熱処理を行なった後の、前記PLZT膜16の表面の状態を示す。ただし図2(B)は図2(A)の拡大図である。
【0018】
図2(A),(B)を参照するに、前記PLZT膜16の表面には放射状に広がるクラックが走っているのが観察されるが、クラックの中心部は上方に盛り上がっているのがわかる。これは、かかる欠陥に対応して図3の構造中に何らかの理由で空洞が形成されていることを示唆している。このような欠陥は、半導体装置の歩留まりを大きく低下させてしまう。
【0019】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【0020】
本発明のより具体的な課題は、欠陥の発生を効果的に抑制できる構造を有する強誘電体キャパシタ、およびかかる強誘電体キャパシタを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0021】
本発明は、上記の課題を、
基板と、
前記基板上に形成された半導体素子と、
前記基板上に形成された全ての半導体素子を覆うSiON膜と、
前記SiON膜上に形成されたSiO 2 膜と、
前記SiO 2 膜上に形成された下部電極と、
前記下部電極上に形成され、CaあるいはSrの少なくとも一方が添加されたPZTあるいはPLZTからなる強誘電体膜と、
前記強誘電体膜上に形成された上部電極とを有することを特徴とする半導体装置により、解決する。
[作用]
本発明は、先に図2(A),(B)で説明した欠陥の発生を、前記酸化防止膜として従来のSiNの代わりにOを含んだSiONを使うことにより回避する。前記酸化防止膜としてSiON膜を使うことにより、前記酸化防止膜の下の半導体素子にOが侵入するのが効果的に阻止される一方、前記強誘電体膜から拡散するPbは、前記酸化防止膜を通過してその下方の半導体素子へと逃げることができる。このため、従来のようにPbを阻止する作用を有するSiNを前記酸化防止膜として使った場合に生じていた、前記酸化防止膜界面におけるPbの蓄積および揮発に伴う空洞の形成が、SiON等のPbを通過させる酸化防止膜の使用により抑制されるものと考えられる。Pbは蒸気圧の高い、揮発性の金属元素である。また、前記酸化防止膜としてSiONを使った場合には、その上にSiO2 膜を形成することにより、下側電極と酸化防止膜との間の密着性を改善することが可能になる。本発明では、従来特に顕著であった、CaあるいはSrを添加したPZT膜あるいはPLZT膜を使った場合にも、前記欠陥の生成を効果的に抑制できる。
【発明の実施の形態】
【0022】
図4(A)〜図9(R)は、本発明の一実施例による半導体装置の製造工程を示す。
【0023】
図4(A)を参照するに、p型あるいはn型のSi基板21上にはp型ウェル21Aおよびn型ウェル21Bが形成され、さらに前記Si基板21上には各々のウェル21Aおよび21B中においてそれぞれの活性領域を画成するフィールド酸化膜22が形成されている。
【0024】
さらに、前記p型ウェル21Aおよびn型ウェル21Bの活性領域上にはゲート酸化膜23が形成され、前記p型ウェル21Aにおいては前記ゲート酸化膜23上にp型ポリシリコンゲート電極24Aが、また前記n型ウェル21Bにおいては、前記ゲート酸化膜23上にn型ポリシリコンゲート電極24Bが形成される。また、図示の例では前記フィールド酸化膜22上にポリシリコン配線パターン24C,24Dが、前記ポリシリコンゲート電極24Aあるいは24Bと同様に延在している。
【0025】
また、図4(A)の構造では、前記p型ウェル21Aの活性領域中には前記ゲート電極24Aおよびその両側の側壁絶縁膜を自己整合マスクにn型の不純物をイオン注入することにより、n型拡散領域21a,21bが形成される。同様に、前記n型ウェル21Bの活性領域中には前記ゲート電極24Bおよびその両側の側壁絶縁膜を自己整合マスクにp型の不純物をイオン注入することにより、p型拡散領域21c,21dが形成される。
【0026】
以上の工程は通常のCMOS工程に他ならない。
【0027】
次に、図4(B)の工程において、図4(A)の構造上に厚さが約200nmのSiON膜25をCVD法により堆積し、さらにその上にSiO2 膜26をCVD法により約1000nmの厚さに堆積する。
【0028】
さらに図4(C)の工程において前記SiO2 膜26をCMP法により、前記SiON膜25をストッパとして研磨し、図5(D)の工程においてこのようにして平坦化されたSiO2 膜26中に、コンタクトホール26A〜26Dを、それぞれ前記拡散領域21a,21b,21cおよび21dが露出されるように形成する。図示の例では、さらに前記SiO2 膜26中には前記配線パターン24Cを露出するコンタクトホール26Eも形成されている。
【0029】
次に、図5(E)の工程において図5(D)の構造上に前記コンタクトホール26A〜26Eを埋めるようにW層27を堆積し、さらに図5(F)の工程で前記W層27を前記SiO2 膜26をストッパとしてCMP法により研磨し、前記コンタクトホール26A〜26Eにそれぞれ対応してWプラグ27A〜27Eを形成する。
【0030】
次に図6(G)の工程において、図5(F)の構造上にSiONよりなる酸化防止膜28およびSiO2 膜29とをそれぞれ100nmおよび130nmの厚さに形成し、さらにN2 雰囲気中、650°Cにて30分間熱処理し、脱ガスを十分に行なう。
【0031】
さらに図6(H)の工程において、前記SiO2 膜29上に、厚さが20nmのTi膜30および厚さが175nmのPt膜31とを、以下の表1に示す条件下でスパッタリングを行なうことにより堆積し、下側電極層を形成する。
【0032】
【表1】
図6(H)の工程では、前記Pt膜31の堆積の後、CaおよびSrを添加したPZTあるいはPLZT膜32を、スパッタリングにより、以下の表2の条件で約200nmの厚さに、強誘電体キャパシタ絶縁膜として堆積する。
【0033】
【表2】
さらに、図6(H)の工程では、前記強誘電体キャパシタ絶縁膜32の堆積の後、O2 雰囲気中、725°Cにおいて20秒間の急速熱処理工程を行ない、前記PLZT膜32を結晶化すると同時に、酸素欠損の補償を行なう。その際、125°C/秒程度の非常に大きな昇温速度を使うことにより、前記熱処理時間を最短化することができる。
【0034】
さらに、図6(H)の工程では、前記急速熱処理工程の後、前記強誘電体キャパシタ絶縁膜32上にPt膜33を約200nmの厚さに、以下の表3に示す条件でスパッタリングを行なうことにより堆積し、上側電極層を形成する。
【0035】
【表3】
次に、図6(I)の工程において前記上側電極層33上にレジストパターンを形成し、前記レジストパターンをマスクに前記上側電極層33をドライエッチングすることにより、前記上側電極層33に対応して上側電極パターン33Aが前記強誘電体キャパシタ絶縁膜32上に形成される。さらに図6(I)の工程では、前記上側電極パターン33Aの形成後、O2 雰囲気中、650°Cで60分間のアニールを行ない、前記上側電極層33のスパッタリングおよびパターニングの際に前記強誘電体キャパシタ絶縁膜32に入った損傷を消滅させる。
【0036】
次に図7(J)の工程において、形成したい強誘電キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンを前記強誘電体キャパシタ絶縁膜32上に形成し、さらに前記レジストパターンをマスクに前記強誘電体キャパシタ絶縁膜32をドライエッチングしてキャパシタ絶縁膜パターン32Aを形成し、さらに前記下側電極層31上に、前記キャパシタ絶縁膜パターン32Aを覆うように、前記強誘電体キャパシタ層32と同一の材料よりなるエンキャップ層32Bを前記強誘電体キャパシタ層32と同様の条件でスパッタリングすることにより約20nmの厚さに堆積し、さらにO2 雰囲気中、700°Cにて60秒間の急速熱処理を、例えば125°C/秒の昇温速度で行なう。前記エンキャップ層32Bは、前記強誘電体キャパシタ絶縁膜32Aを還元作用から保護する。
【0037】
次に図7(K)の工程において、前記下側電極層31上、すなわち前記エンキャップ層32B上に、形成したい下側電極パターンの形状に対応したレジストパターンを形成し、前記レジストパターンをマスクに前記エンキャップ層32Bおよびその下の下側電極層30,31をドライエッチングによりパターニングし、下側電極31Aを形成する。さらに、図7(K)の工程では、前記下側電極パターン31Aのパターニングの後、レジストパターンを除去し、O2 雰囲気中、650°Cで60分間の熱処理を行なうことにより、前記ドライエッチングに際して前記強誘電体キャパシタ絶縁膜32A中に導入された損傷を解消する。
【0038】
さらに図7(L)の工程において、前記図7(K)の構造上にSiO2 膜34をCVD法により典型的には200nmの厚さに堆積し、さらにSOG膜35をその上に堆積して段差を緩和する。前記SiO2 膜34およびSOG膜35は、層間絶縁膜36を構成する。
【0039】
次に図8(M)の工程において前記層間絶縁膜36中に前記上側電極パターン33Aを露出するコンタクトホール36Aおよび前記下側電極パターン31Aを露出するコンタクトホール36Bが形成され、さらに図8(N)の工程において前記層間絶縁膜36、およびその下のSiO2 膜29およびSiON酸化防止膜28を貫通して、前記Wプラグ27Bおよび27Dを露出するコンタクトホール36C,36Dがそれぞれ形成される。図8(M)の工程では、前記コンタクトホール36Aおよび36Bのドライエッチングの後、O2 雰囲気中、550°Cで60分間熱処理することにより、前記強誘電体膜パターン32A,32Bにドライエッチングに伴って導入された欠陥を解消する。
【0040】
さらに図8(O)の工程において、前記コンタクトホール36Aと前記コンタクトホール36Cとを電気的に接続するローカル配線パターン37AがTiN膜により形成され、同様なローカル配線パターン37B,37Cが前記コンタクトホール36B,36D上にも形成される。
【0041】
さらに図9(P)の工程において、図8(O)の構造上にSiO2 膜38が形成され、図9(Q)の工程において前記SiO2 膜38中に前記Wプラグ27A、ローカル配線パターン37B,およびWプラグ27Cを露出するコンタクトホール38A,38Bおよび38Cが形成される。
【0042】
さらに図9(R)の工程において前記コンタクトホール38A,38B,38Cにそれぞれ対応して、電極39A,39B,39Cが形成される。
【0043】
本実施例による半導体装置では、前記酸化防止膜28として従来のSiN膜の代わりにPbを通過させるSiON膜が使われるため、前記酸化防止膜28の界面に揮発性のPbが蓄積することがなく、先に図2(A),(B)で説明したような欠陥が強誘電体膜中に発生することがない。
【0044】
以上の工程において、必要に応じて前記層間絶縁膜およびローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することもできる。
【0045】
また、前記強誘電体膜の形成工程を、スパッタリングの代わりにゾルゲル法で行なうこともできる。
【0046】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
【発明の効果】
【0047】
請求項1記載の本発明の特徴によれば、強誘電体キャパシタを有する半導体装置において、半導体素子と強誘電体キャパシタとの間に形成され、前記半導体素子を酸化から保護する酸化防止膜に、Pbを通過させることのできるSiON等の膜を使うことにより、前記酸化防止膜界面に揮発性のPbが蓄積することがなく、かかる揮発性のPbにより形成されていた欠陥の形成が効果的に抑制される。
【図面の簡単な説明】
【図1】従来のFeRAMの構成を示す回路図である。
【図2】(A),(B)は、従来のFeRAMにおいて生じていた欠陥の例を示す図である。
【図3】図2の試料の断面構造を示す図である。
【図4】(A)〜(C)は、本発明の第1実施例によるFeRAMの製造工程を示す図(その1)である。
【図5】(D)〜(F)は、本発明の第1実施例によるFeRAMの製造工程を示す図(その2)である。
【図6】(G)〜(I)は、本発明の第1実施例によるFeRAMの製造工程を示す図(その3)である。
【図7】(J)〜(L)は、本発明の第1実施例によるFeRAMの製造工程を示す図(その4)である。
【図8】(M)〜(O)は、本発明の第1実施例によるFeRAMの製造工程を示す図(その5)である。
【図9】(P)〜(R)は、本発明の第1実施例によるFeRAMの製造工程を示す図(その6)である。
【符号の説明】
11 基板
12 半導体素子
13 SiN酸化防止膜
14 SiO2 膜
15 Ti/Pt下側電極
16 PLZT膜
21 基板
21A p型ウェル
21B n型ウェル
21a,21b n型拡散領域
21c,21d p型拡散領域
22 フィールド酸化膜
23 ゲート絶縁膜
24A,24B ポリシリコンゲート電極
24C,24D ポリシリコン配線パターン
25 SiON膜
26 SiO2 膜
26A〜26E 開口部
27 W層
27A〜27E Wプラグ
28 SiON酸化防止膜
29 SiO2 膜
30 Ti膜
31 Pt膜
32 PLZT膜
33 Pt膜
31A 下側電極パターン
32A 強誘電体キャパシタ絶縁膜パターン
32B 強誘電体エンキャップ層
33A 上側電極パターン
34 SiO2 膜
35 SOG膜
36 層間絶縁膜
36A,36B,36C,36D コンタクトホール
37A〜37C TiNローカル配線パターン
38 SiO2 膜
38A〜38C コンタクトホール
39A〜39C 電極
Claims (1)
- 基板と、
前記基板上に形成された半導体素子と、
前記基板上に形成された全ての半導体素子を覆うSiON膜と、
前記SiON膜上に形成されたSiO 2 膜と、
前記SiO 2 膜上に形成された下部電極と、
前記下部電極上に形成され、CaあるいはSrの少なくとも一方が添加されたPZTあるいはPLZTからなる強誘電体膜と、
前記強誘電体膜上に形成された上部電極とを有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28575199A JP3655144B2 (ja) | 1999-10-06 | 1999-10-06 | 強誘電体キャパシタを備えた半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28575199A JP3655144B2 (ja) | 1999-10-06 | 1999-10-06 | 強誘電体キャパシタを備えた半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001110998A JP2001110998A (ja) | 2001-04-20 |
JP3655144B2 true JP3655144B2 (ja) | 2005-06-02 |
Family
ID=17695586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28575199A Expired - Fee Related JP3655144B2 (ja) | 1999-10-06 | 1999-10-06 | 強誘電体キャパシタを備えた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3655144B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101026170B1 (ko) * | 2005-11-25 | 2011-04-05 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치의 제조 방법 |
JP4567026B2 (ja) * | 2007-05-24 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-10-06 JP JP28575199A patent/JP3655144B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001110998A (ja) | 2001-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4005270B2 (ja) | 半導体装置の製造方法 | |
KR100406536B1 (ko) | 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법 | |
JPH05145077A (ja) | 強誘電体不揮発性記憶装置 | |
JP2001126955A (ja) | 半導体装置およびその製造方法 | |
US6727156B2 (en) | Semiconductor device including ferroelectric capacitor and method of manufacturing the same | |
JP3745553B2 (ja) | 強誘電体キャパシタ、半導体装置の製造方法 | |
JP3545279B2 (ja) | 強誘電体キャパシタ、その製造方法、および半導体装置 | |
US20050136555A1 (en) | Method of manufacturing semiconductor device | |
US20070272959A1 (en) | Ferroelectric memory cell and manufacturing method thereof | |
JP2004296929A (ja) | 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器 | |
US6495412B1 (en) | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof | |
KR100562499B1 (ko) | 강유전체 기억 소자 및 그 제조 방법 | |
JP2001237402A (ja) | 構造化された金属酸化物含有層および半導体構造素子の製造方法 | |
US20010051381A1 (en) | Method for manufacturing a ferroelectric memory | |
JP3655144B2 (ja) | 強誘電体キャパシタを備えた半導体装置 | |
JP2002289810A (ja) | 半導体装置およびその製造方法 | |
JP2000156473A (ja) | 半導体装置およびその製造方法、キャパシタの製造方法 | |
JP2002324897A (ja) | 強誘電体半導体メモリ装置及びその製造方法 | |
KR100533974B1 (ko) | 하부전극과 강유전체막의 접착력을 향상시킬 수 있는강유전체캐패시터 형성 방법 | |
KR100604673B1 (ko) | 반도체 소자의 강유전체 캐패시터 | |
JP4289843B2 (ja) | 半導体素子のキャパシタ製造方法 | |
JPH1197647A (ja) | 容量及びその製造方法 | |
JP4641702B2 (ja) | 強誘電体型不揮発性半導体メモリ及びその製造方法 | |
KR100609041B1 (ko) | 트랜지스터 상부에 수소 확산방지막을 구비하는 강유전체메모리 소자 및 그 제조 방법 | |
JP4282842B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050301 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050302 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100311 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110311 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120311 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130311 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140311 Year of fee payment: 9 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |