KR101026170B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
소자가 형성된 반도체 기판과, 상기 반도체 기판 위에 상기 활성소자를 덮도록 형성된 산화 방지막과, 상기 산화 방지막 위에 형성되어, 하부 전극과 강유전체막과 상부 전극을 순차적으로 적층한 구조를 갖는 강유전체 커패시터와, 상기 산화 방지막 위에 상기 강유전체 커패시터를 덮도록 형성된 층간 절연막을 포함한 반도체 장치의 제조 방법은 상기 층간 절연막 중에 각각 상기 상부 전극 및 하부 전극을 노출시키는 제1 및 제 2 콘택트홀을 형성하는 공정과, 상기 층간 절연막 중에, 상기 산화 방지막을 노출시키는 개구부를 형성하는 공정과, 상기 층간 절연막 중에, 상기 제 1 및 제 2 콘택트홀과 상기 개구부가 형성된 상태에서, 상기 층간 절연막에 대하여, 산화성 분위기 중에서 열처리를 행하는 공정을 포함한다.
반도체 기판, 활성 소자, 콘택트홀, 반도체 장치
Description
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 강유전체 커패시터를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
강유전체 메모리는 전압구동되는 불휘발성 반도체 메모리 소자이며, 고속으로 동작하고, 소비전력이 작고, 더욱이 전원을 차단해도 유지하고 있는 정보가 소실되지 않는 바람직한 특성을 가지고 있다. 강유전체 메모리는, 이미 IC 카드나 휴대 전자 기기에 사용되고 있다.
도 1은 본 발명의 관련 기술에 의한 강유전체 메모리(10)의 제조 공정을 나타낸다. 다만, 도 1은 상기 강유전체 메모리(10) 중, 강유전체 커패시터 근방만을 나타내고 있다.
도 1을 참조하면, 비어 플러그(11P)를 형성된 층간 절연막(11)의 표면에는 SiON으로 이루어진 산화 방지막(12)이 형성되어 있고, 상기 SiON막(12) 위에는, 층간 절연막(13) 및 Al2O3 수소 배리어막(14)을 통하여, 하부 전극(15)과, 강유전체막(16)과, IrO2(IrOx)로 이루어진 상부 전극 하층부(17)와, 동일하게 IrO2(IrOx)로 이루어진 상부 전극 상층부(18)와, Pt등으로 이루어진 상부 전극 캡층(19)을 순차적으로 적층한 강유전체 커패시터(C)가 형성되어 있다. 또 상기 층간 절연막(11) 중에 형성된 도체 플러그(11P)는 하층의 트랜지스터 등에 콘택트된다.
더욱이 상기 강유전체 커패시터(C)는 다른 Al2O3 수소 배리어막(20)에 의해 덮이고, 플라스마 CVD법으로 형성된 층간 절연막(21) 중에 매설된다. 상기 층간 절연막(21) 위에는 또 다른 Al2O3 수소 배리어막(22)이 형성되고, 상기 수소 배리어막(22) 위에는 또한 층간 절연막(23)이 형성되어 있다.
또한 도 1의 상태에서는, 상기 층간 절연막(21)에, 상기 층간 절연막(23) 및 수소 배리어막(22), 또한 수소 배리어막(20)을 관통하고, 상기 강유전체 커패시터(C)의 상부 전극 캡층(19)을 노출시키는 콘택트홀(21A)이, 또 상기 강유전체 커패시터(C)의 하부 전극(15)을 노출시키는 콘택트홀(21B)이 형성되어 있다.
본 발명의 관련 기술에 의한 강유전체 메모리에서는, 또한 도 2의 공정에서, 도 2에 나타낸 바와 같이, 상기 콘택트홀(21A 및 21B)을 콘택트 플러그에 의해 충전하고, 상기 강유전체 커패시터(C)에의 전기 접속을 가능하게 하지만, 도 2의 공정으로 진행되기 전에, 도 1의 상태에서 산소 분위기 중에서 열처리를 행하고, 상기 층간 절연막(21 및 23) 중의 수분 또는 수소를 제거함과 동시에, 강유전체막(16)의 산소 결손 보상을 행한다. 상기 층간 절연막(13, 21, 23)은 플라스마 CVD법으로 형성된 소위 플라스마 TEOS막으로 형성되어 있기 때문에, 수분 또는 수소가 필연적으로 포함되어 있다. 이러한 수분 또는 수소는 특히 수소 배리어막(22)에서 상면을 덮은 층간 절연막(21) 중에 체류하기 쉽고, 이후의 다층 배선 구조 형성 공정에서, 강유전체 커패시터(C) 중의 강유전체막(16)을 환원시키는 등의 문제를 일으킨다.
도 1의 상태에서는, 콘택트홀(21A ,21B)이 이러한 탈수 및 탈수소 처리 시의 수분 또는 수소의 탈출 경로가 되고, 또 산소 열처리의 시의 산소의 침입 경로가 되기 때문에 바람직한 경우이다.
이러한 수분 또는 수소의 탈출 경로는, 효과적인 탈수 및 탈수소 처리를 위해서는, 가능한 한 다수 마련하는 것이 바람직하지만, 이 중에서, 상기 강유전체 커패시터(C)의 상부 전극 캡층(19)을 노출시키는 콘택트홀(21A)은 어스펙트비가 작기 때문에, 노출되는 층간 절연막(21)측 벽면의 면적이 작고, 탈가스 효과가 한정된다.
효과적인 탈가스를 행하기 위해서는, 층간 절연막(21) 중에 깊고, 따라서 어스펙트비가 큰 콘택트홀을 다수 형성하는 것이 바람직하지만, 이를 위해서는, 이러한 다수의 콘택트홀에 대응해서 강유전체 커패시터(C)의 하부 전극(15)의 면적을 증대시키는 필요가 있어, 셀 면적이 증대해버리는 문제가 생긴다.
특허문헌 1: 일본국 특개 2002-217381호 공보
특허문헌 2: 일본국 특개 2002-324839호 공보
과제를 해결하기 위한 수단
본 발명은 일 측면에서, 활성소자가 형성된 반도체 기판과, 상기 반도체 기판 위에 상기 활성소자를 덮도록 형성된 산화 방지막과, 상기 산화 방지막 위에 형성되어 하부 전극과 강유전체막과 상부 전극을 순차적으로 적층한 구조를 갖는 강유전체 커패시터와, 상기 산화 방지막 위에 상기 강유전체 커패시터를 덮도록 형성된 층간 절연막으로 이루어진 반도체 장치에 있어서, 상기 층간 절연막 중에는, 상기 상부 전극을 노출시키는 제 1 콘택트홀 중에 제 1 비어 플러그가, 상기 하부 전극을 노출시키는 제 2 콘택트홀 중에 제 2 비어 플러그가 형성되고 있고, 또한 상기 층간 절연막 중에는, 상기 산화 방지막을 노출시키는 개구부 중에 다른 도전 플러그가 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명은 다른 측면에서, 활성소자가 형성된 반도체 기판과, 상기 반도체 기판 위에 상기 활성소자를 덮도록 형성된 산화 방지막과, 상기 산화 방지막 위에 형성되어 하부 전극과 강유전체막과 상부 전극을 순차적으로 적층한 구조를 갖는 강유전체 커패시터와, 상기 산화 방지막 위에 상기 강유전체 커패시터를 덮도록 형성된 층간 절연막을 포함하는 반도체 장치의 제조 방법으로서, 상기 층간 절연막 중에 각각 상기 상부 전극 및 하부 전극을 노출시키는 제 1 및 제 2 콘택트홀을 형성하는 공정과, 상기 층간 절연막 중에 상기 산화 방지막을 노출시키는 개구부를 형성하는 공정과, 상기 층간 절연막 중에 상기 제 1 및 제 2 콘택트홀과 상기 개구부가 형성된 상태에서 상기 층간 절연막에 대하여, 산화성 분위기 중에서 열처리를 행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
발명의 효과
본 발명에 의하면, 강유전체 커패시터의 산화 분위기에서의 열처리공정을, 상기 강유전체 커패시터를 덮는 층간 절연막 중에 보다 많은 깊은 개구부를 형성한 상태에서 실행하는 것이 가능해 지고, 강유전체 커패시터의 산소 결손 보상과 동시에, 상기 층간 절연막으로부터의 수분 또는 수소 제거 처리를 보다 효율적으로 실행하는 것이 가능해 진다.
도 1은 본 발명의 관련 기술에 의한 반도체 장치의 제조 공정을 도시한 도면 (그 1).
도 2는 본 발명의 관련 기술에 의한 반도체 장치의 제조 공정을 도시한 도면 (그 2).
도 3은 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 공정을 도시한 도면(그 1).
도 4는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 공정을 도시한 도면(그 2).
도 5는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 공정을 도시한 도면(그 3).
도 6의 (a) ∼ (c)는 본 발명의 제 1 실시예에 의한 강유전체 메모리 장치의 메모리 셀 어레이를 도시한 도면.
도 7은 비교 대조 예에 의한 강유전체 메모리 장치의 구성을 도시한 도면.
도 8은 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 공정을 도시한 도면(그 1).
도 9는 본 발명의 제 2 실시예에 의한 반도체 장치의 제조 공정을 도시한 도면(그 2).
도 1O은 본 발명의 제 3 실시예에 의한 강유전체 메모리 장치의 구성을 도시한 도면.
도 11a는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 1).
도 11b는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 2).
도 11c는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 3).
도 11d는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 4).
도 11e는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 5).
도 11f는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 6).
도 11g는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 7).
도 11h는 도 10의 강유전체 메모리 장치의 제조 공정을 도시한 도면 (그 8).
도 12는 본 발명의 제 3 실시예의 일 변형예를 도시한 도면.
도 13은 본 발명의 제 3 실시예의 다른 변형예를 도시한 도면.
[도면의 주요 부호에 대한 설명]
10, 30, 50 : 반도체 장치
11, 31, 51 : 반도체 기판
11P, 31P : 도체 플러그
12, 32, 55, 57 : 산화 방지막
13, 21, 23, 21, 23, 33, 41, 43, 56, 58, 65, 67 : 층간 절연막
14, 34, 59 : Al2O3 막
15, 35, 60A, 60C : 하부 전극
16, 36, 61A, 61C : 강유전체막
17, 18, 37, 38, 62A ,62C : 상부 전극
19, 39, 63, 63A, 63C : 상부 전극 캡층
20, 22, 40, 42, 64, 66 : 수소 배리어막
21A, 21B, 41A, 41B : 콘택트홀
22A, 22B, 42A∼42C : 비어 플러그
41C, 64A, 64C, 64D∼64G : 개구부
44 : 배선 패턴
51A : 소자 영역
51I : 소자 분리 영역
51a∼51h : 확산 영역
C, C1, C2 : 강유전체 커패시터
[제 1 실시예]
도 3 ~ 도 6은 본 발명의 제 1 실시예에 의한 강유전체 커패시터를 갖는 반도체 장치의 제조 공정을 나타낸다.
도 3을 참조하면, 비어 플러그(31P)가 형성된 층간 절연막(31)의 표면에는 두께가 100nm의 SiON산화 방지막(32)이 형성되어 있고, 상기 SiON막(32) 위에는, 플라스마 TEOS막으로 이루어진 층간 절연막(33)이 약 130nm의 막 두께로 형성되어 있다. 또한, 도면에 나타내진 않았지만, 상기 층간 절연막(31)의 아래에는, MOS 트랜지스터등의 활성소자를 담지한 실리콘 기판이 마련되고, 상기 비어 플러그(31P)는 이러한 MOS 트랜지스터의 확산영역에 콘택트 하여 형성되어 있다.
상기 층간 절연막(33) 위에는, 두께가 20nm인 Al2O3막(34)이 결정성 개선을 위해 형성되고, 상기 Al2O3막(34) 위에는, Pt로 이루어진 두께가 150nm인 하부 전극(35)과, PZT로 이루어진 두께가 150nm인 강유전체막(36)과, 산소에 풍부한 조성을 가진 IrO2(IrOx)로 이루어진 두께가 50nm인 상부 전극 하층부(37)와, 보다 금속 Ir에 가까운 조성을 갖는 IrO2(IrOx)로 이루어진 두께가 200nm인 상부 전극상층부(38)와, Pt 등으로 이루어진 두께가 100nm인 상부 전극 캡층(39)을 순차적으로 적층한 강유전체 커패시터(C)가 형성되어 있다.
또한, 상기 강유전체 커패시터(C)는 Al2O3로 이루어진 두께가 70nm인 수소 배리어막(40)에 의해 덮이고, 두께가 1270nm인 플라스마 TEOS막으로 이루어진 층간 절연막(41) 중에 매설되어 있다. 또한, 상기 층간 절연막(41)의 평탄화 표면상에는 두께가 50nm인 또 다른 Al2O3수소 배리어막(42)이 형성되어, 상기 수소 배리어막 (42) 위에는 플라스마 TEOS막으로 이루어진 두께가 200nm인 새로운 층간 절연막(43)이 형성되어 있다.
또한 도 3의 상태에서는, 상기 층간 절연막(41)에, 상기 층간 절연막(43) 및 수소 배리어막(42), 또한 수소 배리어막(40)을 관통하여, 상기 강유전체 커패시터(C)의 상부 전극 캡층(39)을 노출시키는 콘택트홀(41A)이, 또한 상기 강유전체 커패시터(C)의 하부 전극 35을 노출시키는 콘택트홀(41B)이 형성되어 있다. 상기 콘택트홀(41A)은 상기 Al2O3 수소 배리어막(42)으로부터 측정하여 400nm의 깊이를 갖는다.
본 실시예에서는, 또한 상기 층간 절연막 41중에, 상기 비어 플러그(31P)에 대응해서 형성되고, 상기 SiON막(32)을 노출시키는 깊은 개구부(41C)가 형성된다. 도면에 나타낸 예는, 상기 개구부(41C)는, 상기 Al2O3 수소 배리어막(42)으로부터 측정하여 1270nm의 깊이를 갖는다. 상기 개구부(41C)는 상기 콘택트홀(41A, 41B)의 어느 것보다도 큰 어스펙트비를 갖는다.
본실시예에서는, 도 3의 구조를, 산소분위기 중, 500∼600℃의 온도에서 60분간 열처리하고, 상기 PZT막(36)의 산소 결손 보상을 행한다. 이러한 결함 회복 열처리에서는, 분위기 중의 산소가 상기 콘택트홀(41A ,41B)로부터 침입하여, 상기 강유전체 커패시터(C) 중의 PZT막(36)의 산소 결손 보상이 이루어진다.
동시에, 상기 층간 절연막(41) 중의 수분 또는 수소가, 상기 콘택트홀(41A, 41B)을 통하여 외부에 방출된다. 그때, 본 실시예에서는 또 다른 개구부(41C)를 형성하고 있기 때문에, 또한 상기 개구부(41C)는 상기 층간 절연막(41)의 상단으로부터 하단까지 연속해서 형성되어 있고 측벽면의 표면적이 크기 때문에, 상기 탈수 처리 및 탈수소 처리의 효율이 크게 향상된다.
또한, 도 3의 열처리 시, 분위기 중의 산소가 상기 개구부(41C)를 통하여 침입하지만, 상기 개구부(41C)의 저부에는 SiON 산화 방지막(32)이 형성되어 있기 때문에, 그 아래의 반도체 플러그(31P)가 산화될 일은 없다. 또 상기 콘택트홀(41A, 41B)의 저부에서는 내산화성의 Pt전극(39, 35)이 각각 노출되어 있어, 이러한 산화 처리에 이들의 전극이 산화될 일은 없다.
도 3의 열처리는, 산소분위기 이외에도, 산소 또는 오존을 1%이상 포함하는 분위기 중에서 행하는 것이 가능하다. 또 도면에 나타낸 예에서는, 상기 열처리는 대기압중에서 행하고 있지만, 감압 환경에서 행하면, 또한 탈수 및 탈수소 효율을 향상시키는 것이 가능하다.
또한, 도 3의 열처리는, 최초 산소를 포함하지 않는 분위기 중에서 행하기 때문에 분위기를 상기 산소 또는 오존을 1%이상 포함하는 분위기로 전환해서 행하는 것도 가능하다.
또한, 도 3의 공정의 직후에, 상기 콘택트홀(41A, 41B) 및 개구부(41C)의 표면을, 예를 들면 N2O가스를 사용한 플라스마 처리를 행하고, 질화하는 것도 가능하다. 이러한 질화 처리를 함으로써, 상기 표면에의 수분 또는 수소의 재흡착이 억제된다.
다음으로 상기 도면 3의 공정 후, 도 4의 공정에서 에치백을 행하고, 상기 개구부(41C)의 저부에서, 상기 도체 플러그(31P)를 노출시킨다.
또한 도 5의 공정에서, 상기 콘택트홀(41A, 41B) 및 개구부(41C)를 스퍼터 TiN막에 의해 덮은 후, W막에 의해 충전하고, 이것을 CMP함으로써, 도 5에 나타낸 바와 같이 W비어 플러그(42A, 42B, 42C)를 각각 상기 콘택트홀(41A, 41B) 및 개구부(41C)에, TiN 배리어 메탈막(42a, 42b, 42c)을 통하여 형성한다.
이러한 구성에 의하면, 상기 강유전체 커패시터(C)를 덮는 층간 절연막(41)을 효과적으로 탈수 처리 및 탈수소 처리하는 것이 가능하게 되고, 도 5의 구조 위에 다층배선구조를 더 형성하도록 프로세스를 행해도, 층간 절연막(41) 중의 수분 또는 수소에 의해, 강유전체 커패시터(C)의 특성이 열화되는 문제를 회피하는 것이 가능해 진다.
도 6의 (a)∼(c)는 도 4의 강유전체 커패시터(C)를 배열해서 형성한 강유전체 메모리의 메모리셀 영역을 나타내고, 각각 평면도 및 도 6의 (a) 중, 선 A-A' 및 B-B'를 따라 자른 단면 사진을 나타낸다.
도 6의 (a)를 참조하면, 상기 메모리 셀 영역에는 하부 전극(35) 및 PZT막 (36)이 종(縱)방향으로 연장하는 패턴의 형태로 반복하여 형성되어 있고, 각각의 PZT 패턴(36)에 복수의 상부 전극(38)을 형성함으로써, 강유전체 커패시터(C)의 어레이가 형성되어 있다.
또한, 각각의 강유전체 커패시터(C)에서는, 상기 비어 플러그(42A)와 비어 플러그(42C)가 도 6의 (b), (c)에 나타낸 바와 같이 층간 절연막(43) 위에 형성된 배선 패턴(44)에 의해 접속되어 있다. 또한 도 6의 (a)의 평면도에는, 상기 메모리 셀 영역에 형성된 비트라인 콘택트(42E)가 도시되어 있다.
이에 대하여 예를 들면 도 1의 공정에서 제조된 도 2의 구조에서, 상기 하부 전극(15)의 면적을 늘리지 않고 상기 층간 절연막(21)의 탈수 처리 및 탈수소처리를 충분히 행하려고 하면, 도 7에 나타낸 바와 같이, 별도로 더미 커패시터를 만들 필요가 있지만, 이러한 더미 커패시터는, 일반적인 커패시터와 같은 정도의 면적을 점유하고, 이때문에, 더미 커패시터를 다수 만들면, 강유전체 메모리의 집적 밀도가 저하해버린다. 또한 도 7에서는 도 1, 2의 참조 부호를 부여해야 할 곳을, 비교를 위해서, 도 6과 동일한 참조 부호를 부여하고 있다.
[제 2 실시예]
도 8, 9는 본 발명의 제 2 실시예에 따른, 강유전체 커패시터를 갖는 반도체 장치의 제조 공정을 나타낸다. 단, 도면 중 앞에서 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 첨부하고, 설명을 생략한다.
도 8을 참조하면, 본 실시예에서는 상기 층간 절연막(31) 중의 개구부(41C)는 층간 절연막(31) 중의 도체 플러그(31P)에 대응하고 있지 않으며, 따라서, 상기 개구부(41C)의 바로 아래에는 도체 플러그는 존재하지 않는다.
따라서, 본 실시예에서는 도 9의 비어 플러그 형성 공정시에, 상기 개구부(41C)의 저부의 SiON막(32)을 에칭하지 않고 비어 플러그(42A, 42B 및 42C)가 형성되어, 비어 플러그(42C)는 더미 비어 플러그로 된다.
이와 같은 경우에도, 도 8의 공정에서, 산화 분위기 중에서의 열처리가, 상기 콘택트 홀(41A, 41B) 및 개구부(41C)가 형성된 상태에서 실행되기 때문에, 상기 층간 절연막(41)에 대해서, 효과적인 탈수 처리 및 탈수소 처리가 가능해 진다.
[제 3 실시예]
도 l0은 본 발명의 제 3 실시예에 따른 강유전체 메모리 장치(50)의 구성을 나타낸 도면이다.
도 10을 참조하면, 강유전체 메모리 장치(50)는 소위 1T1C형 장치이며, 실리콘 기판(51) 상에 소자 분리 영역(51I)에 의해 획성된 소자 영역 중 51A에 두 개의 메모리 셀 트랜지스터가 비트 선(BL)을 공유하여 형성되어 있다.
더욱 구체적으로는, 상기 실리콘 기판(51) 중에는 상기 소자 영역(51A)으로서 n형 웰이 형성되어 있으며, 상기 소자 영역(51A) 상에는 폴리실리콘 게이트 전극(53A)을 갖는 제 1 MOS 트랜지스터와 폴리실리콘 게이트 전극(53B)을 갖는 제 2 MOS 트랜지스터가, 각각 게이트 절연막(52A 및 52B)을 거쳐서 형성되어 있다.
또한, 상기 실리콘 기판(51) 중에는, 상기 게이트 전극(53A)의 양 측벽면에 대응하여 p-형 LDD 영역(51a, 5lb)이 형성되어 있으며, 또한 상기 게이트 전극(53B)의 양 측벽면에 대응하여 p-형 LDD 영역(51c, 51d)이 형성되어 있다. 여기서, 상기 제 1 및 제 2 MOS 트랜지스터는 상기 소자 영역(51A) 중에 공통으로 형성되어 있기 때문에, 동일한 p-형 확산 영역이, LDD 영역(5lb)과 LDD 영역(51c)으로서 공용되어 있다.
상기 폴리실리콘 게이트 전극(53A) 상에는, 실리사이드층(54A)이, 또한 폴리실리콘 게이트 전극(53B) 상에는 실리사이드층(54B)이 각각 형성되어 있으며, 또한 상기 폴리실리콘 게이트 전극(53A)의 양 측벽면 및 상기 폴리실리콘 게이트 전 극(53B)의 양 측벽면 상에는, 각각의 측벽 절연막이 형성되어 있다.
또한, 상기 실리콘 기판(51) 중에는, 상기 게이트 전극(53A)의 각각의 측벽 절연막의 외측에, p+형의 확산 영역(51e 및 51f)이 형성되어 있으며, 또한 상기 게이트 전극(53B)의 각각의 측벽 절연막의 외측에는 p+형 확산 영역(51g 및 51h)이 형성되어 있다. 그러나, 상기 확산 영역(51f와 51g)은 동일한 p+형 확산 영역으로 구성되어 있다.
또한, 상기 실리콘 기판(51) 상에는, 상기 실리사이드층(54A) 및 측벽 절연막을 포함해서 상기 게이트 전극(53A)을 덮도록, 또한 상기 실리사이드층(54B) 및 측벽 절연막을 포함해서 상기 게이트 전극(53B)을 덮도록, 두께가 100 nm의 SiON막(55)이 산화 방지막으로서 형성되어 있으며, 상기 SiON막(55) 상에는 층간 절연막(56)이 형성되어 있다. 상기 층간 절연막(56)은, 예를 들면 두께가 20 nm의 SiO2막을 플라스마 CVD법에 의해 형성하고, 그 위에 두께가 80 nm의 SiN막을 플라스마 CVD법에 의해 형성하고, 또한 그 위에 두께가 1000 nm의 플라스마 TEOS막을 플라스마 CVD법에 의해 형성한 후, CMP(화학 기계 연마)법에 의해, 합계 막두께가 700 nm가 되도록, 연마함으로써 형성되어도 좋다.
또한, 상기 층간 절연막(56) 중에는, 상기 확산 영역(51e, 51f(따라서 확산 영역(51g)), 51h)을 각각 노출하도록 콘택트 홀이 형성되며, 상기 콘택트 홀에는, 두께가 30 nm의 Ti막과 두께가 20 nm의 TiN막을 적층한 밀착층(56a, 56b, 56c)을 통해, W(텅스텐)로 이루어지는 직경이 0.25 ㎛의 비어 플러그(56A, 56B, 56C)가, CVD법 및 이에 계속하는 CMP 공정에 의해, 각각 형성된다.
상기 층간 절연막(56)은 두께가 130 nm의 SiON막 산화 방지막(57)에 의해 덮여지며, 상기 SiON막(57) 상에는 두께가 130 nm의 플라스마 층간 절연막(58) 및 결정성 개선을 위해 설치된 Al2O3막(59)을 통해, Pt로 이루어지는 두께가 150 nm의 하부 전극(60A), PZT로 이루어지는 두께가 150 nm의 강유전체막(61A), IrO2(IrOx)로 이루어지는 두께가 250 nm의 상부 전극(62A), 및 Pt로 이루어지는 두께가 50 nm의 상부 전극 캡(63A)을 적층한 강유전체 커패시터(C1)와, 마찬가지로 하부 전극(60C), 강유전체막(61C), 상부 전극(62C) 및 상부 전극 캡(63C)을 적층한 강유전체 커패시터(C2)가 형성되어 있다.
상기 강유전체 커패시터(C1, C2)는, Al2O3 수소 배리어막(64)에 의해 덮혀지고, 또한 플라스마 CVD법으로 형성된 두께가 1500 nm의 층간 절연막(65) 중에 매설되며, 상기 층간 절연막(65)의 두께가, CMP법에 의해 1000 nm까지 감소시킨다.
이와 같이 하여 형성된 층간 절연막(65)은 상기 CMP 처리에 동반하여 평탄화되어 있으며, 또한 상기 층간 절연막(65)은 두께가 50 nm의 다른 Al2O3 수소 배리어막(66)으로 덮혀지며, 상기 수소 배리어막(66) 상에는, 두께가 300 nm의 플라스마 TEOS 막으로 이루어지는 다른 층간 절연막(67)을 통해, Al 등으로 이루어지는 배선 패턴(68A, 68B, 68C, 68D)이, Ti/TiN 구조의 배리어막을 동반하여 형성되어 있다.
한편, 도 10의 구성에서는, 상기 층간 절연막(65) 중 상기 Al 배선 패 턴(68A)의 바로 아래에 대응하는 부분에, 상기 층간 절연막(67) 및 Al2O3 수소 배리어막(66)을 관통하고, 상기 강유전체 커패시터(C1)의 상부 전극 캡층(63A)을 노출하는 콘택트 홀이 형성되며, 상기 콘택트 홀은 배리어 메탈막(67a)을 통해, Al 또는 W 등으로 이루어지는 도체 플러그(67A)에 의해 충전되어 있다.
마찬가지로, 상기 층간 절연막(65) 중, 상기 Al 배선 패턴(68C)의 바로 아래에 대응하는 부분에는, 상기 층간 절연막(67) 및 Al2O3 수소 배리어막(66)을 관통하여, 상기 강유전체 커패시터(C2)의 상부 전극 캡층(63C)을 노출하는 콘택트 홀이 형성되며, 상기 컨택트 홀은 배리어 메탈막(67c)을 통해, Al 또는 W 등으로 이루어지는 도체 플러그(67C)에 의해 충전되어 있다.
또한, 상기 층간 절연막(65) 중, 상기 Al 배선 패턴(68D)의 바로 아래에 대응하는 부분에는, 상기 강유전체 커패시터(C2)의 하부 전극(64)을 노출하는 콘택트 홀이 형성되며, 상기 콘택트 홀은, 배리어 메탈막(67d)을 통해, Al 또는 W 등으로 이루어지는 도체 플러그(67D)에 의해 충전되어 있다. 마찬가지로, 도체 플러그는, 도면에 나타내지는 않았지만, 상기 강유전체 커패시터(C1)의 하부 전극(60A)에도 형성되어 있다.
또한, 상기 층간 절연막(65) 중, 상기 배선 패턴(65B) 바로 아래에는, 상기 층간 절연막(67) 및 Al2O3 수소 배리어막(66), 또한 Al2O3막(59) 및 층간 절연막(58)을 관통하여, 상기 비어 플러그(56B)를 노출하는 콘택트 홀이 형성되며, 상기 콘택트 홀은 배리어 메탈막(65b)을 통해 도체 플러그(65B)에 의해 충전되어 있다. 여 기서, 상기 배선 패턴(68B)은 강유전체 메모리의 비트선(BL)을 구성하고, 배선 패턴(68D)은 플레이트선(PL)을 구성한다.
다음에, 도 10의 강유전체 메모리 장치(50)의 제조 공정을, 도 11a 내지 도 11h를 참조하면서 설명한다.
도 11a를 참조하면, 실리콘 기판(51) 상에는 게이트 전극(53A)을 갖는 제 1 MOS 트랜지스터 및 게이트 전극(53B)을 갖는 제 2 MOS 트랜지스터가 형성되어 있으며, 상기 제 1 및 제 2 MOS 트랜지스터는 상기 SiON막(55)을 통해 상기 층간 절연막(56)으로 덮혀져 있다. 앞에서도 설명한 바와 같이, 상기 층간 절연막(56)은, 두께가 20 nm의 플라스마 SiO2막과, 두께가 80 nm의 SiN막과, 두께가 1000 nm의 플라스마 TEOS막을 적층하고, 또한 최상층의 플라스마 TEOS막을, 상기 층간 절연막(56) 전체의 막두께가 700 nm가 되도록 CMP 처리함으로써 형성된다.
또한, 도 11a의 상태에서는, 상기 층간 절연막(56) 중에, 상기 제 1 및 제 2 MOS 트랜지스터의 각각 소스 영역 및 드레인 영역을 구성하는 확산 영역(511, 51f, 51g 및 51h)에 콘택트(contact)하여, 도체 플러그(56A, 56B, 56C, 56D)가 각각 배리어 메탈막(56e, 56f, 56g 및 56h)을 거쳐서 형성되어 있으며, 또한 상기 층간 절연막(56) 상에, 두께가 130 nm의 SiON 산화 방지막(57)과 두께가 130 nm의 플라스마 TEOS막으로 이루어지는 층간 절연막(58)이, 상기 도체 플러그(56A∼56C)를 덮도록 형성되어 있다.
다음에, 도 11b의 공정에서, 상기 층간 절연막(58) 상에 상기 Al2O3막(59)이 형성되고, 또한 상기 Al2O3막(59) 상에, 두께가 150 nm의 Pt막(60)과, 두께가 150 nm의 PZT막(61)과, 두께가 250 nm의 IrO2(IrOx)막(62)과, 두께가 50 nm의 Pt막(63)이 순차적으로 퇴적되어, 강유전체 커패시터(C1, C2)에 대응하는 적층구조가 형성된다.
다음에, 도 11c의 공정에서, 상기 막(60∼63)이 패터닝되어, 각각 Pt막(60A), PZT막(61A), IrO2(IrOx)막(62A), Pt막(63A)의 적층으로 이루어지는 강유전체 커패시터(C1)와, Pt막(60C), PZT막(61C), IrO2(IrOx)막(62C), Pt막(63C)의 적층으로 이루어지는 강유전체 커패시터(C2)가 형성된다. 또한, 도 11c의 공정에서는, 상기 강유전체 커패시터(C1, C2)를 덮도록, Al2O3막(64)이 수소 배리어막으로서 형성된다.
다음에, 도 11d의 공정에서, 상기 도 11c의 구조 상에, 상기 강유전체 커패시터(C1, C2)를 덮도록, 플라스마 TEOS막(65)이 1500 nm의 막두께로 퇴적되며, 또한 CMP법에 의해 1OOO nm의 막두께까지 연마되어 평탄화된다.
또한, 도 11e의 공정에서, 상기 도 11d의 구조 상에, 두께가 50 nm의 Al2O3막(66)과 두께가 300 nm의 플라스마 TEOS막(67)이 순차적으로 형성되며, 도 11f의 공정에서, 레지스트 패턴(R1)을 마스크로 RIE 프로세스를 행함으로써, 상기 강유전체 커패시터(C1, C2)의 형성 영역에서는 상기 층간 절연막(67), Al2O3막(66), 층간 절연막(65) 및 Al2O3막(64)을 관통하고, 또한 상기 강유전체 캐패시터(C1, C2)의 비형성 영역에서는, 또한 상기 Al2O3막(59), 층간 절연막(58) 및 SiON막(57)을 관통하여, 각각 상기 강유전체 커패시터(C1)의 상부 전극 캡층(63A), 상기 강유전체 커패시터(C2)의 상부 전극 캡층(64C), 상기 강유전체 커패시터(C2)의 하부 전극층(60C), 상기 도체 플러그(56A), 상기 도체 플러그(56B), 및 상기 도체 플러그(56C)를 노출하는 개구부(64A, 64C, 64D, 64E, 64F 및 64G)가 형성된다. 도 11f의 공정에서는, 또한 도면에 나타내지는 않았지만, 상기 강유전체 커패시터(C1)의 하부 전극(60A)을 노출하는 개구부가, 마찬가지로 형성된다.
다음에, 도 11g의 공정에서, 상기 레지스트 패턴(R1)은 제거되며, 상기 개구부(64A, 64C∼64G)가 형성된 구조는 산소 분위기 중, 500 ℃의 온도에서 60 분간 열처리되어, 상기 PZT막(61A, 61C)의 산소 결손 보상이 이루어짐과 동시에 상기 층간 절연막(65) 중의 수분 또는 수소가 제거된다. 이때, 본 실시예에서는 상기 개구부, 특히 SiON막(57)에 도달하는 깊은 개구부가 다수 형성되어 있기 때문에, 수분이나 수소의 제거가 효율적으로 이루어진다. 또한 이때, 상기 개구부(64E∼64G) 아래의 도체 플러그(56A∼56C)는 상기 SiON 산화 방지막(57)으로 덮혀져 있기 때문에 상기 도체 플러그(56A∼56C)가 산화되지는 않는다.
다음에, 도 11h의 공정에서, 상기 도 11g의 구조를 에치백하고, 상기 개구부(64E, 64F, 64G)에서, 그 아래의 도체 플러그(56A, 56B, 56C)를 각각 노출시킨다.
또한, 상기 개구부(64A, 64C∼64G) 중에, 각각 W 플러그(67A, 67C, 67D, 65A, 65B, 65C)을, 배리어막(67a, 67c, 67d 및 65a∼65c)을 통해 형성함으로써, 앞 에서 설명한 도 10의 구조를 얻을 수 있다. 상기 배리어막(67a, 67c, 67d 및 65a∼65c)으로서는, 예를 들면 두께가 100 nm의 스퍼터 TiN막을 사용할 수 있다. 또한, 상기 W 플러그(65A∼65C 및 67A, 67C, 67D)는 상기 개구부를 W막에 의해 CVD법으로 충전하고 또한 CMP법을 적용함으로써 형성할 수 있다.
본 실시예에 따른 강유전체 메모리(50)에서는, 상기 강유전체 커패시터(C1, C2)가 매설되는 층간 절연막(65)이 효과적인 탈수 처리 및 탈수소 처리를 받고 있기 때문에, 도 10의 구조 상에 다층 배선 구조 등을 더 형성해도, 강유전체 커패시터(C1, C2) 중의 PZT막(61A 또는 61C)이 열화되지는 않는다.
또한, 본 실시예에서, 도 12에 나타낸 바와 같이, 먼저 개구부(64A, 64C, 64D)를 미리 형성하고 있고, 그 후로부터 상기 개구부(64E∼64G)를, 레지스트 패턴(R3)을 마스크로 형성하는 방법도 가능하다. 또한 이때, 상기 개구부(64A, 64C, 64D)를 형성하는 공정과, 개구부(64E∼64G)를 형성하는 공정의 순서를 역전시켜도 된다.
또한, 도 13에 나타낸 바와 같이, 상기 도 12의 공정에서, TiN막(69)을 상기 개구부(64A, 64C, 64D)의 형성 후에, 상기 개구부(64A, 64C, 64D)를 덮도록 형하고, 상기 TiN막(69)을 레지스트 패턴(R3)에 의해 패터닝한 후, 상기 TiN막(69)을 하드 마스크로, 상기 막(67, 66 및 65)의 패터닝을 행하는 것도 가능하다. 이와 같이, TiN막(69)을 형성함으로써, 상기 레지스트 패턴(R2)을 노광할 때에, 하지로부터의 반사를 억제하는 것이 가능하며, 형성되는 콘택트 홀의 형상을 정밀도 좋게 제어하는 것이 가능하게 된다. 또한, 이와 같이, 하드 마스크 패턴을 사용하는 함 으로써, 깊은 개구부(64E∼64G)를 정밀도 좋게 형성하는 것이 가능하게 된다. 또한, 도 13의 상태에서는, 상기 개구부(64E∼64O)는 상기 SiON 산화 방지막(57)을 관통하고 있지 않기 때문에 상기 개구부(64E∼64G)의 형성 후에 상기 TiN 하드 마스크 패턴(69)을 웨트 처리 등에 의해 제거한 경우에도, 그 아래의 도체 플러그(56A∼56C)에 형성되어 있는 TiN 배리어 메탈막이 동시에 제거되어 버릴 우려는 없다.
또한, 본 실시예에서도, 상기 도 11g의 공정의 뒤, N2O 플라스마 처리를 행하고, 개구부(64A, 64C, 64D 및 64E∼64G)의 측벽면을 질화 처리하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 관하여 설명하였지만, 본 발명은 이와 같은 특정한 실시예에 한정되는 것이 아니라, 특허 청구 범위에 기재된 요지 내에서 여러 가지 변형·변경이 가능하다.
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- 활성소자가 형성된 반도체 기판과, 상기 반도체 기판 위에 상기 활성소자를 덮도록 형성된 산화 방지막과, 상기 산화 방지막 위에 형성되어 하부 전극과 강유전체막과 상부 전극을 순차적으로 적층한 구조를 갖는 강유전체 커패시터와, 상기 산화 방지막 위에 상기 강유전체 커패시터를 덮도록 형성된 층간 절연막을 포함하는 반도체 장치의 제조 방법으로서,상기 층간 절연막 중에, 각각 상기 상부 전극 및 하부 전극을 노출시키는 제 1 및 제 2 콘택트홀을 형성하는 공정과,상기 층간 절연막 중에, 상기 산화 방지막을 노출시키는 개구부를 형성하는 공정과,상기 층간 절연막 중에, 상기 제 1 및 제 2 콘택트홀과 상기 개구부가 형성된 상태에서, 상기 층간 절연막에 대하여, 산화성 분위기 중에서 열처리를 행하는 공정을 포함하고,상기 제 1 및 제 2 콘택트홀을 형성하는 공정과 상기 개구부를 형성하는 공정은 동시에 실행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항에 있어서,상기 개구부는 상기 층간 절연막 위에 형성된 하드마스크 패턴을 마스크로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 제 1 및 제 2 콘택트홀 및 상기 개구부는 상기 층간 절연막 위에 형성된 수소 배리어막을 관통해서 연장하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 개구부는 상기 산화 방지막 아래의 도전부에 대응해서 형성되고, 상기 반도체 장치의 제조 방법은, 상기 개구부의 형성 공정 후, 상기 개구부에 의해 노출된 산화 방지막을 제거하고, 상기 도전부를 노출시키는 공정과, 상기 개구부를 도체 플러그에 의해 충전하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 개구부를 도체 플러그에 의해 충전하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,열처리공정에 이어서 상기 제 1 콘택트홀, 상기 제 2 콘택트홀 및 상기 개구부의 측벽면을 플라스마 질화하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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