JP2002324839A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002324839A JP2002324839A JP2001128074A JP2001128074A JP2002324839A JP 2002324839 A JP2002324839 A JP 2002324839A JP 2001128074 A JP2001128074 A JP 2001128074A JP 2001128074 A JP2001128074 A JP 2001128074A JP 2002324839 A JP2002324839 A JP 2002324839A
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Abstract
(57)【要約】
【課題】層間絶縁膜から発生する水および水素に起因し
た層間剥離を抑制し、キャパシタ素子の電気特性を安定
化させることができる半導体装置の製造方法を提供す
る。 【解決手段】半導体基板１上に下部電極５、キャパシタ
絶縁膜６および上部電極７を形成する工程と、層間絶縁
膜９を形成する工程と、層間絶縁膜９にコンタクトホー
ル１０を形成する工程と、不活性ガス雰囲気中で第１の
加熱を行い、層間絶縁膜９の含有水分および含有水素を
揮発させる工程と、上部電極７に電気的に接続する導電
体をコンタクトホール１０内に埋め込む工程と、コンタ
クトホール１０に接続する配線を層間絶縁膜９上に形成
する工程とを有する半導体装置の製造方法。
た層間剥離を抑制し、キャパシタ素子の電気特性を安定
化させることができる半導体装置の製造方法を提供す
る。 【解決手段】半導体基板１上に下部電極５、キャパシタ
絶縁膜６および上部電極７を形成する工程と、層間絶縁
膜９を形成する工程と、層間絶縁膜９にコンタクトホー
ル１０を形成する工程と、不活性ガス雰囲気中で第１の
加熱を行い、層間絶縁膜９の含有水分および含有水素を
揮発させる工程と、上部電極７に電気的に接続する導電
体をコンタクトホール１０内に埋め込む工程と、コンタ
クトホール１０に接続する配線を層間絶縁膜９上に形成
する工程とを有する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、キャパシタ素子を
有する半導体装置の製造方法に関し、特に、層間絶縁膜
中の水分に起因するキャパシタ素子の耐圧低下を防止で
きる半導体装置の製造方法に関する。
有する半導体装置の製造方法に関し、特に、層間絶縁膜
中の水分に起因するキャパシタ素子の耐圧低下を防止で
きる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、キ
ャパシタ素子においても単位面積当たりの高容量化が進
められている。キャパシタ絶縁膜に強誘電体材料を用い
ることにより、キャパシタ容量を増大させることができ
る。強誘電体材料としては、例えば、ＳＢＴ（ＳｒＢｉ
2 Ｔａ2 Ｏ9 ）やＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）等のビス
マス層状化合物や、鉛を含みペロブスカイト構造を有す
るＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）、ＰＴＯ（ＰｂＴ
ｉＯ3 ）等が挙げられる。
ャパシタ素子においても単位面積当たりの高容量化が進
められている。キャパシタ絶縁膜に強誘電体材料を用い
ることにより、キャパシタ容量を増大させることができ
る。強誘電体材料としては、例えば、ＳＢＴ（ＳｒＢｉ
2 Ｔａ2 Ｏ9 ）やＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）等のビス
マス層状化合物や、鉛を含みペロブスカイト構造を有す
るＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）、ＰＴＯ（ＰｂＴ
ｉＯ3 ）等が挙げられる。
【０００３】図１２は、半導体装置にキャパシタ素子を
形成する過程の概略を示すフローチャートである。図１
２（ａ）に示すように、まず、半導体基板上に下部電
極、キャパシタ絶縁膜および上部電極を形成する。次
に、図１２（ｂ）に示すように、全面を被覆する層間絶
縁膜を形成する。次に、図１２（ｃ）に示すように、層
間絶縁膜にコンタクトホールを形成する。このコンタク
トホールの底部には、上部電極の少なくとも一部が露出
する。
形成する過程の概略を示すフローチャートである。図１
２（ａ）に示すように、まず、半導体基板上に下部電
極、キャパシタ絶縁膜および上部電極を形成する。次
に、図１２（ｂ）に示すように、全面を被覆する層間絶
縁膜を形成する。次に、図１２（ｃ）に示すように、層
間絶縁膜にコンタクトホールを形成する。このコンタク
トホールの底部には、上部電極の少なくとも一部が露出
する。
【０００４】次に、図１２（ｄ）に示すように、層間絶
縁膜上の一部およびコンタクトホール内に配線を形成す
る。その後、図１２（ｅ）に示すように、必要に応じて
窒素シンターまたはフォーミングアニールを行う。窒素
シンターは窒素雰囲気中、例えば４００℃程度で行う熱
処理である。窒素シンターを行うことにより、コンタク
ト特性が改善される。
縁膜上の一部およびコンタクトホール内に配線を形成す
る。その後、図１２（ｅ）に示すように、必要に応じて
窒素シンターまたはフォーミングアニールを行う。窒素
シンターは窒素雰囲気中、例えば４００℃程度で行う熱
処理である。窒素シンターを行うことにより、コンタク
ト特性が改善される。
【０００５】フォーミングアニールは例えば水素を５
％、窒素を９５％含む雰囲気中、４００℃程度で行う熱
処理である。キャパシタ素子を形成することにより、半
導体基板等が損傷を受け、キャパシタ素子と同一の半導
体基板上に形成されたトランジスタの特性が低下する。
キャパシタ素子の形成後、フォーミングアニールを行う
とトランジスタの特性をある程度回復させることができ
る。このような窒素シンターとフォーミングアニール
は、必ずしも両方行う必要はなく、いずれか一方のみ行
うこともある。また、窒素シンターとフォーミングアニ
ールを両方とも行わない場合もある。
％、窒素を９５％含む雰囲気中、４００℃程度で行う熱
処理である。キャパシタ素子を形成することにより、半
導体基板等が損傷を受け、キャパシタ素子と同一の半導
体基板上に形成されたトランジスタの特性が低下する。
キャパシタ素子の形成後、フォーミングアニールを行う
とトランジスタの特性をある程度回復させることができ
る。このような窒素シンターとフォーミングアニール
は、必ずしも両方行う必要はなく、いずれか一方のみ行
うこともある。また、窒素シンターとフォーミングアニ
ールを両方とも行わない場合もある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ようにしてキャパシタ素子を形成し、配線形成後に窒素
シンターまたはフォーミングアニールを行うと、層間絶
縁膜の剥離等が起こり、キャパシタ素子の電気特性が低
下する。これは、配線形成後の熱処理により層間絶縁膜
から水および水素が発生することに起因する。
ようにしてキャパシタ素子を形成し、配線形成後に窒素
シンターまたはフォーミングアニールを行うと、層間絶
縁膜の剥離等が起こり、キャパシタ素子の電気特性が低
下する。これは、配線形成後の熱処理により層間絶縁膜
から水および水素が発生することに起因する。
【０００７】強誘電体材料からなるキャパシタ絶縁膜を
有する強誘電体キャパシタにおいては、一般に、上部電
極を形成した後、層間絶縁膜を形成する前に、水素バリ
ア層として酸化アルミニウム層（Ａｌ2 Ｏ3 層）が形成
される。成膜後、熱処理が行われていない層間絶縁膜は
水分や水素を含み、層間絶縁膜から上部電極やキャパシ
タ絶縁膜等に水素が拡散すると、キャパシタ素子の電気
特性は低下する。このような水素の拡散を防止する目的
で、水素バリア層が設けられる。
有する強誘電体キャパシタにおいては、一般に、上部電
極を形成した後、層間絶縁膜を形成する前に、水素バリ
ア層として酸化アルミニウム層（Ａｌ2 Ｏ3 層）が形成
される。成膜後、熱処理が行われていない層間絶縁膜は
水分や水素を含み、層間絶縁膜から上部電極やキャパシ
タ絶縁膜等に水素が拡散すると、キャパシタ素子の電気
特性は低下する。このような水素の拡散を防止する目的
で、水素バリア層が設けられる。
【０００８】したがって、配線形成後の熱処理により層
間絶縁膜から水および水素が発生すると、層間絶縁膜と
上部電極との界面では水素バリア層により水および水素
の拡散が抑制される。しかしながら、層間絶縁膜から発
生した水および水素は、コンタクトホールを介して上部
電極や、その下地のキャパシタ絶縁膜に拡散する。これ
により、層間絶縁膜の剥離等が起こりやすくなる。
間絶縁膜から水および水素が発生すると、層間絶縁膜と
上部電極との界面では水素バリア層により水および水素
の拡散が抑制される。しかしながら、層間絶縁膜から発
生した水および水素は、コンタクトホールを介して上部
電極や、その下地のキャパシタ絶縁膜に拡散する。これ
により、層間絶縁膜の剥離等が起こりやすくなる。
【０００９】また、層間絶縁膜から発生した水が配線材
料のアルミニウムと反応すると、さらに多量の水素が発
生する。配線材料の反応により発生した水素も、コンタ
クトホールを介して上部電極やキャパシタ絶縁膜に拡散
するため、層間絶縁膜の剥離等が促進される。したがっ
て、キャパシタ素子の電気特性はさらに低下する。
料のアルミニウムと反応すると、さらに多量の水素が発
生する。配線材料の反応により発生した水素も、コンタ
クトホールを介して上部電極やキャパシタ絶縁膜に拡散
するため、層間絶縁膜の剥離等が促進される。したがっ
て、キャパシタ素子の電気特性はさらに低下する。
【００１０】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、層間絶縁膜から発生す
る水および水素に起因した層間剥離を抑制し、キャパシ
タ素子の電気特性を安定化させることができる半導体装
置の製造方法を提供することを目的とする。
のであり、したがって本発明は、層間絶縁膜から発生す
る水および水素に起因した層間剥離を抑制し、キャパシ
タ素子の電気特性を安定化させることができる半導体装
置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
下部電極を形成する工程と、前記下部電極表面の少なく
とも一部にキャパシタ絶縁膜を形成する工程と、前記キ
ャパシタ絶縁膜表面の少なくとも一部に上部電極を形成
する工程と、少なくとも前記上部電極表面、前記キャパ
シタ絶縁膜の露出部分および前記下部電極の露出部分に
層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタ
クトホールを形成する工程と、不活性ガス雰囲気中で第
１の加熱を行い、前記層間絶縁膜の含有水分および含有
水素を揮発させる工程と、前記上部電極に電気的に接続
する導電体を、前記コンタクトホール内に埋め込む工程
と、前記コンタクトホールに接続する配線を、前記層間
絶縁膜上に形成する工程とを有することを特徴とする。
め、本発明の半導体装置の製造方法は、半導体基板上に
下部電極を形成する工程と、前記下部電極表面の少なく
とも一部にキャパシタ絶縁膜を形成する工程と、前記キ
ャパシタ絶縁膜表面の少なくとも一部に上部電極を形成
する工程と、少なくとも前記上部電極表面、前記キャパ
シタ絶縁膜の露出部分および前記下部電極の露出部分に
層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタ
クトホールを形成する工程と、不活性ガス雰囲気中で第
１の加熱を行い、前記層間絶縁膜の含有水分および含有
水素を揮発させる工程と、前記上部電極に電気的に接続
する導電体を、前記コンタクトホール内に埋め込む工程
と、前記コンタクトホールに接続する配線を、前記層間
絶縁膜上に形成する工程とを有することを特徴とする。
【００１２】好適には、前記不活性ガス雰囲気は窒素雰
囲気である。好適には、前記第１の加熱は、前記上部電
極および前記下部電極の構成材料の融点より低温で行
う。好適には、前記配線の形成後、窒素雰囲気中で第２
の加熱を行う。あるいは、前記配線の形成後、水素を含
む窒素雰囲気中で第２の加熱を行う。
囲気である。好適には、前記第１の加熱は、前記上部電
極および前記下部電極の構成材料の融点より低温で行
う。好適には、前記配線の形成後、窒素雰囲気中で第２
の加熱を行う。あるいは、前記配線の形成後、水素を含
む窒素雰囲気中で第２の加熱を行う。
【００１３】本発明の半導体装置の製造方法は、好適に
は、前記上部電極を形成後、前記層間絶縁膜を形成する
前に、少なくとも前記上部電極表面、前記キャパシタ絶
縁膜の露出部分および前記下部電極の露出部分に水素バ
リア層を形成する工程をさらに有し、前記層間絶縁膜を
形成する工程において、前記水素バリア層上に前記層間
絶縁膜を形成する。好適には、前記層間絶縁膜を形成す
る工程は、シリコン酸化膜を形成する工程を含む。
は、前記上部電極を形成後、前記層間絶縁膜を形成する
前に、少なくとも前記上部電極表面、前記キャパシタ絶
縁膜の露出部分および前記下部電極の露出部分に水素バ
リア層を形成する工程をさらに有し、前記層間絶縁膜を
形成する工程において、前記水素バリア層上に前記層間
絶縁膜を形成する。好適には、前記層間絶縁膜を形成す
る工程は、シリコン酸化膜を形成する工程を含む。
【００１４】これにより、成膜後の層間絶縁膜に含有さ
れる水分や水素を、配線形成前に揮発させることが可能
となる。したがって、配線形成後に熱処理を行った場合
に、層間絶縁膜から水や水素が発生して、層間絶縁膜の
剥離が生じたり、配線材料と水が反応したりするのを防
止することができる。本発明の半導体装置の製造方法に
よれば、電気特性の安定したキャパシタ素子を形成する
ことが可能となる。
れる水分や水素を、配線形成前に揮発させることが可能
となる。したがって、配線形成後に熱処理を行った場合
に、層間絶縁膜から水や水素が発生して、層間絶縁膜の
剥離が生じたり、配線材料と水が反応したりするのを防
止することができる。本発明の半導体装置の製造方法に
よれば、電気特性の安定したキャパシタ素子を形成する
ことが可能となる。
【００１５】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。図１は、本実施形態の半導体装置の製造方法におい
て、キャパシタ素子を形成する過程の概略を示すフロー
チャートである。図１（ａ）に示すように、まず、半導
体基板上に下部電極、キャパシタ絶縁膜および上部電極
を形成する。
造方法の実施の形態について、図面を参照して説明す
る。図１は、本実施形態の半導体装置の製造方法におい
て、キャパシタ素子を形成する過程の概略を示すフロー
チャートである。図１（ａ）に示すように、まず、半導
体基板上に下部電極、キャパシタ絶縁膜および上部電極
を形成する。
【００１６】次に、図１（ｂ）に示すように、全面を被
覆する層間絶縁膜を形成する。次に、図１（ｃ）に示す
ように、層間絶縁膜にコンタクトホールを形成する。こ
のコンタクトホールの底部には、上部電極の少なくとも
一部が露出する。次に、図１（ｄ）に示すように、層間
絶縁膜からの脱水および脱水素を目的とした熱処理を、
例えば窒素雰囲気中、４００℃程度で行う。次に、図１
（ｅ）に示すように、層間絶縁膜上の一部およびコンタ
クトホール内に配線を形成する。その後、図１（ｆ）に
示すように、必要に応じて窒素シンターまたはフォーミ
ングアニールを行う。
覆する層間絶縁膜を形成する。次に、図１（ｃ）に示す
ように、層間絶縁膜にコンタクトホールを形成する。こ
のコンタクトホールの底部には、上部電極の少なくとも
一部が露出する。次に、図１（ｄ）に示すように、層間
絶縁膜からの脱水および脱水素を目的とした熱処理を、
例えば窒素雰囲気中、４００℃程度で行う。次に、図１
（ｅ）に示すように、層間絶縁膜上の一部およびコンタ
クトホール内に配線を形成する。その後、図１（ｆ）に
示すように、必要に応じて窒素シンターまたはフォーミ
ングアニールを行う。
【００１７】図２（ａ）は本実施形態の半導体装置の製
造方法により製造されるキャパシタ素子の断面図であ
る。図２（ａ）に示すように、シリコン基板１上にシリ
コン酸化膜２が形成されている。その上層に酸化チタン
層（ＴｉＯ2 層）３およびイリジウム層（Ｉｒ層）４か
らなる下部電極５が形成されている。酸化チタン層３は
シリコン酸化膜２とイリジウム層４との密着性を高める
目的で設けられる。
造方法により製造されるキャパシタ素子の断面図であ
る。図２（ａ）に示すように、シリコン基板１上にシリ
コン酸化膜２が形成されている。その上層に酸化チタン
層（ＴｉＯ2 層）３およびイリジウム層（Ｉｒ層）４か
らなる下部電極５が形成されている。酸化チタン層３は
シリコン酸化膜２とイリジウム層４との密着性を高める
目的で設けられる。
【００１８】下部電極５上にキャパシタ絶縁膜６が形成
されている。キャパシタ絶縁膜６には強誘電体材料とし
て、例えば、ＳＢＴやＢＩＴ等のビスマス層状化合物
や、鉛を含みペロブスカイト構造を有するＰＺＴ、ＰＴ
Ｏ等が用いられる。キャパシタ絶縁膜６上に、例えばＩ
ｒからなる上部電極７が形成されている。
されている。キャパシタ絶縁膜６には強誘電体材料とし
て、例えば、ＳＢＴやＢＩＴ等のビスマス層状化合物
や、鉛を含みペロブスカイト構造を有するＰＺＴ、ＰＴ
Ｏ等が用いられる。キャパシタ絶縁膜６上に、例えばＩ
ｒからなる上部電極７が形成されている。
【００１９】上部電極７およびその下層のキャパシタ絶
縁膜６、下部電極５およびシリコン基板１を被覆するよ
うに、水素バリア層８が形成されている。水素バリア層
８上に、例えばシリコン酸化膜からなる層間絶縁膜９が
形成されている。層間絶縁膜９に含まれる水素が上部電
極７、キャパシタ絶縁膜６または下部電極５に拡散する
のを防止する目的で、通常、Ａｌ2 Ｏ3 からなる水素バ
リア層８が設けられる。
縁膜６、下部電極５およびシリコン基板１を被覆するよ
うに、水素バリア層８が形成されている。水素バリア層
８上に、例えばシリコン酸化膜からなる層間絶縁膜９が
形成されている。層間絶縁膜９に含まれる水素が上部電
極７、キャパシタ絶縁膜６または下部電極５に拡散する
のを防止する目的で、通常、Ａｌ2 Ｏ3 からなる水素バ
リア層８が設けられる。
【００２０】上部電極７上の層間絶縁膜９にはコンタク
トホール１０が形成され、コンタクトホール１０内およ
びその周囲の層間絶縁膜９上に、例えばＡｌからなる配
線１１が形成されている。次に、本実施形態の半導体装
置の製造方法を、図２〜図５を参照して説明する。
トホール１０が形成され、コンタクトホール１０内およ
びその周囲の層間絶縁膜９上に、例えばＡｌからなる配
線１１が形成されている。次に、本実施形態の半導体装
置の製造方法を、図２〜図５を参照して説明する。
【００２１】まず、図２（ｂ）に示すように、高抵抗シ
リコン基板１の表面に熱酸化を行い、厚さ約３００ｎｍ
のシリコン酸化膜２を形成する。次に、図２（ｃ）に示
すように、下部電極５となるＴｉＯ2 層３ａおよびＩｒ
層４ａをスパッタリング法により順に積層する。ＴｉＯ
2 層３ａの厚さは例えば４０ｎｍとし、Ｉｒ層４ａの厚
さは例えば１００ｎｍとする。
リコン基板１の表面に熱酸化を行い、厚さ約３００ｎｍ
のシリコン酸化膜２を形成する。次に、図２（ｃ）に示
すように、下部電極５となるＴｉＯ2 層３ａおよびＩｒ
層４ａをスパッタリング法により順に積層する。ＴｉＯ
2 層３ａの厚さは例えば４０ｎｍとし、Ｉｒ層４ａの厚
さは例えば１００ｎｍとする。
【００２２】次に、図３（ｄ）に示すように、例えばＳ
ＢＴをスピンコート法により塗布し、その後、酸素雰囲
気中、７００〜８００℃でＳＢＴを結晶化させてＳＢＴ
層６ａを形成する。ＳＢＴ層６ａの厚さは例えば約１０
０ｎｍとする。次に、図３（ｅ）に示すように、上部電
極７となるＩｒ層７ａをスパッタリング法により形成す
る。Ｉｒ層７ａの厚さは例えば１００ｎｍとする。
ＢＴをスピンコート法により塗布し、その後、酸素雰囲
気中、７００〜８００℃でＳＢＴを結晶化させてＳＢＴ
層６ａを形成する。ＳＢＴ層６ａの厚さは例えば約１０
０ｎｍとする。次に、図３（ｅ）に示すように、上部電
極７となるＩｒ層７ａをスパッタリング法により形成す
る。Ｉｒ層７ａの厚さは例えば１００ｎｍとする。
【００２３】次に、図３（ｆ）に示すように、Ｉｒ層７
ａを加工して上部電極７を形成する。上部電極７は、例
えばＩｒ層７上にレジストを形成し、レジストをマスク
とするドライエッチングを行うことにより加工される。
次に、図４（ｇ）に示すように、ＳＢＴ層６ａを加工し
てキャパシタ絶縁膜６を形成する。キャパシタ絶縁膜６
は、例えばＳＢＴ層６ａおよび上部電極７上にレジスト
を形成し、レジストをマスクとするドライエッチングを
行うことにより加工される。
ａを加工して上部電極７を形成する。上部電極７は、例
えばＩｒ層７上にレジストを形成し、レジストをマスク
とするドライエッチングを行うことにより加工される。
次に、図４（ｇ）に示すように、ＳＢＴ層６ａを加工し
てキャパシタ絶縁膜６を形成する。キャパシタ絶縁膜６
は、例えばＳＢＴ層６ａおよび上部電極７上にレジスト
を形成し、レジストをマスクとするドライエッチングを
行うことにより加工される。
【００２４】次に、図４（ｈ）に示すように、Ｉｒ層４
ａおよびＴｉＯ2 層３ａを加工して下部電極５を形成す
る。下部電極５は、例えばＩｒ層４ａ、キャパシタ絶縁
膜６および上部電極７上にレジストを形成し、レジスト
をマスクとするドライエッチングを行うことにより加工
される。
ａおよびＴｉＯ2 層３ａを加工して下部電極５を形成す
る。下部電極５は、例えばＩｒ層４ａ、キャパシタ絶縁
膜６および上部電極７上にレジストを形成し、レジスト
をマスクとするドライエッチングを行うことにより加工
される。
【００２５】次に、図４（ｉ）に示すように、水素バリ
ア層８としてＡｌ2 Ｏ3 層をスパッタリング法により形
成する。水素バリア層８の厚さは例えば５０ｎｍとす
る。次に、図５（ｊ）に示すように、層間絶縁膜９とし
てシリコン酸化膜を化学気相成長（ＣＶＤ；chemical v
apor deposition)法により形成する。層間絶縁膜９の厚
さは例えば２５０ｎｍとする。
ア層８としてＡｌ2 Ｏ3 層をスパッタリング法により形
成する。水素バリア層８の厚さは例えば５０ｎｍとす
る。次に、図５（ｊ）に示すように、層間絶縁膜９とし
てシリコン酸化膜を化学気相成長（ＣＶＤ；chemical v
apor deposition)法により形成する。層間絶縁膜９の厚
さは例えば２５０ｎｍとする。
【００２６】次に、図５（ｋ）に示すように、層間絶縁
膜９にコンタクトホール１０を形成する。コンタクトホ
ール１０は、層間絶縁膜９上にレジストを形成し、レジ
ストをマスクとする反応性イオンエッチング（ＲＩＥ；
reactive ion etching）を行うことにより形成される。
膜９にコンタクトホール１０を形成する。コンタクトホ
ール１０は、層間絶縁膜９上にレジストを形成し、レジ
ストをマスクとする反応性イオンエッチング（ＲＩＥ；
reactive ion etching）を行うことにより形成される。
【００２７】次に、図５（ｌ）に示すように、窒素雰囲
気中、４００℃で例えば１時間程度の熱処理を行う。こ
の熱処理により、成膜後の層間絶縁膜９に含まれる水分
や水素が蒸発する。熱処理の温度は、キャパシタ素子の
電極材料の融点以下で、かつ水分や水素を十分除去でき
る範囲で、できるだけ低温で行うことが望ましい。した
がって、通常、５００℃以下で熱処理を行う。
気中、４００℃で例えば１時間程度の熱処理を行う。こ
の熱処理により、成膜後の層間絶縁膜９に含まれる水分
や水素が蒸発する。熱処理の温度は、キャパシタ素子の
電極材料の融点以下で、かつ水分や水素を十分除去でき
る範囲で、できるだけ低温で行うことが望ましい。した
がって、通常、５００℃以下で熱処理を行う。
【００２８】その後、図２（ａ）に示すように、例えば
スパッタリングによりＡｌ層を形成してから、Ａｌ層に
ＲＩＥを行い、配線１１を形成する。配線１１の形成
後、必要に応じて窒素シンターまたはフォーミングアニ
ールを行う。窒素シンターは窒素雰囲気中、例えば４０
０℃程度で行う熱処理である。窒素シンターを行うこと
により、コンタクト特性が改善される。
スパッタリングによりＡｌ層を形成してから、Ａｌ層に
ＲＩＥを行い、配線１１を形成する。配線１１の形成
後、必要に応じて窒素シンターまたはフォーミングアニ
ールを行う。窒素シンターは窒素雰囲気中、例えば４０
０℃程度で行う熱処理である。窒素シンターを行うこと
により、コンタクト特性が改善される。
【００２９】フォーミングアニールは例えば水素を５
％、窒素を９５％含む雰囲気中、４００℃程度で行う熱
処理である。キャパシタ素子を形成することにより、半
導体基板等が損傷を受け、キャパシタ素子と同一の半導
体基板上に形成されたトランジスタの特性が低下する。
キャパシタ素子の形成後、フォーミングアニールを行う
とトランジスタの特性をある程度回復させることができ
る。このような窒素シンターとフォーミングアニール
は、必ずしも両方行う必要はなく、いずれか一方のみ行
っても、あるいは両方とも行わなくてもよい。以上の工
程により、図２（ａ）に示すキャパシタ素子が形成され
る。
％、窒素を９５％含む雰囲気中、４００℃程度で行う熱
処理である。キャパシタ素子を形成することにより、半
導体基板等が損傷を受け、キャパシタ素子と同一の半導
体基板上に形成されたトランジスタの特性が低下する。
キャパシタ素子の形成後、フォーミングアニールを行う
とトランジスタの特性をある程度回復させることができ
る。このような窒素シンターとフォーミングアニール
は、必ずしも両方行う必要はなく、いずれか一方のみ行
っても、あるいは両方とも行わなくてもよい。以上の工
程により、図２（ａ）に示すキャパシタ素子が形成され
る。
【００３０】次に、本発明の半導体装置の製造方法によ
り製造されたキャパシタ素子の電流−電圧特性（以下、
Ｉ−Ｖ特性とする。）と、従来の半導体装置の製造方法
により製造されたキャパシタ素子のＩ−Ｖ特性を比較し
た結果について説明する。図６〜図１１において、横軸
は強誘電体（キャパシタ絶縁膜）の厚さ１ｃｍ当たりに
印加される電界を示し、横軸の数値に１／１００をかけ
たものが印加電圧〔Ｖ〕に対応する。縦軸はリーク電流
を示す。また、図６〜図１１は、それぞれ同一の条件で
３回の測定を行った結果を示すため、１つの図に３本の
曲線が含まれる。
り製造されたキャパシタ素子の電流−電圧特性（以下、
Ｉ−Ｖ特性とする。）と、従来の半導体装置の製造方法
により製造されたキャパシタ素子のＩ−Ｖ特性を比較し
た結果について説明する。図６〜図１１において、横軸
は強誘電体（キャパシタ絶縁膜）の厚さ１ｃｍ当たりに
印加される電界を示し、横軸の数値に１／１００をかけ
たものが印加電圧〔Ｖ〕に対応する。縦軸はリーク電流
を示す。また、図６〜図１１は、それぞれ同一の条件で
３回の測定を行った結果を示すため、１つの図に３本の
曲線が含まれる。
【００３１】図６は、本発明の半導体装置の製造方法に
従って、コンタクトホール形成後、熱処理を行ってから
配線を形成したキャパシタ素子のＩ−Ｖ特性を示す。図
６は、図１（ｄ）および図５（ｌ）に示す熱処理を行っ
てから、図１（ｅ）および図２（ａ）に示すように配線
１１を形成し、窒素シンターとフォーミングアニールの
いずれも行わない状態のＩ−Ｖ特性に対応する。
従って、コンタクトホール形成後、熱処理を行ってから
配線を形成したキャパシタ素子のＩ−Ｖ特性を示す。図
６は、図１（ｄ）および図５（ｌ）に示す熱処理を行っ
てから、図１（ｅ）および図２（ａ）に示すように配線
１１を形成し、窒素シンターとフォーミングアニールの
いずれも行わない状態のＩ−Ｖ特性に対応する。
【００３２】図６に示すように、プラス側の耐圧（上部
電極をプラス、下部電極をマイナスとして電圧を印加し
た場合の耐圧）は、ほぼ７Ｖ近くまで得られる。また、
マイナス側の耐圧（上部電極をマイナス、下部電極をプ
ラスとして電圧を印加した場合の耐圧）は、５Ｖ程度得
られる。
電極をプラス、下部電極をマイナスとして電圧を印加し
た場合の耐圧）は、ほぼ７Ｖ近くまで得られる。また、
マイナス側の耐圧（上部電極をマイナス、下部電極をプ
ラスとして電圧を印加した場合の耐圧）は、５Ｖ程度得
られる。
【００３３】図７は、本発明の半導体装置の製造方法に
従って、コンタクトホール形成後に熱処理を行い、さら
に、配線形成後に窒素シンターを行ったキャパシタ素子
のＩ−Ｖ特性を示す。図７は、図１（ｄ）および図５
（ｌ）に示す熱処理を行ってから、図１（ｅ）および図
２（ａ）に示すように配線１１を形成し、図１（ｆ）に
示す窒素シンターを行った状態のＩ−Ｖ特性に対応す
る。図７に示すように、プラス側の耐圧は６Ｖ程度得ら
れ、マイナス側の耐圧はほぼ７Ｖ近くまで得られる。
従って、コンタクトホール形成後に熱処理を行い、さら
に、配線形成後に窒素シンターを行ったキャパシタ素子
のＩ−Ｖ特性を示す。図７は、図１（ｄ）および図５
（ｌ）に示す熱処理を行ってから、図１（ｅ）および図
２（ａ）に示すように配線１１を形成し、図１（ｆ）に
示す窒素シンターを行った状態のＩ−Ｖ特性に対応す
る。図７に示すように、プラス側の耐圧は６Ｖ程度得ら
れ、マイナス側の耐圧はほぼ７Ｖ近くまで得られる。
【００３４】図８は、本発明の半導体装置の製造方法に
従って、コンタクトホール形成後に熱処理を行い、さら
に、配線形成後にフォーミングアニールを行ったキャパ
シタ素子のＩ−Ｖ特性を示す。図８は、図１（ｄ）およ
び図５（ｌ）に示す熱処理を行ってから、図１（ｅ）お
よび図２（ａ）に示すように配線１１を形成し、図１
（ｆ）に示すフォーミングアニールを行った状態のＩ−
Ｖ特性に対応する。図８に示すように、プラス側の耐圧
は７Ｖ以上得られ、マイナス側の耐圧は５Ｖ以上（５〜
６Ｖ程度）得られる。
従って、コンタクトホール形成後に熱処理を行い、さら
に、配線形成後にフォーミングアニールを行ったキャパ
シタ素子のＩ−Ｖ特性を示す。図８は、図１（ｄ）およ
び図５（ｌ）に示す熱処理を行ってから、図１（ｅ）お
よび図２（ａ）に示すように配線１１を形成し、図１
（ｆ）に示すフォーミングアニールを行った状態のＩ−
Ｖ特性に対応する。図８に示すように、プラス側の耐圧
は７Ｖ以上得られ、マイナス側の耐圧は５Ｖ以上（５〜
６Ｖ程度）得られる。
【００３５】図９は、従来の半導体装置の製造方法に従
って、コンタクトホール形成後、熱処理を行わずに配線
を形成したキャパシタ素子のＩ−Ｖ特性を示す。図９
は、図１２（ｄ）に示すように配線を形成し、窒素シン
ターとフォーミングアニールのいずれも行わない状態の
Ｉ−Ｖ特性に対応する。
って、コンタクトホール形成後、熱処理を行わずに配線
を形成したキャパシタ素子のＩ−Ｖ特性を示す。図９
は、図１２（ｄ）に示すように配線を形成し、窒素シン
ターとフォーミングアニールのいずれも行わない状態の
Ｉ−Ｖ特性に対応する。
【００３６】図９に示すように、プラス側の耐圧は６Ｖ
程度であり、マイナス側の耐圧は４Ｖ以下である。図６
と図９を比較すると、コンタクトホール形成後、配線形
成前に熱処理を行うことにより、プラス側、マイナス側
ともにキャパシタ素子の耐圧が向上することがわかる。
程度であり、マイナス側の耐圧は４Ｖ以下である。図６
と図９を比較すると、コンタクトホール形成後、配線形
成前に熱処理を行うことにより、プラス側、マイナス側
ともにキャパシタ素子の耐圧が向上することがわかる。
【００３７】図１０は、従来の半導体装置の製造方法に
従って、コンタクトホール形成後、熱処理を行わずに配
線を形成し、その後、窒素シンターを行ったキャパシタ
素子のＩ−Ｖ特性を示す。図１０は、図１２（ｄ）に示
すように配線を形成し、図１２（ｅ）に示す窒素シンタ
ーを行った状態のＩ−Ｖ特性に対応する。図１０に示す
ように、プラス側の耐圧は５Ｖ程度得られ、マイナス側
の耐圧は３Ｖ程度である。
従って、コンタクトホール形成後、熱処理を行わずに配
線を形成し、その後、窒素シンターを行ったキャパシタ
素子のＩ−Ｖ特性を示す。図１０は、図１２（ｄ）に示
すように配線を形成し、図１２（ｅ）に示す窒素シンタ
ーを行った状態のＩ−Ｖ特性に対応する。図１０に示す
ように、プラス側の耐圧は５Ｖ程度得られ、マイナス側
の耐圧は３Ｖ程度である。
【００３８】図７と図１０を比較すると、コンタクトホ
ール形成後、配線形成前に熱処理を行うことにより、プ
ラス側、マイナス側ともにキャパシタ素子の耐圧が向上
することがわかる。さらに、図９と図１０を比較する
と、図１０の耐圧が明らかに低くなっているが、図６と
図７を比較すると、耐圧に大きな違いは見られない。こ
のことから、従来の製造方法によれば、窒素シンターを
行うことにより耐圧が低下するが、本発明の製造方法に
よれば、窒素シンターによる耐圧の低下が抑制されるこ
とがわかる。
ール形成後、配線形成前に熱処理を行うことにより、プ
ラス側、マイナス側ともにキャパシタ素子の耐圧が向上
することがわかる。さらに、図９と図１０を比較する
と、図１０の耐圧が明らかに低くなっているが、図６と
図７を比較すると、耐圧に大きな違いは見られない。こ
のことから、従来の製造方法によれば、窒素シンターを
行うことにより耐圧が低下するが、本発明の製造方法に
よれば、窒素シンターによる耐圧の低下が抑制されるこ
とがわかる。
【００３９】図１１は、従来の半導体装置の製造方法に
従って、コンタクトホール形成後、熱処理を行わずに配
線を形成し、その後、フォーミングアニールを行ったキ
ャパシタ素子のＩ−Ｖ特性を示す。図１１は、図１２
（ｄ）に示すように配線を形成し、図１２（ｅ）に示す
フォーミングアニールを行った状態のＩ−Ｖ特性に対応
する。図１１に示すように、プラス側の耐圧は５Ｖ以下
であり、マイナス側の耐圧は３〜４Ｖ程度である。
従って、コンタクトホール形成後、熱処理を行わずに配
線を形成し、その後、フォーミングアニールを行ったキ
ャパシタ素子のＩ−Ｖ特性を示す。図１１は、図１２
（ｄ）に示すように配線を形成し、図１２（ｅ）に示す
フォーミングアニールを行った状態のＩ−Ｖ特性に対応
する。図１１に示すように、プラス側の耐圧は５Ｖ以下
であり、マイナス側の耐圧は３〜４Ｖ程度である。
【００４０】図８と図１１を比較すると、コンタクトホ
ール形成後、配線形成前に熱処理を行うことにより、プ
ラス側、マイナス側ともにキャパシタ素子の耐圧が向上
することがわかる。さらに、図９と図１１を比較する
と、図１１の耐圧が明らかに低くなっているが、図６と
図８を比較すると、耐圧に大きな違いは見られない。こ
のことから、従来の製造方法によれば、フォーミングア
ニールを行うことにより耐圧が低下するが、本発明の製
造方法によれば、フォーミングアニールによる耐圧の低
下が抑制されることがわかる。
ール形成後、配線形成前に熱処理を行うことにより、プ
ラス側、マイナス側ともにキャパシタ素子の耐圧が向上
することがわかる。さらに、図９と図１１を比較する
と、図１１の耐圧が明らかに低くなっているが、図６と
図８を比較すると、耐圧に大きな違いは見られない。こ
のことから、従来の製造方法によれば、フォーミングア
ニールを行うことにより耐圧が低下するが、本発明の製
造方法によれば、フォーミングアニールによる耐圧の低
下が抑制されることがわかる。
【００４１】上記の本発明の実施形態の半導体装置の製
造方法によれば、配線形成後に熱処理を行っても、層間
絶縁膜からの水または水素の発生が抑制される。したが
って、水分に起因する層間絶縁膜の剥離や、水と配線材
料との反応等が抑制され、キャパシタ素子の電気特性の
低下が防止される。
造方法によれば、配線形成後に熱処理を行っても、層間
絶縁膜からの水または水素の発生が抑制される。したが
って、水分に起因する層間絶縁膜の剥離や、水と配線材
料との反応等が抑制され、キャパシタ素子の電気特性の
低下が防止される。
【００４２】本発明の半導体装置の製造方法の実施形態
は、上記の説明に限定されない。例えば、シリンダ型等
のキャパシタ素子を形成する場合にも、本発明の半導体
装置の製造方法を適用することが可能である。また、キ
ャパシタ絶縁膜となる強誘電体層は、上記以外にアルコ
キシドを原料とするＭＯＤ（metal organic decomposit
ion)法により形成することもできる。
は、上記の説明に限定されない。例えば、シリンダ型等
のキャパシタ素子を形成する場合にも、本発明の半導体
装置の製造方法を適用することが可能である。また、キ
ャパシタ絶縁膜となる強誘電体層は、上記以外にアルコ
キシドを原料とするＭＯＤ（metal organic decomposit
ion)法により形成することもできる。
【００４３】あるいは、強誘電体ターゲットにレーザー
光（例えばエキシマーレーザーを光源とするレーザー
光）を照射して強誘電体材料を気相とし、これをウェハ
上に堆積させるレーザーアブレーション法によっても強
誘電体層を形成することができる。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
光（例えばエキシマーレーザーを光源とするレーザー
光）を照射して強誘電体材料を気相とし、これをウェハ
上に堆積させるレーザーアブレーション法によっても強
誘電体層を形成することができる。その他、本発明の要
旨を逸脱しない範囲で、種々の変更が可能である。
【００４４】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、層間絶縁膜中に含有される水分に起因した層間絶縁
膜の剥離や、キャパシタ素子の電気特性の変動を防止す
ることが可能となる。
ば、層間絶縁膜中に含有される水分に起因した層間絶縁
膜の剥離や、キャパシタ素子の電気特性の変動を防止す
ることが可能となる。
【図１】図１は本発明の半導体装置の製造方法の概略を
示すフローチャートである。
示すフローチャートである。
【図２】図２（ａ）は本発明の半導体装置の製造方法に
より製造されるキャパシタ素子の断面図であり、（ｂ）
および（ｃ）は本発明の半導体装置の製造方法の製造工
程を示す断面図である。
より製造されるキャパシタ素子の断面図であり、（ｂ）
および（ｃ）は本発明の半導体装置の製造方法の製造工
程を示す断面図である。
【図３】図３（ｄ）〜（ｆ）は本発明の半導体装置の製
造方法の製造工程を示す断面図であり、図２（ｃ）に続
く工程を示す。
造方法の製造工程を示す断面図であり、図２（ｃ）に続
く工程を示す。
【図４】図４（ｇ）〜（ｉ）は本発明の半導体装置の製
造方法の製造工程を示す断面図であり、図３（ｆ）に続
く工程を示す。
造方法の製造工程を示す断面図であり、図３（ｆ）に続
く工程を示す。
【図５】図５（ｊ）〜（ｌ）は本発明の半導体装置の製
造方法の製造工程を示す断面図であり、図４（ｉ）に続
く工程を示す。
造方法の製造工程を示す断面図であり、図４（ｉ）に続
く工程を示す。
【図６】図６は本発明の半導体装置の製造方法に従って
配線を形成した後のキャパシタ素子のＩ−Ｖ特性を示す
図である。
配線を形成した後のキャパシタ素子のＩ−Ｖ特性を示す
図である。
【図７】図７は本発明の半導体装置の製造方法に従って
窒素シンターを行った後のキャパシタ素子のＩ−Ｖ特性
を示す図である。
窒素シンターを行った後のキャパシタ素子のＩ−Ｖ特性
を示す図である。
【図８】図８は本発明の半導体装置の製造方法に従って
フォーミングアニールを行った後のキャパシタ素子のＩ
−Ｖ特性を示す図である。
フォーミングアニールを行った後のキャパシタ素子のＩ
−Ｖ特性を示す図である。
【図９】図９は従来の半導体装置の製造方法に従って配
線を形成した後のキャパシタ素子のＩ−Ｖ特性を示す図
である。
線を形成した後のキャパシタ素子のＩ−Ｖ特性を示す図
である。
【図１０】図１０は従来の半導体装置の製造方法に従っ
て窒素シンターを行った後のキャパシタ素子のＩ−Ｖ特
性を示す図である。
て窒素シンターを行った後のキャパシタ素子のＩ−Ｖ特
性を示す図である。
【図１１】図１１は従来の半導体装置の製造方法に従っ
てフォーミングアニールを行った後のキャパシタ素子の
Ｉ−Ｖ特性を示す図である。
てフォーミングアニールを行った後のキャパシタ素子の
Ｉ−Ｖ特性を示す図である。
【図１２】図１２は従来の半導体装置の製造方法の概略
を示すフローチャートである。
を示すフローチャートである。
１…シリコン基板、２…シリコン酸化膜、３、３ａ…酸
化チタン層、４、４ａ…イリジウム層、５…下部電極、
６…キャパシタ絶縁膜、６ａ…ＳＢＴ層、７…上部電
極、７ａ…イリジウム層、８…水素バリア層、９…層間
絶縁膜、１０…コンタクトホール、１１…配線。
化チタン層、４、４ａ…イリジウム層、５…下部電極、
６…キャパシタ絶縁膜、６ａ…ＳＢＴ層、７…上部電
極、７ａ…イリジウム層、８…水素バリア層、９…層間
絶縁膜、１０…コンタクトホール、１１…配線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 JJ01 JJ08 KK17 PP15 QQ09 QQ10 QQ13 QQ37 QQ74 RR03 RR04 SS08 SS11 VV10 XX00 XX14 5F038 AC05 AC15 EZ20 5F058 BA01 BA11 BA20 BD02 BD04 BD18 BE01 BF02 BF12 BF46 BH03 BH10 BJ02 BJ05
Claims (7)
- 【請求項１】半導体基板上に下部電極を形成する工程
と、 前記下部電極表面の少なくとも一部にキャパシタ絶縁膜
を形成する工程と、 前記キャパシタ絶縁膜表面の少なくとも一部に上部電極
を形成する工程と、 少なくとも前記上部電極表面、前記キャパシタ絶縁膜の
露出部分および前記下部電極の露出部分に層間絶縁膜を
形成する工程と、 前記層間絶縁膜にコンタクトホールを形成する工程と、 不活性ガス雰囲気中で第１の加熱を行い、前記層間絶縁
膜の含有水分および含有水素を揮発させる工程と、 前記上部電極に電気的に接続する導電体を、前記コンタ
クトホール内に埋め込む工程と、 前記コンタクトホールに接続する配線を、前記層間絶縁
膜上に形成する工程とを有する半導体装置の製造方法。 - 【請求項２】前記不活性ガス雰囲気は窒素雰囲気である
請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１の加熱は、前記上部電極および前
記下部電極の構成材料の融点より低温で行う請求項１記
載の半導体装置の製造方法。 - 【請求項４】前記配線の形成後、窒素雰囲気中で第２の
加熱を行う請求項１記載の半導体装置の製造方法。 - 【請求項５】前記配線の形成後、水素を含む窒素雰囲気
中で第２の加熱を行う請求項１記載の半導体装置の製造
方法。 - 【請求項６】前記上部電極を形成後、前記層間絶縁膜を
形成する前に、少なくとも前記上部電極表面、前記キャ
パシタ絶縁膜の露出部分および前記下部電極の露出部分
に水素バリア層を形成する工程をさらに有し、 前記層間絶縁膜を形成する工程において、前記水素バリ
ア層上に前記層間絶縁膜を形成する請求項１記載の半導
体装置の製造方法。 - 【請求項７】前記層間絶縁膜を形成する工程は、シリコ
ン酸化膜を形成する工程を含む請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128074A JP2002324839A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128074A JP2002324839A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002324839A true JP2002324839A (ja) | 2002-11-08 |
Family
ID=18976833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001128074A Pending JP2002324839A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002324839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8558294B2 (en) | 2005-11-25 | 2013-10-15 | Fujitsu Semiconductor Limited | Semiconductor device and fabrication process thereof |
-
2001
- 2001-04-25 JP JP2001128074A patent/JP2002324839A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8558294B2 (en) | 2005-11-25 | 2013-10-15 | Fujitsu Semiconductor Limited | Semiconductor device and fabrication process thereof |
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