JP3886907B2 - 強誘電性キャパシタおよび集積半導体メモリー用チップの製造方法 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims description 55
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000001301 oxygen Substances 0.000 claims description 45
- 229910052760 oxygen Inorganic materials 0.000 claims description 45
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 43
- 230000004888 barrier function Effects 0.000 claims description 31
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 9
- 238000003475 lamination Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 52
- 238000005530 etching Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 238000000151 deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 229910004200 TaSiN Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910000510 noble metal Inorganic materials 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910019897 RuOx Inorganic materials 0.000 description 2
- 229910004121 SrRuO Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 150000002926 oxygen Chemical class 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052703 rhodium Inorganic materials 0.000 description 2
- 239000002887 superconductor Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 239000002318 adhesion promoter Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N palladium Substances [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
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Description
本発明は、集積半導体メモリー用チップにおける強誘電性キャパシタ（ferroelektrischer Kondensatoren）の製造方法に関するものであり、特許請求項１の前提構成に基づいたものである。この製造方法は、ＤＥ１９９２６５０１Ａ１に開示されている。
【０００１】
集積密度の高い半導体メモリーに使用するための強誘電性キャパシタを製造するために、強誘電性材料（例えば、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9（略してＳＢＴまたはＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（略してＰＺＴ）、または、Ｂｉ4Ｔｉ3Ｏ12（略してＢＴＯ）が、キャパシタの電極間の誘電体として用いられる。このキャパシタ電極材料は、Ｏ2中において高温に耐える貴金属（Edelmetall）または貴金属酸化物である。その材料として、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯx，ＲｈＯx，ＳｒＲｕＯ3，ＳａＳｒＣｏＯx（略してＬＳＣＯ），ＨＴ−超導電体（ＹＢａ2Ｃｕ3Ｏ7）等を挙げることができる。通常、キャパシタの形成は、技術的要求の多い積層原理（Stackprinzip）、または、かなり広いチップ面積を必要とするオフセットセル原理（Offsetzellenprinzip）に従って行われる（参照：W. Hartner他「Integrated Ferroelectrics（集積強誘電体）」１９９９，２６，１９７）。
【０００２】
特許請求項１の前提構成に関する上述のＤＥ１９９２６５０１Ａ１には、酸素障壁（Sauerstoffbarriere）の必要性について記載されている。これが必要である理由は、強誘電性キャパシタを積層原理に従って形成した場合に、伝導プラグ（leitenden Plugs）の酸化を防止するためである。この伝導プラグは、ポリシリコンまたはタングステンから構成され、半導体電極または金属被覆トラック（Metallisierungsbahn）に、下部キャパシタ電極を接続するものである。伝導プラグ例えばＩｒ／ＩｒＯｘからなる酸素障壁とプラグとの間に、付着膜（Haftschicht）が形成されている。この付着膜は、プラグと酸素障壁との間の接触抵抗を少なくし、Ｉｒのシリコン化（Silizidierung）をできるだけ防止するために必要なものである。従来より経験的に明らかになっていることだが、キャパシタモジュール（Kondensatormoduls）を段階的にパターン化すると（つまり、酸素障壁、下部電極、強誘電体、および、キャパシタの上部電極を別々にパターン化すると）、この付着膜が酸素雰囲気での熱処理（Tempern）中に側面から酸化され、これによって、下部キャパシタ電極の端子がプラグによって遮断される（unterbrochen）。この酸素障壁は、付着膜およびプラグを、垂直方向の酸素拡散から保護する一方、水平方向の酸素拡散からは保護できない。
【０００３】
同様に、下部キャパシタ電極がその下に位置する酸素障壁の上に重なっていることが重要であるということが、明らかになっている。この重なりが大きければ大きいほど、側面からの酸素の拡散は少なくなる。これによって、より多くのキャパシタが機能するようになる。また、付着膜とプラグとの水平な酸化がゆっくりと進むかどうか、が問題である。この付着膜は導電材料を含んでいる必要があり、この材料はパターン化されなければならない。そうでなければ、付着膜が、チップの全ての強誘電性キャパシタ間を短絡してしまう。
【０００４】
強誘電性層を備えた、市販されている全ての製品は、オフセットセル原理に従って形成されており、それらの製品の集積密度は、たったの数キロバイトから１メガバイトまでである。オフセットセル原理では、酸素障壁は必要ではない。また、積層原理では、通常、キャパシタモジュールが塩素エッチングによって段階的にパターン化される。つまり、酸素障壁、下部キャパシタ電極、強誘電体、および、上部キャパシタ電極は、塩素エッチングによって別々にパターン化される。
【０００５】
積層原理に従って形成された強誘電性キャパシタの場合、上記したように、導電性の酸素障壁が必要である。酸素障壁用の材料として、通常、Ｉｒ／ＩｒＯｘが用いられる。タングステンプラグまたはポリシリコンプラグ用の導電性付着膜には、例えば、Ｔｉ，ＴｉＮ，ＴａＳｉＮ，Ｔａ，またはＴａＮを使用できる。この付着膜は、導電性である必要があるので、パターン化される必要がある。そうでなければ、全てのキャパシタモジュールが電気的に短絡されてしまう。
【０００６】
ＵＳ５，８１１，１８１には、タンタルを含んだ付着膜を蒸着した強誘電性キャパシタの製造方法が開示されている。
ＥＰ−Ａ−０９１１８７１には、積層原理に従って形成された強誘電性キャパシタの、ＴｉＮからなる障壁金属層と導電性プラグとの間に、Ｔｉからなる付着膜を形成することが開示されている。しかし、この付着膜は、強誘電性キャパシタを形成する際にパターン化されている（この文献のの図２Ｂ〜２Ｄを参照）。
また、ＵＳ−Ｂ−６，１６８，９９１には、積層方法によって形成されたＤＲＡＭセル用のキャパシタが開示されている。このキャパシタの、導電性プラグに接続された最下層は、タンタル、窒化タンタル、または、それらの組み合わせからなる電極層である。この電極層は、同時に、障壁層として機能し、さらに、その下に位置する誘電性薄膜との良好な接触を実現するものである。また、この最下層の電極層は、Ｔａ／ＴａＮからなり、メモリーセルのキャパシタを製造する際にパターン化される。
ＥＰ−Ａ−０９２００５４には、積層原理に従って形成された強誘電性キャパシタが開示されている。このキャパシタは、その下に位置する導電性プラグと下部電極層との間に、例えばＴｉＮからなる付着膜を備えている。この付着膜は、その下に位置する強誘電性キャパシタ層とともに、単一のメモリーセルをパターン化する際に、パターン化される。また、この付着膜は、キャパシタ処理（ Prozessierung ；特に、酸素雰囲気中での強アニール（ Ferroanneal ））の際に、望ましくない側面から酸化されてしまう。このため、付着膜の酸化部分が高抵抗層を形成してしまうという問題がある（９段７行目〜１２行目）。それゆえ、この文献では、下部キャパシタ電極を形成するプラチナ薄膜をエッチングする前、あるいは、エッチングが既にある程度行われているがＴｉＮ付着膜の側壁がまだ露出されていないときに、酸素熱処理（ Sauerstofftemperung ）を行うことが提案されている。このように、この文献は、酸素熱処理することによるＴｉＮ付着膜の酸化については示唆している。しかしながら、この文献には、強誘電性メモリーセルを製造する際のパターン化を簡単にするために、パターン化されないで残っているＴｉＮ付着膜を、望ましい方法で酸化させる点については、何らの記載もな い。
【０００７】
本発明の目的は、付着膜のパターン化を行わず、同時に、その予想外に早い酸化の速度を遅くできるように、冒頭で言及したような、集積半導体メモリー用チップにおける強誘電性キャパシタの製造方法を設定することにある。
【０００８】
本発明は、強誘電性キャパシタモジュール（Kondensatormoduls）の強誘電体を蒸着した後に行われる強アニール（Ferroanneal）または酸素中の熱処理工程において、付着膜を酸化させる、という観点に基づくものである。実験から明らかなように、この付着膜は、熱処理工程が長く続くほど、および、熱処理時の温度が高いほど、ますます速く酸化する。このような実験的な調査によって明らかになったのは、横方向への酸化が、酸素障壁の下ではゆっくりと進むということである。
【０００９】
上述した目的を、特許請求の範囲に従って解決する。
【００１０】
本発明では、付着膜をパターン化する必要はない。なぜなら、この付着膜は、本来なら短絡の発生するキャパシタモジュール間の領域において、強誘電体を熱処理する際に真っ先に酸化され、電気的絶縁体となるからである。
【００１１】
これによって、付着膜のパターン化を回避するだけでなく、付着膜を酸素の「ゲッタリング（捕獲材；Gettern）」として使用できる。さらに、パターン化されない付着膜は、酸素障壁の下で、酸素がこれ以上拡散することを防止する。
【００１２】
付着膜用の材料としてＴａＳｉＮまたはＴａＮを使用することが有効である場合、例えば、酸素障壁／下部キャパシタ電極に対する反応性イオンエッチングによって、強誘電性キャパシタモジュールをパターン化する際、タンタルを、完了の目印（Endpunktsignal）として使用できる。
【００１３】
それに代わるものとして、選択的なエッチングを施すこともできる。この場合、付着膜の材料をエッチング停止剤（Aetzstopp）として使用できる。これにより、中間の酸化膜を過剰エッチングによる、余分な形状隆起（Erhoehung der Topographie）を回避できる。
【００１４】
次に、本発明による製造方法の、現時点で（derzeit）有効な実施例を、図面に基づいて詳述する。図１は、パターン化されていない連続的な（durchgehenden）付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示す、集積半導体メモリーの一部を示す概略断面図である。図２は、同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。図３は、図２において円ＩＩＩに示した強誘電性キャパシタモジュールの一部を示す詳細図である。
【００１５】
図１の断面図に、２つの強誘電性キャパシタモジュール１０，１１の、酸素障壁４ａ，４ｂと、その上の下部電極部５ａ，５ｂとをそれぞれ示す。酸素障壁４ａ，４ｂと伝導プラグ１ａ，１ｂとの間には、全体に（つまり、強誘電性キャパシタを備えた、集積半導体メモリー用チップの全ての領域上に）、例えばＴａＳｉＮ，ＴａＮ，Ｔａ，ＴｉＮ，Ｔｉを含んだ、パターン化されていない付着膜３が形成されている。従って、この付着膜３は、強誘電性キャパシタの積層を形成する際に、ポリシリコンプラグまたはタングステンプラグ１ａ，１ｂの酸化を防止する酸素障壁４ａ，４ｂと、プラグ１ａ，１ｂとの間、および、伝導プラグ１ａ，１ｂ間の中間部分を充填する中間酸化膜２上の全面に位置している。
【００１６】
重要な点は、この付着膜３は、付着促進剤としての機能とは別に、プラグ１ａ，１ｂとその酸素障壁４ａ，４ｂとの間の接触抵抗を少なくし、Ｉｒのシリコン化（珪化）をできるだけ防止するために必要であるということである。
【００１７】
従って、本発明では、付着膜３をパターン化せずに残している。すなわち、付着膜３を、酸素障壁４ａ，４ｂから露出している箇所から選択的に除去していない。
【００１８】
その代わりに、付着膜３は、図２に示すように、酸素Ｏ2（濃い影線を付した（stark schraffierten）矢印）によって酸化される。この酸素は、強誘電層６ａ，６ｂに対するいずれの熱処理工程の際にも発生するものである。ここで大切な点は、下部キャパシタ電極５ａ，５ｂは、酸素中での高温に耐えうる貴金属または金属酸化物を含んでいることである。このための好ましい物質としては、例えば、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯx，ＲｈＯx，ＳｒＲｕＯ3，ＬａＳｒＣｏＯx（略してＬＳＣＯ）といった材料、ＹＢａ2Ｃｕ3Ｏ7のようなＨＡＴ超伝導体、および、他の適切な材料を挙げられる。酸化によって、付着膜３における酸素障壁４ａ，４ｂに覆われていない部分は、電気絶縁特性のある酸化物層１３に変わる。この結果、下部キャパシタ電極は互いに電気的に絶縁される。
【００１９】
また、図３の詳細図に明示したように、付着膜３の酸化は、酸素障壁４ａ，４ｂの下にまで進行する。これによって、酸素障壁４ａ，４ｂのエッジは、酸化領域と若干重なる。
【００２０】
本発明の製造方法によって、積層原理に従って形成された強誘電性キャパシタを備えた強誘電性半導体メモリーを形成できる。このメモリーでは、付着膜３のパターン化を回避する一方、この膜を酸素の捕獲材に使用できるようになっている。さらに、パターン化されない付着膜３は、自身を介した酸素障壁４ａ，４ｂの下部への酸素の拡散をでくい止める。
【００２１】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂに反応性イオンエッチングを施すことによってパターン化を行う際、例えば、付着膜３がＴａＳｉＮまたはＴａＮを含んでいると、完了の目印としてタンタルを使用できる。
【００２２】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂを選択的にエッチングする際、付着膜３のパターン化されていない材料を、エッチング停止剤として使用できる。これによって、中間酸化膜２に、防止困難な（schwer vermeidebare）過剰エッチングによる余分な形状隆起を回避できる。
【図面の簡単な説明】
【図１】 パターン化されていない連続的な付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示すための、集積半導体メモリーの一部を示す概略断面図である。
【図２】 同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。
【図３】 図２において円ＩＩＩに示した、強誘電性キャパシタモジュールの一部を示す詳細図である。
【符号の説明】
１ａ，１ｂ 伝導プラグ
２ 中間酸化膜
３ 付着膜
４ａ，４ｂ 酸素障壁
５ａ，５ｂ 下部キャパシタ電極
６ａ，６ｂ 強誘電層
１０，１１ 強誘電性キャパシタ
１３ 絶縁性酸化付着膜
Ｏ2 酸素
【０００１】
集積密度の高い半導体メモリーに使用するための強誘電性キャパシタを製造するために、強誘電性材料（例えば、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9（略してＳＢＴまたはＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（略してＰＺＴ）、または、Ｂｉ4Ｔｉ3Ｏ12（略してＢＴＯ）が、キャパシタの電極間の誘電体として用いられる。このキャパシタ電極材料は、Ｏ2中において高温に耐える貴金属（Edelmetall）または貴金属酸化物である。その材料として、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯx，ＲｈＯx，ＳｒＲｕＯ3，ＳａＳｒＣｏＯx（略してＬＳＣＯ），ＨＴ−超導電体（ＹＢａ2Ｃｕ3Ｏ7）等を挙げることができる。通常、キャパシタの形成は、技術的要求の多い積層原理（Stackprinzip）、または、かなり広いチップ面積を必要とするオフセットセル原理（Offsetzellenprinzip）に従って行われる（参照：W. Hartner他「Integrated Ferroelectrics（集積強誘電体）」１９９９，２６，１９７）。
【０００２】
特許請求項１の前提構成に関する上述のＤＥ１９９２６５０１Ａ１には、酸素障壁（Sauerstoffbarriere）の必要性について記載されている。これが必要である理由は、強誘電性キャパシタを積層原理に従って形成した場合に、伝導プラグ（leitenden Plugs）の酸化を防止するためである。この伝導プラグは、ポリシリコンまたはタングステンから構成され、半導体電極または金属被覆トラック（Metallisierungsbahn）に、下部キャパシタ電極を接続するものである。伝導プラグ例えばＩｒ／ＩｒＯｘからなる酸素障壁とプラグとの間に、付着膜（Haftschicht）が形成されている。この付着膜は、プラグと酸素障壁との間の接触抵抗を少なくし、Ｉｒのシリコン化（Silizidierung）をできるだけ防止するために必要なものである。従来より経験的に明らかになっていることだが、キャパシタモジュール（Kondensatormoduls）を段階的にパターン化すると（つまり、酸素障壁、下部電極、強誘電体、および、キャパシタの上部電極を別々にパターン化すると）、この付着膜が酸素雰囲気での熱処理（Tempern）中に側面から酸化され、これによって、下部キャパシタ電極の端子がプラグによって遮断される（unterbrochen）。この酸素障壁は、付着膜およびプラグを、垂直方向の酸素拡散から保護する一方、水平方向の酸素拡散からは保護できない。
【０００３】
同様に、下部キャパシタ電極がその下に位置する酸素障壁の上に重なっていることが重要であるということが、明らかになっている。この重なりが大きければ大きいほど、側面からの酸素の拡散は少なくなる。これによって、より多くのキャパシタが機能するようになる。また、付着膜とプラグとの水平な酸化がゆっくりと進むかどうか、が問題である。この付着膜は導電材料を含んでいる必要があり、この材料はパターン化されなければならない。そうでなければ、付着膜が、チップの全ての強誘電性キャパシタ間を短絡してしまう。
【０００４】
強誘電性層を備えた、市販されている全ての製品は、オフセットセル原理に従って形成されており、それらの製品の集積密度は、たったの数キロバイトから１メガバイトまでである。オフセットセル原理では、酸素障壁は必要ではない。また、積層原理では、通常、キャパシタモジュールが塩素エッチングによって段階的にパターン化される。つまり、酸素障壁、下部キャパシタ電極、強誘電体、および、上部キャパシタ電極は、塩素エッチングによって別々にパターン化される。
【０００５】
積層原理に従って形成された強誘電性キャパシタの場合、上記したように、導電性の酸素障壁が必要である。酸素障壁用の材料として、通常、Ｉｒ／ＩｒＯｘが用いられる。タングステンプラグまたはポリシリコンプラグ用の導電性付着膜には、例えば、Ｔｉ，ＴｉＮ，ＴａＳｉＮ，Ｔａ，またはＴａＮを使用できる。この付着膜は、導電性である必要があるので、パターン化される必要がある。そうでなければ、全てのキャパシタモジュールが電気的に短絡されてしまう。
【０００６】
ＵＳ５，８１１，１８１には、タンタルを含んだ付着膜を蒸着した強誘電性キャパシタの製造方法が開示されている。
ＥＰ−Ａ−０９１１８７１には、積層原理に従って形成された強誘電性キャパシタの、ＴｉＮからなる障壁金属層と導電性プラグとの間に、Ｔｉからなる付着膜を形成することが開示されている。しかし、この付着膜は、強誘電性キャパシタを形成する際にパターン化されている（この文献のの図２Ｂ〜２Ｄを参照）。
また、ＵＳ−Ｂ−６，１６８，９９１には、積層方法によって形成されたＤＲＡＭセル用のキャパシタが開示されている。このキャパシタの、導電性プラグに接続された最下層は、タンタル、窒化タンタル、または、それらの組み合わせからなる電極層である。この電極層は、同時に、障壁層として機能し、さらに、その下に位置する誘電性薄膜との良好な接触を実現するものである。また、この最下層の電極層は、Ｔａ／ＴａＮからなり、メモリーセルのキャパシタを製造する際にパターン化される。
ＥＰ−Ａ−０９２００５４には、積層原理に従って形成された強誘電性キャパシタが開示されている。このキャパシタは、その下に位置する導電性プラグと下部電極層との間に、例えばＴｉＮからなる付着膜を備えている。この付着膜は、その下に位置する強誘電性キャパシタ層とともに、単一のメモリーセルをパターン化する際に、パターン化される。また、この付着膜は、キャパシタ処理（ Prozessierung ；特に、酸素雰囲気中での強アニール（ Ferroanneal ））の際に、望ましくない側面から酸化されてしまう。このため、付着膜の酸化部分が高抵抗層を形成してしまうという問題がある（９段７行目〜１２行目）。それゆえ、この文献では、下部キャパシタ電極を形成するプラチナ薄膜をエッチングする前、あるいは、エッチングが既にある程度行われているがＴｉＮ付着膜の側壁がまだ露出されていないときに、酸素熱処理（ Sauerstofftemperung ）を行うことが提案されている。このように、この文献は、酸素熱処理することによるＴｉＮ付着膜の酸化については示唆している。しかしながら、この文献には、強誘電性メモリーセルを製造する際のパターン化を簡単にするために、パターン化されないで残っているＴｉＮ付着膜を、望ましい方法で酸化させる点については、何らの記載もな い。
【０００７】
本発明の目的は、付着膜のパターン化を行わず、同時に、その予想外に早い酸化の速度を遅くできるように、冒頭で言及したような、集積半導体メモリー用チップにおける強誘電性キャパシタの製造方法を設定することにある。
【０００８】
本発明は、強誘電性キャパシタモジュール（Kondensatormoduls）の強誘電体を蒸着した後に行われる強アニール（Ferroanneal）または酸素中の熱処理工程において、付着膜を酸化させる、という観点に基づくものである。実験から明らかなように、この付着膜は、熱処理工程が長く続くほど、および、熱処理時の温度が高いほど、ますます速く酸化する。このような実験的な調査によって明らかになったのは、横方向への酸化が、酸素障壁の下ではゆっくりと進むということである。
【０００９】
上述した目的を、特許請求の範囲に従って解決する。
【００１０】
本発明では、付着膜をパターン化する必要はない。なぜなら、この付着膜は、本来なら短絡の発生するキャパシタモジュール間の領域において、強誘電体を熱処理する際に真っ先に酸化され、電気的絶縁体となるからである。
【００１１】
これによって、付着膜のパターン化を回避するだけでなく、付着膜を酸素の「ゲッタリング（捕獲材；Gettern）」として使用できる。さらに、パターン化されない付着膜は、酸素障壁の下で、酸素がこれ以上拡散することを防止する。
【００１２】
付着膜用の材料としてＴａＳｉＮまたはＴａＮを使用することが有効である場合、例えば、酸素障壁／下部キャパシタ電極に対する反応性イオンエッチングによって、強誘電性キャパシタモジュールをパターン化する際、タンタルを、完了の目印（Endpunktsignal）として使用できる。
【００１３】
それに代わるものとして、選択的なエッチングを施すこともできる。この場合、付着膜の材料をエッチング停止剤（Aetzstopp）として使用できる。これにより、中間の酸化膜を過剰エッチングによる、余分な形状隆起（Erhoehung der Topographie）を回避できる。
【００１４】
次に、本発明による製造方法の、現時点で（derzeit）有効な実施例を、図面に基づいて詳述する。図１は、パターン化されていない連続的な（durchgehenden）付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示す、集積半導体メモリーの一部を示す概略断面図である。図２は、同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。図３は、図２において円ＩＩＩに示した強誘電性キャパシタモジュールの一部を示す詳細図である。
【００１５】
図１の断面図に、２つの強誘電性キャパシタモジュール１０，１１の、酸素障壁４ａ，４ｂと、その上の下部電極部５ａ，５ｂとをそれぞれ示す。酸素障壁４ａ，４ｂと伝導プラグ１ａ，１ｂとの間には、全体に（つまり、強誘電性キャパシタを備えた、集積半導体メモリー用チップの全ての領域上に）、例えばＴａＳｉＮ，ＴａＮ，Ｔａ，ＴｉＮ，Ｔｉを含んだ、パターン化されていない付着膜３が形成されている。従って、この付着膜３は、強誘電性キャパシタの積層を形成する際に、ポリシリコンプラグまたはタングステンプラグ１ａ，１ｂの酸化を防止する酸素障壁４ａ，４ｂと、プラグ１ａ，１ｂとの間、および、伝導プラグ１ａ，１ｂ間の中間部分を充填する中間酸化膜２上の全面に位置している。
【００１６】
重要な点は、この付着膜３は、付着促進剤としての機能とは別に、プラグ１ａ，１ｂとその酸素障壁４ａ，４ｂとの間の接触抵抗を少なくし、Ｉｒのシリコン化（珪化）をできるだけ防止するために必要であるということである。
【００１７】
従って、本発明では、付着膜３をパターン化せずに残している。すなわち、付着膜３を、酸素障壁４ａ，４ｂから露出している箇所から選択的に除去していない。
【００１８】
その代わりに、付着膜３は、図２に示すように、酸素Ｏ2（濃い影線を付した（stark schraffierten）矢印）によって酸化される。この酸素は、強誘電層６ａ，６ｂに対するいずれの熱処理工程の際にも発生するものである。ここで大切な点は、下部キャパシタ電極５ａ，５ｂは、酸素中での高温に耐えうる貴金属または金属酸化物を含んでいることである。このための好ましい物質としては、例えば、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯx，ＲｈＯx，ＳｒＲｕＯ3，ＬａＳｒＣｏＯx（略してＬＳＣＯ）といった材料、ＹＢａ2Ｃｕ3Ｏ7のようなＨＡＴ超伝導体、および、他の適切な材料を挙げられる。酸化によって、付着膜３における酸素障壁４ａ，４ｂに覆われていない部分は、電気絶縁特性のある酸化物層１３に変わる。この結果、下部キャパシタ電極は互いに電気的に絶縁される。
【００１９】
また、図３の詳細図に明示したように、付着膜３の酸化は、酸素障壁４ａ，４ｂの下にまで進行する。これによって、酸素障壁４ａ，４ｂのエッジは、酸化領域と若干重なる。
【００２０】
本発明の製造方法によって、積層原理に従って形成された強誘電性キャパシタを備えた強誘電性半導体メモリーを形成できる。このメモリーでは、付着膜３のパターン化を回避する一方、この膜を酸素の捕獲材に使用できるようになっている。さらに、パターン化されない付着膜３は、自身を介した酸素障壁４ａ，４ｂの下部への酸素の拡散をでくい止める。
【００２１】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂに反応性イオンエッチングを施すことによってパターン化を行う際、例えば、付着膜３がＴａＳｉＮまたはＴａＮを含んでいると、完了の目印としてタンタルを使用できる。
【００２２】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂを選択的にエッチングする際、付着膜３のパターン化されていない材料を、エッチング停止剤として使用できる。これによって、中間酸化膜２に、防止困難な（schwer vermeidebare）過剰エッチングによる余分な形状隆起を回避できる。
【図面の簡単な説明】
【図１】 パターン化されていない連続的な付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示すための、集積半導体メモリーの一部を示す概略断面図である。
【図２】 同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。
【図３】 図２において円ＩＩＩに示した、強誘電性キャパシタモジュールの一部を示す詳細図である。
【符号の説明】
１ａ，１ｂ 伝導プラグ
２ 中間酸化膜
３ 付着膜
４ａ，４ｂ 酸素障壁
５ａ，５ｂ 下部キャパシタ電極
６ａ，６ｂ 強誘電層
１０，１１ 強誘電性キャパシタ
１３ 絶縁性酸化付着膜
Ｏ2 酸素
Claims (6)
- 集積半導体メモリー用チップにおける強誘電性キャパシタの製造方法であって、
強誘電性キャパシタを積層原理に従って形成し、
この強誘電性キャパシタ（１０，１１）の金属下部キャパシタ電極（５ａ，５ｂ）と、
強誘電性キャパシタ（１０，１１）の下に位置する半導体電極または金属被覆トラックに下部キャパシタ電極（５ａ，５ｂ）を接続する、伝導プラグ（１ａ，１ｂ）との間に、酸素障壁（４ａ，４ｂ）を形成し、
上記プラグ（１ａ，１ｂ）と、酸素障壁（４ａ，４ｂ）との間に、導電材料からなる付着膜（３）を形成する製造方法において、
上記付着膜（３）を、強誘電性キャパシタ（１０，１１）を有する領域にパターン化せずに形成し、
付着膜（３）における、酸素障壁（４ａ，４ｂ）に覆われていない部分を熱処理工程によって酸化し、それによって絶縁層（１３）に変えることを特徴とする、製造方法。 - 上記熱処理工程が、強誘電性キャパシタ（１０，１１）における蒸着された強誘電体（６ａ，６ｂ）に施される熱処理工程であることを特徴とする、請求項１に記載の製造方法。
- 上記付着膜（３）がＴａを含んでいることを特徴とする、請求項１または２に記載の製造方法。
- 上記伝導プラグが、ポリシリコンまたはタングステンから構成されていることを特徴とする、請求項１〜３のいずれかに記載の製造方法。
- 上記付着膜（３）の酸化部分（１３）が、酸素障壁（４ａ，４ｂ）のエッジ領域の下に若干延びていることを特徴とする、請求項１〜４のいずれかに記載の製造方法。
- 請求項１〜５のいずれかに記載の方法における、集積半導体メモリー用チップの製造での使用。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10105997A DE10105997C1 (de) | 2001-02-09 | 2001-02-09 | Verfahren zur Herstellung ferroelektrischer Kondensatoren und integrierter Halbleiterspeicherbausteine |
| PCT/DE2001/004790 WO2002065518A2 (de) | 2001-02-09 | 2001-12-18 | Verfahren zur herstellung ferroelektrischer kondensatoren und integrierter halbleiterspeicherbausteine |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004518306A JP2004518306A (ja) | 2004-06-17 |
| JP3886907B2 true JP3886907B2 (ja) | 2007-02-28 |
Family
ID=7673463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002565350A Expired - Fee Related JP3886907B2 (ja) | 2001-02-09 | 2001-12-18 | 強誘電性キャパシタおよび集積半導体メモリー用チップの製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6875652B2 (ja) |
| EP (1) | EP1358671A2 (ja) |
| JP (1) | JP3886907B2 (ja) |
| KR (1) | KR100563783B1 (ja) |
| CN (1) | CN1241236C (ja) |
| DE (1) | DE10105997C1 (ja) |
| WO (1) | WO2002065518A2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10334124A1 (de) * | 2003-07-25 | 2005-02-17 | Infineon Technologies Ag | Haftung von Strukturen aus schlecht haftenden Materialien |
| US20050087788A1 (en) * | 2003-10-22 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| WO2008072827A1 (en) * | 2006-12-15 | 2008-06-19 | University Of Seoul Foundation Of Industry-Academic Cooperation | Ferroelectric material and method of forming ferroelectric layer using the same |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3476932B2 (ja) * | 1994-12-06 | 2003-12-10 | シャープ株式会社 | 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法 |
| TW345723B (en) * | 1996-07-09 | 1998-11-21 | Hitachi Ltd | Semiconductor memory and process for producing the same |
| JP3542704B2 (ja) * | 1997-10-24 | 2004-07-14 | シャープ株式会社 | 半導体メモリ素子 |
| US5930659A (en) * | 1997-12-05 | 1999-07-27 | Advanced Microdevices, Inc. | Forming minimal size spaces in integrated circuit conductive lines |
| US6313539B1 (en) * | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
| DE19926501A1 (de) | 1999-06-10 | 2000-12-21 | Siemens Ag | Verfahren zur Herstellung eines Halbleiterspeicherbauelements |
| US6168991B1 (en) * | 1999-06-25 | 2001-01-02 | Lucent Technologies Inc. | DRAM capacitor including Cu plug and Ta barrier and method of forming |
| US6455424B1 (en) * | 2000-08-07 | 2002-09-24 | Micron Technology, Inc. | Selective cap layers over recessed polysilicon plugs |
| JP2002076298A (ja) * | 2000-08-23 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| KR100391987B1 (ko) * | 2000-09-18 | 2003-07-22 | 삼성전자주식회사 | 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법 |
-
2001
- 2001-02-09 DE DE10105997A patent/DE10105997C1/de not_active Expired - Fee Related
- 2001-12-18 CN CNB018225799A patent/CN1241236C/zh not_active Expired - Fee Related
- 2001-12-18 JP JP2002565350A patent/JP3886907B2/ja not_active Expired - Fee Related
- 2001-12-18 EP EP01990318A patent/EP1358671A2/de not_active Withdrawn
- 2001-12-18 KR KR1020037010399A patent/KR100563783B1/ko not_active IP Right Cessation
- 2001-12-18 WO PCT/DE2001/004790 patent/WO2002065518A2/de active IP Right Grant
-
2003
- 2003-08-11 US US10/638,594 patent/US6875652B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6875652B2 (en) | 2005-04-05 |
| US20040185578A1 (en) | 2004-09-23 |
| CN1241236C (zh) | 2006-02-08 |
| WO2002065518A3 (de) | 2002-11-21 |
| KR20030078074A (ko) | 2003-10-04 |
| DE10105997C1 (de) | 2002-07-25 |
| CN1489780A (zh) | 2004-04-14 |
| JP2004518306A (ja) | 2004-06-17 |
| EP1358671A2 (de) | 2003-11-05 |
| WO2002065518A2 (de) | 2002-08-22 |
| KR100563783B1 (ko) | 2006-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060927 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131201 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |