JP2004518306A - 強誘電性キャパシタおよび集積半導体メモリー用チップの製造方法 - Google Patents
強誘電性キャパシタおよび集積半導体メモリー用チップの製造方法 Download PDFInfo
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Abstract
集積半導体メモリー用チップに用いるための、積層原理によって形成された強誘電性キャパシタの製造方法では、単一のキャパシタモジュール（１０，１１）は、下部キャパシタ電極（５ａ，５ｂ）と、伝導プラグ（１ａ，１ｂ）との間に、酸素障壁（４ａ，４ｂ）を備えている。それぞれの酸素障壁（４ａ，４ｂ）によって覆われていない、パターン化されていない付着膜（３）が、強誘電体（６ａ，６ｂ）の熱処理工程の際に発生する酸素によって酸化し、そこで、絶縁部を構成する。これによって、強誘電性キャパシタ（１０，１１）の下部キャパシタ電極（５ａ，５ｂ）は、互いに電気的に絶縁される。これによって、付着膜（３）をパターン化する工程を省略でき、さらに、この膜（３）を酸素の捕獲材として用いて、プラグへの酸素の拡散を抑制できる。
Description
本発明は、集積半導体メモリー用チップにおける強誘電性キャパシタ（ｆｅｒｒｏｅｌｅｋｔｒｉｓｃｈｅｒ Ｋｏｎｄｅｎｓａｔｏｒｅｎ）の製造方法に関するものであり、特許請求項１の前提構成に基づいたものである。この製造方法は、ＤＥ１９９２６５０１Ａ１に開示されている。
【０００１】
集積密度の高い半導体メモリーに使用するための強誘電性キャパシタを製造するために、強誘電性材料（例えば、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（略してＳＢＴまたはＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（略してＰＺＴ）、または、Ｂｉ４Ｔｉ３Ｏ１２（略してＢＴＯ）が、キャパシタの電極間の誘電体として用いられる。このキャパシタ電極材料は、Ｏ２中において高温に耐える貴金属（Ｅｄｅｌｍｅｔａｌｌ）または貴金属酸化物である。その材料として、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯｘ，ＲｈＯｘ，ＳｒＲｕＯ３，ＳａＳｒＣｏＯｘ（略してＬＳＣＯ），ＨＴ−超導電体（ＹＢａ２Ｃｕ３Ｏ７）等を挙げることができる。通常、キャパシタの形成は、技術的要求の多い積層原理（Ｓｔａｃｋｐｒｉｎｚｉｐ）、または、かなり広いチップ面積を必要とするオフセットセル原理（Ｏｆｆｓｅｔｚｅｌｌｅｎｐｒｉｎｚｉｐ）に従って行われる（参照：Ｗ． Ｈａｒｔｎｅｒ他「Ｉｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ（集積強誘電体）」１９９９，２６，１９７）。
【０００２】
特許請求項１の前提構成に関する上述のＤＥ１９９２６５０１Ａ１には、酸素障壁（Ｓａｕｅｒｓｔｏｆｆｂａｒｒｉｅｒｅ）の必要性について記載されている。これが必要である理由は、強誘電性キャパシタを積層原理に従って形成した場合に、伝導プラグ（ｌｅｉｔｅｎｄｅｎ Ｐｌｕｇｓ）の酸化を防止するためである。この伝導プラグは、ポリシリコンまたはタングステンから構成され、半導体電極または金属被覆トラック（Ｍｅｔａｌｌｉｓｉｅｒｕｎｇｓｂａｈｎ）に、下部キャパシタ電極を接続するものである。伝導プラグ例えばＩｒ／ＩｒＯｘからなる酸素障壁とプラグとの間に、付着膜（Ｈａｆｔｓｃｈｉｃｈｔ）が形成されている。この付着膜は、プラグと酸素障壁との間の接触抵抗を少なくし、Ｉｒのシリコン化（Ｓｉｌｉｚｉｄｉｅｒｕｎｇ）をできるだけ防止するために必要なものである。従来より経験的に明らかになっていることだが、キャパシタモジュール（Ｋｏｎｄｅｎｓａｔｏｒｍｏｄｕｌｓ）を段階的にパターン化すると（つまり、酸素障壁、下部電極、強誘電体、および、キャパシタの上部電極を別々にパターン化すると）、この付着膜が酸素雰囲気での熱処理（Ｔｅｍｐｅｒｎ）中に側面から酸化され、これによって、下部キャパシタ電極の端子がプラグによって遮断される（ｕｎｔｅｒｂｒｏｃｈｅｎ）。この酸素障壁は、付着膜およびプラグを、垂直方向の酸素拡散から保護する一方、水平方向の酸素拡散からは保護できない。
【０００３】
同様に、下部キャパシタ電極がその下に位置する酸素障壁の上に重なっていることが重要であるということが、明らかになっている。この重なりが大きければ大きいほど、側面からの酸素の拡散は少なくなる。これによって、より多くのキャパシタが機能するようになる。また、付着膜とプラグとの水平な酸化がゆっくりと進むかどうか、が問題である。この付着膜は導電材料を含んでいる必要があり、この材料はパターン化されなければならない。そうでなければ、付着膜が、チップの全ての強誘電性キャパシタ間を短絡してしまう。
【０００４】
強誘電性層を備えた、市販されている全ての製品は、オフセットセル原理に従って形成されており、それらの製品の集積密度は、たったの数キロバイトから１メガバイトまでである。オフセットセル原理では、酸素障壁は必要ではない。また、積層原理では、通常、キャパシタモジュールが塩素エッチングによって段階的にパターン化される。つまり、酸素障壁、下部キャパシタ電極、強誘電体、および、上部キャパシタ電極は、塩素エッチングによって別々にパターン化される。
【０００５】
積層原理に従って形成された強誘電性キャパシタの場合、上記したように、導電性の酸素障壁が必要である。酸素障壁用の材料として、通常、Ｉｒ／ＩｒＯｘが用いられる。タングステンプラグまたはポリシリコンプラグ用の導電性付着膜には、例えば、Ｔｉ，ＴｉＮ，ＴａＳｉＮ，Ｔａ，またはＴａＮを使用できる。この付着膜は、導電性である必要があるので、パターン化される必要がある。そうでなければ、全てのキャパシタモジュールが電気的に短絡されてしまう。
【０００６】
ＵＳ５，８１１，１８１には、タンタルを含んだ付着膜を蒸着した強誘電性キャパシタの製造方法が開示されている。
【０００７】
本発明の目的は、付着膜のパターン化を行わず、同時に、その予想外に早い酸化の速度を遅くできるように、冒頭で言及したような、集積半導体メモリー用チップにおける強誘電性キャパシタの製造方法を設定することにある。
【０００８】
本発明は、強誘電性キャパシタモジュール（Ｋｏｎｄｅｎｓａｔｏｒｍｏｄｕｌｓ）の強誘電体を蒸着した後に行われる強アニール（Ｆｅｒｒｏａｎｎｅａｌ）または酸素中の熱処理工程において、付着膜を酸化させる、という観点に基づくものである。実験から明らかなように、この付着膜は、熱処理工程が長く続くほど、および、熱処理時の温度が高いほど、ますます速く酸化する。このような実験的な調査によって明らかになったのは、横方向への酸化が、酸素障壁の下ではゆっくりと進むということである。
【０００９】
上述した目的を、特許請求の範囲に従って解決する。
【００１０】
本発明では、付着膜をパターン化する必要はない。なぜなら、この付着膜は、本来なら短絡の発生するキャパシタモジュール間の領域において、強誘電体を熱処理する際に真っ先に酸化され、電気的絶縁体となるからである。
【００１１】
これによって、付着膜のパターン化を回避するだけでなく、付着膜を酸素の「ゲッタリング（捕獲材；Ｇｅｔｔｅｒｎ）」として使用できる。さらに、パターン化されない付着膜は、酸素障壁の下で、酸素がこれ以上拡散することを防止する。
【００１２】
付着膜用の材料としてＴａＳｉＮまたはＴａＮを使用することが有効である場合、例えば、酸素障壁／下部キャパシタ電極に対する反応性イオンエッチングによって、強誘電性キャパシタモジュールをパターン化する際、タンタルを、完了の目印（Ｅｎｄｐｕｎｋｔｓｉｇｎａｌ）として使用できる。
【００１３】
それに代わるものとして、選択的なエッチングを施すこともできる。この場合、付着膜の材料をエッチング停止剤（Ａｅｔｚｓｔｏｐｐ）として使用できる。これにより、中間の酸化膜を過剰エッチングによる、余分な形状隆起（Ｅｒｈｏｅｈｕｎｇ ｄｅｒ Ｔｏｐｏｇｒａｐｈｉｅ）を回避できる。
【００１４】
次に、本発明による製造方法の、現時点で（ｄｅｒｚｅｉｔ）有効な実施例を、図面に基づいて詳述する。図１は、パターン化されていない連続的な（ｄｕｒｃｈｇｅｈｅｎｄｅｎ）付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示す、集積半導体メモリーの一部を示す概略断面図である。図２は、同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。図３は、図２において円ＩＩＩに示した強誘電性キャパシタモジュールの一部を示す詳細図である。
【００１５】
図１の断面図に、２つの強誘電性キャパシタモジュール１０，１１の、酸素障壁４ａ，４ｂと、その上の下部電極部５ａ，５ｂとをそれぞれ示す。酸素障壁４ａ，４ｂと伝導プラグ１ａ，１ｂとの間には、全体に（つまり、強誘電性キャパシタを備えた、集積半導体メモリー用チップの全ての領域上に）、例えばＴａＳｉＮ，ＴａＮ，Ｔａ，ＴｉＮ，Ｔｉを含んだ、パターン化されていない付着膜３が形成されている。従って、この付着膜３は、強誘電性キャパシタの積層を形成する際に、ポリシリコンプラグまたはタングステンプラグ１ａ，１ｂの酸化を防止する酸素障壁４ａ，４ｂと、プラグ１ａ，１ｂとの間、および、伝導プラグ１ａ，１ｂ間の中間部分を充填する中間酸化膜２上の全面に位置している。
【００１６】
重要な点は、この付着膜３は、付着促進剤としての機能とは別に、プラグ１ａ，１ｂとその酸素障壁４ａ，４ｂとの間の接触抵抗を少なくし、Ｉｒのシリコン化（珪化）をできるだけ防止するために必要であるということである。
【００１７】
従って、本発明では、付着膜３をパターン化せずに残している。すなわち、付着膜３を、酸素障壁４ａ，４ｂから露出している箇所から選択的に除去していない。
【００１８】
その代わりに、付着膜３は、図２に示すように、酸素Ｏ２（濃い影線を付した（ｓｔａｒｋ ｓｃｈｒａｆｆｉｅｒｔｅｎ）矢印）によって酸化される。この酸素は、強誘電層６ａ，６ｂに対するいずれの熱処理工程の際にも発生するものである。ここで大切な点は、下部キャパシタ電極５ａ，５ｂは、酸素中での高温に耐えうる貴金属または金属酸化物を含んでいることである。このための好ましい物質としては、例えば、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯｘ，ＲｈＯｘ，ＳｒＲｕＯ３，ＬａＳｒＣｏＯｘ（略してＬＳＣＯ）といった材料、ＹＢａ２Ｃｕ３Ｏ７のようなＨＡＴ超伝導体、および、他の適切な材料を挙げられる。酸化によって、付着膜３における酸素障壁４ａ，４ｂに覆われていない部分は、電気絶縁特性のある酸化物層１３に変わる。この結果、下部キャパシタ電極は互いに電気的に絶縁される。
【００１９】
また、図３の詳細図に明示したように、付着膜３の酸化は、酸素障壁４ａ，４ｂの下にまで進行する。これによって、酸素障壁４ａ，４ｂのエッジは、酸化領域と若干重なる。
【００２０】
本発明の製造方法によって、積層原理に従って形成された強誘電性キャパシタを備えた強誘電性半導体メモリーを形成できる。このメモリーでは、付着膜３のパターン化を回避する一方、この膜を酸素の捕獲材に使用できるようになっている。さらに、パターン化されない付着膜３は、自身を介した酸素障壁４ａ，４ｂの下部への酸素の拡散をでくい止める。
【００２１】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂに反応性イオンエッチングを施すことによってパターン化を行う際、例えば、付着膜３がＴａＳｉＮまたはＴａＮを含んでいると、完了の目印としてタンタルを使用できる。
【００２２】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂを選択的にエッチングする際、付着膜３のパターン化されていない材料を、エッチング停止剤として使用できる。これによって、中間酸化膜２に、防止困難な（ｓｃｈｗｅｒ ｖｅｒｍｅｉｄｅｂａｒｅ）過剰エッチングによる余分な形状隆起を回避できる。
【図面の簡単な説明】
【図１】
パターン化されていない連続的な付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示すための、集積半導体メモリーの一部を示す概略断面図である。
【図２】
同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。
【図３】
図２において円ＩＩＩに示した、強誘電性キャパシタモジュールの一部を示す詳細図である。
【符号の説明】
１ａ，１ｂ 伝導プラグ
２ 中間酸化膜
３ 付着膜
４ａ，４ｂ 酸素障壁
５ａ，５ｂ 下部キャパシタ電極
６ａ，６ｂ 強誘電層
１０，１１ 強誘電性キャパシタ
１３ 絶縁性酸化付着膜
Ｏ２ 酸素
【０００１】
集積密度の高い半導体メモリーに使用するための強誘電性キャパシタを製造するために、強誘電性材料（例えば、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（略してＳＢＴまたはＳＢＴＮ）、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（略してＰＺＴ）、または、Ｂｉ４Ｔｉ３Ｏ１２（略してＢＴＯ）が、キャパシタの電極間の誘電体として用いられる。このキャパシタ電極材料は、Ｏ２中において高温に耐える貴金属（Ｅｄｅｌｍｅｔａｌｌ）または貴金属酸化物である。その材料として、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯｘ，ＲｈＯｘ，ＳｒＲｕＯ３，ＳａＳｒＣｏＯｘ（略してＬＳＣＯ），ＨＴ−超導電体（ＹＢａ２Ｃｕ３Ｏ７）等を挙げることができる。通常、キャパシタの形成は、技術的要求の多い積層原理（Ｓｔａｃｋｐｒｉｎｚｉｐ）、または、かなり広いチップ面積を必要とするオフセットセル原理（Ｏｆｆｓｅｔｚｅｌｌｅｎｐｒｉｎｚｉｐ）に従って行われる（参照：Ｗ． Ｈａｒｔｎｅｒ他「Ｉｎｔｅｇｒａｔｅｄ Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ（集積強誘電体）」１９９９，２６，１９７）。
【０００２】
特許請求項１の前提構成に関する上述のＤＥ１９９２６５０１Ａ１には、酸素障壁（Ｓａｕｅｒｓｔｏｆｆｂａｒｒｉｅｒｅ）の必要性について記載されている。これが必要である理由は、強誘電性キャパシタを積層原理に従って形成した場合に、伝導プラグ（ｌｅｉｔｅｎｄｅｎ Ｐｌｕｇｓ）の酸化を防止するためである。この伝導プラグは、ポリシリコンまたはタングステンから構成され、半導体電極または金属被覆トラック（Ｍｅｔａｌｌｉｓｉｅｒｕｎｇｓｂａｈｎ）に、下部キャパシタ電極を接続するものである。伝導プラグ例えばＩｒ／ＩｒＯｘからなる酸素障壁とプラグとの間に、付着膜（Ｈａｆｔｓｃｈｉｃｈｔ）が形成されている。この付着膜は、プラグと酸素障壁との間の接触抵抗を少なくし、Ｉｒのシリコン化（Ｓｉｌｉｚｉｄｉｅｒｕｎｇ）をできるだけ防止するために必要なものである。従来より経験的に明らかになっていることだが、キャパシタモジュール（Ｋｏｎｄｅｎｓａｔｏｒｍｏｄｕｌｓ）を段階的にパターン化すると（つまり、酸素障壁、下部電極、強誘電体、および、キャパシタの上部電極を別々にパターン化すると）、この付着膜が酸素雰囲気での熱処理（Ｔｅｍｐｅｒｎ）中に側面から酸化され、これによって、下部キャパシタ電極の端子がプラグによって遮断される（ｕｎｔｅｒｂｒｏｃｈｅｎ）。この酸素障壁は、付着膜およびプラグを、垂直方向の酸素拡散から保護する一方、水平方向の酸素拡散からは保護できない。
【０００３】
同様に、下部キャパシタ電極がその下に位置する酸素障壁の上に重なっていることが重要であるということが、明らかになっている。この重なりが大きければ大きいほど、側面からの酸素の拡散は少なくなる。これによって、より多くのキャパシタが機能するようになる。また、付着膜とプラグとの水平な酸化がゆっくりと進むかどうか、が問題である。この付着膜は導電材料を含んでいる必要があり、この材料はパターン化されなければならない。そうでなければ、付着膜が、チップの全ての強誘電性キャパシタ間を短絡してしまう。
【０００４】
強誘電性層を備えた、市販されている全ての製品は、オフセットセル原理に従って形成されており、それらの製品の集積密度は、たったの数キロバイトから１メガバイトまでである。オフセットセル原理では、酸素障壁は必要ではない。また、積層原理では、通常、キャパシタモジュールが塩素エッチングによって段階的にパターン化される。つまり、酸素障壁、下部キャパシタ電極、強誘電体、および、上部キャパシタ電極は、塩素エッチングによって別々にパターン化される。
【０００５】
積層原理に従って形成された強誘電性キャパシタの場合、上記したように、導電性の酸素障壁が必要である。酸素障壁用の材料として、通常、Ｉｒ／ＩｒＯｘが用いられる。タングステンプラグまたはポリシリコンプラグ用の導電性付着膜には、例えば、Ｔｉ，ＴｉＮ，ＴａＳｉＮ，Ｔａ，またはＴａＮを使用できる。この付着膜は、導電性である必要があるので、パターン化される必要がある。そうでなければ、全てのキャパシタモジュールが電気的に短絡されてしまう。
【０００６】
ＵＳ５，８１１，１８１には、タンタルを含んだ付着膜を蒸着した強誘電性キャパシタの製造方法が開示されている。
【０００７】
本発明の目的は、付着膜のパターン化を行わず、同時に、その予想外に早い酸化の速度を遅くできるように、冒頭で言及したような、集積半導体メモリー用チップにおける強誘電性キャパシタの製造方法を設定することにある。
【０００８】
本発明は、強誘電性キャパシタモジュール（Ｋｏｎｄｅｎｓａｔｏｒｍｏｄｕｌｓ）の強誘電体を蒸着した後に行われる強アニール（Ｆｅｒｒｏａｎｎｅａｌ）または酸素中の熱処理工程において、付着膜を酸化させる、という観点に基づくものである。実験から明らかなように、この付着膜は、熱処理工程が長く続くほど、および、熱処理時の温度が高いほど、ますます速く酸化する。このような実験的な調査によって明らかになったのは、横方向への酸化が、酸素障壁の下ではゆっくりと進むということである。
【０００９】
上述した目的を、特許請求の範囲に従って解決する。
【００１０】
本発明では、付着膜をパターン化する必要はない。なぜなら、この付着膜は、本来なら短絡の発生するキャパシタモジュール間の領域において、強誘電体を熱処理する際に真っ先に酸化され、電気的絶縁体となるからである。
【００１１】
これによって、付着膜のパターン化を回避するだけでなく、付着膜を酸素の「ゲッタリング（捕獲材；Ｇｅｔｔｅｒｎ）」として使用できる。さらに、パターン化されない付着膜は、酸素障壁の下で、酸素がこれ以上拡散することを防止する。
【００１２】
付着膜用の材料としてＴａＳｉＮまたはＴａＮを使用することが有効である場合、例えば、酸素障壁／下部キャパシタ電極に対する反応性イオンエッチングによって、強誘電性キャパシタモジュールをパターン化する際、タンタルを、完了の目印（Ｅｎｄｐｕｎｋｔｓｉｇｎａｌ）として使用できる。
【００１３】
それに代わるものとして、選択的なエッチングを施すこともできる。この場合、付着膜の材料をエッチング停止剤（Ａｅｔｚｓｔｏｐｐ）として使用できる。これにより、中間の酸化膜を過剰エッチングによる、余分な形状隆起（Ｅｒｈｏｅｈｕｎｇ ｄｅｒ Ｔｏｐｏｇｒａｐｈｉｅ）を回避できる。
【００１４】
次に、本発明による製造方法の、現時点で（ｄｅｒｚｅｉｔ）有効な実施例を、図面に基づいて詳述する。図１は、パターン化されていない連続的な（ｄｕｒｃｈｇｅｈｅｎｄｅｎ）付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示す、集積半導体メモリーの一部を示す概略断面図である。図２は、同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。図３は、図２において円ＩＩＩに示した強誘電性キャパシタモジュールの一部を示す詳細図である。
【００１５】
図１の断面図に、２つの強誘電性キャパシタモジュール１０，１１の、酸素障壁４ａ，４ｂと、その上の下部電極部５ａ，５ｂとをそれぞれ示す。酸素障壁４ａ，４ｂと伝導プラグ１ａ，１ｂとの間には、全体に（つまり、強誘電性キャパシタを備えた、集積半導体メモリー用チップの全ての領域上に）、例えばＴａＳｉＮ，ＴａＮ，Ｔａ，ＴｉＮ，Ｔｉを含んだ、パターン化されていない付着膜３が形成されている。従って、この付着膜３は、強誘電性キャパシタの積層を形成する際に、ポリシリコンプラグまたはタングステンプラグ１ａ，１ｂの酸化を防止する酸素障壁４ａ，４ｂと、プラグ１ａ，１ｂとの間、および、伝導プラグ１ａ，１ｂ間の中間部分を充填する中間酸化膜２上の全面に位置している。
【００１６】
重要な点は、この付着膜３は、付着促進剤としての機能とは別に、プラグ１ａ，１ｂとその酸素障壁４ａ，４ｂとの間の接触抵抗を少なくし、Ｉｒのシリコン化（珪化）をできるだけ防止するために必要であるということである。
【００１７】
従って、本発明では、付着膜３をパターン化せずに残している。すなわち、付着膜３を、酸素障壁４ａ，４ｂから露出している箇所から選択的に除去していない。
【００１８】
その代わりに、付着膜３は、図２に示すように、酸素Ｏ２（濃い影線を付した（ｓｔａｒｋ ｓｃｈｒａｆｆｉｅｒｔｅｎ）矢印）によって酸化される。この酸素は、強誘電層６ａ，６ｂに対するいずれの熱処理工程の際にも発生するものである。ここで大切な点は、下部キャパシタ電極５ａ，５ｂは、酸素中での高温に耐えうる貴金属または金属酸化物を含んでいることである。このための好ましい物質としては、例えば、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｈ，Ｒｕ，ＲｕＯｘ，ＩｒＯｘ，ＲｈＯｘ，ＳｒＲｕＯ３，ＬａＳｒＣｏＯｘ（略してＬＳＣＯ）といった材料、ＹＢａ２Ｃｕ３Ｏ７のようなＨＡＴ超伝導体、および、他の適切な材料を挙げられる。酸化によって、付着膜３における酸素障壁４ａ，４ｂに覆われていない部分は、電気絶縁特性のある酸化物層１３に変わる。この結果、下部キャパシタ電極は互いに電気的に絶縁される。
【００１９】
また、図３の詳細図に明示したように、付着膜３の酸化は、酸素障壁４ａ，４ｂの下にまで進行する。これによって、酸素障壁４ａ，４ｂのエッジは、酸化領域と若干重なる。
【００２０】
本発明の製造方法によって、積層原理に従って形成された強誘電性キャパシタを備えた強誘電性半導体メモリーを形成できる。このメモリーでは、付着膜３のパターン化を回避する一方、この膜を酸素の捕獲材に使用できるようになっている。さらに、パターン化されない付着膜３は、自身を介した酸素障壁４ａ，４ｂの下部への酸素の拡散をでくい止める。
【００２１】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂに反応性イオンエッチングを施すことによってパターン化を行う際、例えば、付着膜３がＴａＳｉＮまたはＴａＮを含んでいると、完了の目印としてタンタルを使用できる。
【００２２】
酸素障壁４ａ，４ｂおよび／または下部キャパシタ電極５ａ，５ｂを選択的にエッチングする際、付着膜３のパターン化されていない材料を、エッチング停止剤として使用できる。これによって、中間酸化膜２に、防止困難な（ｓｃｈｗｅｒ ｖｅｒｍｅｉｄｅｂａｒｅ）過剰エッチングによる余分な形状隆起を回避できる。
【図面の簡単な説明】
【図１】
パターン化されていない連続的な付着膜を備えた、積層原理によって形成された強誘電性キャパシタモジュールのパターン化を示すための、集積半導体メモリーの一部を示す概略断面図である。
【図２】
同様に、強誘電体の蒸着後に実施する、付着膜の露出領域を酸化するための熱処理工程を示すための、半導体メモリーの一部を示す概略的断面図である。
【図３】
図２において円ＩＩＩに示した、強誘電性キャパシタモジュールの一部を示す詳細図である。
【符号の説明】
１ａ，１ｂ 伝導プラグ
２ 中間酸化膜
３ 付着膜
４ａ，４ｂ 酸素障壁
５ａ，５ｂ 下部キャパシタ電極
６ａ，６ｂ 強誘電層
１０，１１ 強誘電性キャパシタ
１３ 絶縁性酸化付着膜
Ｏ２ 酸素
Claims (6)
- 集積半導体メモリー用チップにおける強誘電性キャパシタの製造方法であって、
強誘電性キャパシタを積層原理に従って形成し、
この強誘電性キャパシタ（１０，１１）の金属下部キャパシタ電極（５ａ，５ｂ）と、
強誘電性キャパシタ（１０，１１）の下に位置する半導体電極または金属被覆トラックに下部キャパシタ電極（５ａ，５ｂ）を接続する、伝導プラグ（１ａ，１ｂ）との間に、酸素障壁（４ａ，４ｂ）を形成し、
上記プラグ（１ａ，１ｂ）と、酸素障壁（４ａ，４ｂ）との間に、導電材料からなる付着膜（３）を形成する製造方法において、
上記付着膜（３）を、強誘電性キャパシタ（１０，１１）を有する領域にパターン化せずに形成し、
付着膜（３）における、酸素障壁（４ａ，４ｂ）に覆われていない部分を熱処理工程によって酸化し、それによって絶縁層（１３）に変えることを特徴とする、製造方法。 - 上記熱処理工程が、強誘電性キャパシタ（１０，１１）における蒸着された強誘電体（６ａ，６ｂ）に施される熱処理工程であることを特徴とする、請求項１に記載の製造方法。
- 上記付着膜（３）がＴａを含んでいることを特徴とする、請求項１または２に記載の製造方法。
- 上記伝導プラグが、ポリシリコンまたはタングステンから構成されていることを特徴とする、請求項１〜３のいずれかに記載の製造方法。
- 上記付着膜（３）の酸化部分（１３）が、酸素障壁（４ａ，４ｂ）のエッジ領域の下に若干延びていることを特徴とする、請求項１〜４のいずれかに記載の製造方法。
- 請求項１〜５のいずれかに記載の方法における、集積半導体メモリー用チップの製造での使用。
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