JP3676381B2 - バリアのない半導体メモリ装置の製造方法 - Google Patents
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Description
従来技術
本発明は集積半導体メモリ装置の製造方法及びこの方法によって製造される半導体メモリ装置に関する。
【0002】
半導体ベース上のメモリ装置は通常は複数のメモリセルから構成される。これらメモリセルはそれぞれ選択トランジスタ及びこの選択トランジスタに接続されたメモリコンデンサを有する。このような半導体メモリ装置の製造中には通常の場合第1の電極は導電性接続部の上に被着され、それぞれ導電性接続部のうちの1つは第1の電極のうちの1つをそれぞれ選択トランジスタのうちの1つに接続する。第1の電極の上にメモリ誘電体が被着され、このメモリ誘電体の上にまた第2の電極が被着され、この結果、第1の電極及び第2の電極ならびにこれら電極の間に存在するメモリ誘電体はメモリコンデンサを形成する。このメモリコンデンサは選択トランジスタのうちの1つに導電的に接続される。
【0003】
新しいタイプの強誘電体材料をメモリコンデンサのメモリ誘電体として使用することによって次のような半導体メモリの製造が可能である。すなわち、この半導体メモリは電荷の形式で格納されるこの半導体メモリの情報を給電電圧のなくなった後でも失わないし、この半導体メモリのメモリ内容を発生するリーク電流のために規則的な間隔でリフレッシュする必要がない。
【0004】
これまで周知の大部分のこのような強誘電体材料を使用する場合には半導体プロセス中のこのような強誘電体材料の処理がクリティカルである。大抵のこのような強誘電体材料のデポジションは高い温度において酸素を含む雰囲気の中で行われる。メモリ誘電体を第1の電極の上に被着し、この第1の電極がまた導電性接続部を介して選択トランジスタのうちの1つに接続される上述の方法においてこのような強誘電体材料を使用することは、結果的に導電性接続部の酸化をもたらす。というのも、酸素がこの強誘電体材料のデポジションの間に第1の電極を貫いて導電性接続部の方向に浸透し、導電性接続部を酸化するからである。導電性接続部の酸化はメモリセルのメモリコンデンサと選択トランジスタとの間の電気的接続の遮断を意味し、このためこのメモリセルはもはや機能できなくなる。
【0005】
強誘電体のメモリ誘電体のデポジションの間の導電性接続部の酸化を回避するための解決法は、導電性接続部と第1の電極との間にバリア層を設けることであり、このバリア層は導電性を持つが酸化及び酸素の浸透拡散に対する抵抗性を持たなくてはならない。バリア層の使用における欠点は、導電性も酸素に対する不透過性及び酸化に対する抵抗性も有し、さらに適当なやり方で導電性接続部の上に被着することができる適当な材料を探すことの難しさである。
【0006】
バリア層を使用することなしに強誘電体のメモリ誘電体を有する集積半導体メモリ装置を製造する方法は米国特許第5439840号明細書に記述されている。ここに記述されている方法では、第1の電極、メモリ誘電体及び第2の電極をデポジットプロセスにおいて絶縁層の上に被着し、この絶縁層を選択トランジスタの上に設ける。次に第2の電極、メモリ誘電体、第1の電極及び絶縁層を貫通し選択トランジスタまでコンタクトホールを製造する。このコンタクトホールによって第2の電極を選択トランジスタに接続することができる。この場合、不利な点は、とりわけ第1の電極を第2の電極から絶縁させるためにさらに別の絶縁層をコンタクトホールに設けることの面倒さである。
【0007】
本発明の課題は、製造すべきメモリコンデンサのメモリ誘電体の製造のために強誘電体材料を使用でき、さらに導電性接続部と第1の電極との間にバリア層を使用しなくてもよく、この結果上記の欠点が発生しない集積半導体メモリ装置の製造の方法を提供し、ならびに本発明の方法によって製造される半導体メモリ装置を提供することである。
【0008】
上記課題は、請求項1記載の発明では以下の方法ステップを有する集積半導体メモリ装置の製造のための方法によって達成される、すなわち、
それぞれがソースドレイン領域及び1つのゲート領域を有する選択トランジスタに、絶縁層を被着させる方法ステップと、
絶縁層に選択トランジスタのそれぞれのソース領域まで達するコンタクトホールをそれぞれ設ける方法ステップと、
第1のコンタクトプラグをコンタクトホールの中に形成する方法ステップと、
第1の電極を形成するために、電極材料から成る第1の層を絶縁層の表面及び第1のコンタクトプラグの表面にデポジットする方法ステップと、
それぞれの第1のコンタクトプラグの表面の上にある第1の電極の電極材料から成る第1の層と、それぞれのコンタクトホールに隣接する領域の第1の電極の電極材料から成る第1の層とを除去し、この結果第1のコンタクトプラグの表面並びに絶縁層の表面のコンタクトホールに隣接する領域を露出させ、第1の電極を形成する方法ステップと、
強誘電体層をそれぞれの第1の電極の上と、それぞれの第1のコンタクトプラグの露出された表面の上と、絶縁層の表面のコンタクトホールに隣接する領域の上とにデポジットする方法ステップと、
第2の電極を設けるために、強誘電体層の上に電極材料から成る第2の層をデポジットし、電極材料から成る第2の層において第2の電極を形成する方法ステップと、
それぞれの第1のコンタクトプラグの表面の上にある強誘電体層と、第1のコンタクトプラグの上の領域にある第2の電極の電極材料から成る第2の層とを除去し、この際強誘電体層のコンタクトホールに隣接する部分を保たれたままにする方法ステップと、
第1のコンタクトプラグのそれぞれの表面に第2のコンタクトプラグをそれぞれデポジットし、この結果第2の電極とそれぞれの第1のコンタクトプラグとの間に導電的な接続を生じさせ、コンタクトホールと隣接する強誘電体層の保たれたままにされた部分が第2のコンタクトプラグをそれぞれの第1の電極から分離させる方法ステップとを有する集積半導体メモリ装置の製造のための方法によって達成される。
【0009】
さらに上記課題は、請求項2記載の発明では以下の方法ステップを有する集積半導体メモリ装置の製造のための方法によって達成される、すなわち、
それぞれがソースドレイン領域及び1つのゲート領域を有する選択トランジスタに、絶縁層を被着させる方法ステップと、
絶縁層に選択トランジスタのそれぞれのソース領域まで達するコンタクトホールをそれぞれ設ける方法ステップと、
コンタクトプラグをコンタクトホールの中に形成する方法ステップと、
第1の電極を形成するために、電極材料から成る第1の層を絶縁層の表面及びコンタクトプラグの表面にデポジットする方法ステップと、
それぞれのコンタクトプラグの表面の上にある第1の電極の電極材料から成る第1の層と、それぞれのコンタクトホールに隣接する領域の第1の電極の電極材料から成る第1の層とを除去し、この結果コンタクトプラグの表面並びに絶縁層の表面のコンタクトホールに隣接する領域を露出させ、第1の電極を形成する方法ステップと、
強誘電体層をそれぞれの第1の電極の上と、それぞれのコンタクトプラグの露出された表面の上と、絶縁層の表面のコンタクトホールに隣接する領域の上とにデポジットする方法ステップと、
それぞれのコンタクトプラグの表面の上にある強誘電体層を除去し、この際強誘電体層のコンタクトホールに隣接する部分を保たれたままにする方法ステップと、
第2の電極を設けるために、電極材料から成る第2の層を強誘電体層並びにコンタクトプラグの表面にデポジットし、電極材料から成る第2の層において第2の電極をコンタクトプラグとの間に導電的な接続を生じさせ形成し、コンタクトホールと隣接する強誘電体層の保たれたままにされた部分がコンタクトプラグの表面の上にある第2の電極の部分をそれぞれの第1の電極から分離させる方法ステップとを有する集積半導体メモリ装置の製造のための方法によって達成される。
【0010】
上記課題は、請求項3記載の発明では以下の方法ステップを有する集積半導体メモリ装置の製造のための方法によって達成される、すなわち、
それぞれがソースドレイン領域及び1つのゲート領域を有する選択トランジスタに、絶縁層を被着させる方法ステップと、
絶縁層に選択トランジスタのそれぞれのソース領域まで達するコンタクトホールをそれぞれ設ける方法ステップと、
コンタクトプラグをコンタクトホールの中に形成する方法ステップと、
補助層を絶縁層の表面の上に被着させる方法ステップと、
補助層に切欠部を形成し、コンタクトプラグの表面及び絶縁層の表面のコンタクトホールに隣接する領域を露出させる方法ステップと、
第1の電極を形成するために、電極材料から成る第1の層を補助層の表面及び絶縁層の表面及びコンタクトプラグの表面にデポジットする方法ステップと、
それぞれのコンタクトプラグの表面の上にある第1の電極の電極材料から成る第1の層と、それぞれのコンタクトホールに隣接する領域の第1の電極の電極材料から成る第1の層とを除去し、この結果コンタクトプラグ)の表面並びに絶縁層の表面のコンタクトホールに隣接する領域を露出させ、第1の電極を形成する方法ステップと、
強誘電体層をそれぞれの第1の電極の上と、それぞれのコンタクトプラグの露出された表面の上と、絶縁層の表面のコンタクトホールに隣接する領域の上とにデポジットする方法ステップと、
それぞれのコンタクトプラグの表面の上にある強誘電体層を除去し、この際強誘電体層のコンタクトホールに隣接する部分を保たれたままにする方法ステップと、
第2の電極を設けるために、電極材料から成る第2の層を強誘電体層並びにコンタクトプラグの表面にデポジットし、電極材料から成る第2の層において第2の電極をコンタクトプラグとの間に導電的な接続を生じさせ形成し、コンタクトホールと隣接する強誘電体層の保たれたままにされた部分がコンタクトプラグの表面の上にある第2の電極の部分をそれぞれの第1の電極から分離させる方法ステップとを有する集積半導体メモリ装置の製造のための方法によって達成される。
【0011】
上記課題は、請求項6記載の発明では、以下の複数の同種のメモリセルから成る集積半導体メモリ装置によって達成される、すなわち、
選択トランジスタを有し、選択トランジスタの上には絶縁層が存在し、
選択トランジスタのソース領域の上の絶縁層にコンタクトホールを有し、第1のコンタクトプラグがコンタクトホールの中にあり、さらに第1のコンタクトプラグがソース領域と導電的に接続されており、
第1の電極を有し、第1の電極は絶縁層の表面に設けられており、第1の電極はコンタクトホールの上と、絶縁層の上でコンタクトホールと隣接する領域の上とに切欠部を有しており、
強誘電体層を有し、強誘電体層は第1の電極から絶縁層の上でコンタクトホールと隣接する領域の上にわたって設けられており、
第2の電極を有し、第2の電極は強誘電体層上に設けられており、さらに第2の電極は強誘電体層によって第1の電極から分離されており、
第2のコンタクトプラグを有し、第2のコンタクトプラグは第2の電極を第1のコンタクトプラグに導電的に接続し、さらに第2のコンタクトプラグは絶縁層の上でコンタクトホールと隣接する領域の上に設けられた部分の強誘電体層によって第1の電極から分離されている、複数の同種のメモリセルから成る集積半導体メモリ装置によって達成される。
【0012】
さらに上記課題は、請求項8記載の発明では、以下の複数の同種のメモリセルから成る集積半導体メモリ装置によって達成される、すなわち、
選択トランジスタを有し、選択トランジスタの上には絶縁層が存在し、
選択トランジスタのソース領域の上の絶縁層にコンタクトホールを有し、コンタクトプラグがコンタクトホールの中にあり、さらにコンタクトプラグがソース領域と導電的に接続されており、
構造化された補助層を絶縁層の表面の上に有し、補助層はコンタクトホール及び絶縁層の上でコンタクトホールと隣接する領域に切欠部を有し、
第一の電極を有し、第1の電極は補助層の上から絶縁層の表面にわたって設けられており、さらに第1の電極はコンタクトホールの上と、絶縁層の上でコンタクトホールと隣接する領域の上とに切欠部を有しており、
強誘電体層を有し、強誘電体層は第1の電極の上から絶縁層の上でコンタクトホールと隣接する領域の上にわたって設けられており、
第2の電極を有し、第2の電極はコンタクトプラグと導電的に接続されており、さらに第2の電極は絶縁層の上でコンタクトホールと隣接する領域の上に設けられた部分の強誘電体層によって第1の電極から分離されている、複数の同種のメモリセルから成る集積半導体メモリ装置によって達成される。
【0013】
本発明の実施形態によればメモリ誘電体として考慮の対象になる公知の大部分の強誘電体材料の強誘電体特性は温度依存性を有する。これらの強誘電体材料はこれらの強誘電体に固有の温度より下では強誘電体の状態を呈し、他方でこれらの強誘電体材料はこれら固有の温度より上では常誘電体の状態を呈し、常誘電体状態における誘電率は従来使用されたメモリ誘電体の誘電率よりもはるかに高い。この温度よりも下だと強誘電体特性が生じるという温度は幾つかの強誘電体材料では非常に低い。この結果、技術的な視点からはただ常誘電体状態においてのみこれらの強誘電体材料を使用することが考慮の対象になる。これらの強誘電体材料の誘電率は常誘電体状態でそれぞれ10より大きい値であり、有利には100より大きい値である。
【0014】
本発明の実施形態では、メモリ誘電体としてそれぞれ10より大きい誘電率の材料を使用する。このような材料は例えば前述の強誘電体材料である。これらの強誘電体材料はこれらに固有の温度より上で使用される。
【0015】
本発明の実施形態では、酸化誘電体をメモリ誘電体として使用する。これらの物質の種類には例えばSBTN SrBi2(Ta1-XNbX)2O9,PZT Pb(Zr,Ti)O3,BST(Ba,Sr)TiO3又はST SrTiO3が属する。一般式。Pb(Zr,Ti)O3はPbZrXTi1-XO3を表す。ZrとTiの割合はこのサブストレートにおいて変化しうる。ZrとTiとの比がこの誘電体の温度特性を確定する。つまり、この温度より下ではこのサブストレートは強誘電体特性を有し乃至はこの温度より上ではこのサブストレートは常誘電体特性を有するということを決める温度を確定する。一般式(Ba,Sr)TiO3はBaXSr1-XTiO3を表し、このサブストレートにおいて温度特性はBaのSrに対する比によって確定される。上記の物質のリストは決して完全ではない。これらの物質のうちの1つをメモリ誘電体として選択することは、製造方法における処理ファクタにも半導体メモリ装置の使用中のファクタ、例えば周囲温度にも決定的に依存する。
【0016】
本発明を次に実施例に関連して図面に基づいて詳しく説明する。
図1は、半導体メモリ装置の製造のための様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
図2は、方法ステップの間の半導体メモリ装置の部分の平面図である。
図3は、さらに別の方法ステップの間の半導体メモリ装置の部分の平面図である。
図4は、半導体メモリ装置の製造のための第2の方法の様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
図5は、半導体メモリ装置の製造のためのさらに別の方法の様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
図6は、半導体メモリ装置の製造のための第4の方法の様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
図7は、本発明の方法により製造される半導体メモリ装置の断面図である。
図8は、本発明の方法により製造される半導体メモリ装置の断面図である。
【0017】
以下の図面では特にことわらない限り同一の参照符号は同一の意味を有する同一の部分を示す。
【0018】
図1では、集積半導体メモリ装置を製造するための本発明の方法を図1a〜1eまでに図示された複数の方法ステップに基づいて説明する。
【0019】
図1aは、半導体ボディ14を有する選択トランジスタ2から成る装置の部分の断面図である。この半導体ボディ14の上に絶縁層10が設けられている。この図に図示された2つの選択トランジスタ2は共通のドレイン領域6ならびにそれぞれソース領域4及びゲート8を有している。ソース領域及びドレイン領域4、6は半導体ボディ14にあり、他方でゲート8はこの半導体ボディ14の上にある絶縁層10に設けられており、この半導体ボディ14から絶縁層10の部分によって分離されている。この絶縁層10に設けられたゲート8は例えばポリシリコンから成り、他方でソース領域及びドレイン領域4、6は半導体ボディ14の導電形に対してコンプリメンタリにドープされた半導体ボディ14の領域であればよい。ビットライン7は両方の選択トランジスタ2の共通ドレイン領域6に接続されている。絶縁層10にはソース領域4の上にそれぞれコンタクトホール12があり、このコンタクトホール12には第1のコンタクトプラグ16がある。このコンタクトプラグ16はそれぞれソース領域4のうちの1つと導電的に接続されている。絶縁層10の第1の主平面20には第1の電極18が設けられ、この第1の電極18は切欠部17を有する。この結果、第1のコンタクトプラグの表面19ならびにこの表面19に隣接する第1の主平面20の領域は上方に向かって露出している。第1の電極18を絶縁層10に良好に付着させるために、第1の電極18と絶縁層10との間に付着剤、例えば二酸化チタンTiO2から成る層を被着することもできる。
【0020】
図面を見やすくするために、以下の図面では半導体ボディ14ならびに選択トランジスタ2及びビットライン7の図示を省略する。すべての図面において半導体メモリ装置の他の配線導体レベルの図示を省略する。
【0021】
図2には図1aに図示された装置の平面図が示されている。図2に示された部分は第1の電極18を示し、この第1の電極18はこの場合には5つの矩形の切欠部を有する。このため、コンタクトプラグ16ならびに絶縁層10の第1の主平面20の隣接する領域は上方に向かって露出している。
【0022】
図1bは次の方法ステップの後の図1aに図示された装置を示している。この方法ステップでは、誘電体層22が第1の主平面20の方向にデポジットされる。この結果、第1の電極18、第1のコンタクトプラグ16の表面19及び第1の電極18の切欠部17において露出している第1の主平面20の領域が被覆されている。図1bではさらに第1のコンタクトプラグ16の酸化された領域26が図示されており、この酸化された領域26は高い温度で酸素を含んだ雰囲気の中での誘電体層22のデポジションの間に生じうる。
【0023】
図1cは、後続の方法ステップの後の図1bに図示された装置を示している。この方法ステップでは、第2の電極24が誘電体層22の上に製造される。第2の電極24の製造は例えば電極材料から成る第2の層を第1の主平面20の方向にデポジットすることによって行われ、この第2の層は続いて例えば異方性エッチングによって第2の電極24の平面の複数の区間に分割される。第1の電極18、誘電体層22及び第2の電極24は半導体メモリ装置のメモリコンデンサを形成し、第1の電極18はここに図示された実施例では複数のメモリコンデンサにとって共通である。
【0024】
図3は図1cに図示された装置の平面図を示している。第2の電極24ならび第2の電極24の間に露出した誘電体層22が図示されている。さらに図3ではコンタクトホール12のうちの1つ及び第1の電極18の切欠部17のうちの1つが第2の電極24のうちの1つの下に破線で示されている。
【0025】
図1dは後続の方法ステップの後の図1cに図示された装置を示している。この方法ステップでは、第1のコンタクトプラグ16がこのコンタクトプラグ16の上にある誘電体層22を部分的に除去することによって及び第2の電極24を部分的に除去することによって上方に向かって露出される。この第1のコンタクトプラグ16の露出のための方法ステップの間に、このコンタクトプラグ16の酸化された領域26も除去される。第1のコンタクトプラグ16の露出は例えば誘電体層22及び第2の電極24の異方性エッチングによって行われる。
【0026】
図1eは後続の方法ステップの後の図1dに図示された装置を示している。この方法ステップでは第2のコンタクトプラグ28が、露出された第1のコンタクトプラグ16の上に製造される。この結果、それぞれ第1のコンタクトプラグ16のうちの1つは第2のコンタクトプラグ28のうちの1つを介してそれぞれ第2の電極24のうちの1つに導電的に接続される。両方のコンタクトプラグ16、28及び電極18、24の材料としては多数の導電性材料が考慮に入る。とりわけプラチナは電極材料としても第2のコンタクトプラグ28の材料としてもよく適している。さらに別の適当な材料は例えばポリシリコンである。
【0027】
図1d及び図1eに図示されているように、第1のコンタクトプラグ16の露出の場合には、主平面20におけるコンタクトホール12の周りの誘電体層22の部分は保たれたままである。誘電体層22のこの部分は製造された第2のコンタクトプラグ28を第1の電極18から分離する。
【0028】
誘電体層22のデポジションの後で第1のコンタクトプラグ16の酸化をもたらしうる別のプロセスが発生しない場合には、第1のコンタクトプラグ16を誘電体層22のデポジションの後で既に露出させ、続いて第2の電極24を製造することも考えられる。この結果、独自の方法ステップで第2のコンタクトプラグ28を製造することを放棄することもできる。
【0029】
この修正された方法は図4において図4a及び図4bに基づいて図示されている。
【0030】
図4aは、第1のコンタクトプラグ16が上方に向かって露出される方法ステップの後の図1bに図示された装置を示している。この装置では、誘電体層22が第1の電極18及び第1のコンタクトプラグ16ならびに第1の主平面20の露出された領域の上にデポジットされていた。第1のコンタクトプラグ16の露出は例えば第1のコンタクトプラグ16の上にある誘電体層22の異方性エッチングによって行われる。この過程において第1の主平面20上にコンタクトホール12に続いて誘電体層22の一部分が取り残される。
【0031】
図4bは次の方法ステップの後の図4aに図示された装置を示している。この方法ステップでは、第2の電極24が誘電体層22の上に製造され、この第2の電極24は第2のコンタクトプラグ16と直接接触している。続く第2のコンタクトプラグ28の製造を放棄することができ(図1参照)、この第2のコンタクトプラグ28は第2の電極24に統合された構成要素である。第2の電極24の製造は例えば電極材料から成る第2の層を第2の主平面20の方向にデポジットすることによって行われ、第2の層は引き続いて第2の電極24の大きさに相応する大きさの区間に分割される。図4bに図示された装置の平面図は図3に図示された半導体メモリ装置の平面図に相応する。
【0032】
本発明の方法は、電極材料から成る第1の層のデポジションの前に、選択トランジスタ2から成る装置の第1の主平面20の上に補助層30を被着させる構成を有する。
【0033】
図5aは選択トランジスタ2から成る装置の断面図であり、この装置の第1の主平面20の上には補助層30が被着されている。この補助層30は切欠部32を有する。この切欠部32は、第1のコンタクトプラグ16ならびに第1の主平面20のコンタクトホール12に隣接する領域が上方に向かって露出するように形成されている。
【0034】
後続の方法ステップ、すなわち第1の電極18の製造、誘電体層22のデポジション、第2の電極24の製造、第1のコンタクトプラグ16の露出及び場合によっては第2のコンタクトプラグ28の製造は上述のように行われる。
【0035】
図5bにはこの方法によって製造される半導体メモリ装置の部分の断面図が図示されている。この図示された半導体メモリ装置の製造の際には、第1のコンタクトプラグ16は誘電体層22のデポジションに続いて露出される。このため第2の電極24は直接第1のコンタクトプラグ16と導電的に接続される。図5bから見て取れることは、補助層30を使用した場合の第1の電極18、誘電体層22及び第2の電極24から形成されるメモリコンデンサのコンデンサ面積が、図1c又は図4bに図示されているように補助層を使用しないで製造されたメモリコンデンサのコンデンサ面積よりも大きいことである。コンデンサ面積の増大は、補助層30の側面34の分だけ増大した面積から生じている。この補助層30の側面34の分だけ増大した面積はメモリコンデンサの製造のために使用される。
【0036】
コンデンサ面積を増大するための補助層30は、高い第1の電極18を第1の主平面20の上に被着する場合には放棄してもよい。これは図6aに図示されている。メモリ誘電体22のデポジション及び第2の電極24の製造の後で、図6bに断面図として図示されている半導体メモリ装置が生じる。このメモリコンデンサは第1及び第2の電極18、24ならびにこれら第1の電極18と第2の電極24の間にあるメモリ誘電体22によって形成される。
【0037】
図7は図6に図示された半導体メモリ装置を示しており、第2の電極を製造するために電極材料から成る第2の層を構造化するステップにおいて、電極材料から成る第2の層ならびにメモリ誘電体22が第1の主平面20に対して平行に延在する第1の電極18の領域から完全に除去されている。第2の電極は完全に第1の電極18の切欠部17の内部に存在し、さらにメモリ誘電体22によってこの第1の電極18から分離されている。第1の電極18は上方に向かって露出している。これとは対照的に、図8に図示された実施例ではメモリ誘電体22の層は第1の電極18の上に絶縁のために保持されている。第2の電極24のエッチバックは例えば気相エッチング(Gasphasenaetzung)によって行われる。
【図面の簡単な説明】
【図1】半導体メモリ装置の製造のための様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
【図2】方法ステップの間の半導体メモリ装置の部分の平面図である。
【図3】さらに別の方法ステップの間の半導体メモリ装置の部分の平面図である。
【図4】半導体メモリ装置の製造のための第2の方法の様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
【図5】半導体メモリ装置の製造のためのさらに別の方法の様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
【図6】半導体メモリ装置の製造のための第4の方法の様々な方法ステップの間の半導体メモリ装置の個々の断面図である。
【図7】本発明の方法により製造される半導体メモリ装置の断面図である。
【図8】本発明の方法により製造される半導体メモリ装置の断面図である。
Claims (10)
- 集積半導体メモリ装置の製造のための方法において、該方法は以下の方法ステップを有する、すなわち、
それぞれがソースドレイン領域(4、6)及び1つのゲート領域(8)を有する選択トランジスタ(2)に、絶縁層(10)を被着させる方法ステップと、
前記絶縁層(10)に前記選択トランジスタ(2)のそれぞれのソース領域(4)まで達するコンタクトホール(12)をそれぞれ設ける方法ステップと、
第1のコンタクトプラグ(16)を前記コンタクトホール(12)の中に形成する方法ステップと、
第1の電極(18)を形成するために、電極材料から成る第1の層を前記絶縁層(10)の表面(20)及び前記第1のコンタクトプラグ(16)の表面(19)にデポジットする方法ステップと、
それぞれの第1のコンタクトプラグ(16)の表面(19)の上にある前記第1の電極(18)の前記電極材料から成る第1の層と、それぞれのコンタクトホール(12)に隣接する領域の前記第1の電極(18)の前記電極材料から成る第1の層とを除去し、この結果該第1のコンタクトプラグ(16)の表面(19)並びに前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域を露出させ、第1の電極を形成する方法ステップと、
強誘電体層(22)をそれぞれの前記第1の電極(18)の上と、それぞれの第1のコンタクトプラグ(16)の露出された表面(19)の上と、前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域の上とにデポジットする方法ステップと、
第2の電極(24)を設けるために、前記強誘電体層(22)の上に電極材料から成る第2の層をデポジットし、該電極材料から成る第2の層において前記第2の電極(24)を形成する方法ステップと、
それぞれの前記第1のコンタクトプラグ(16)の表面(19)の上にある前記強誘電体層(22)と、前記第1のコンタクトプラグ(16)の上の領域にある前記第2の電極(24)の電極材料から成る第2の層とを除去し、この際前記強誘電体層(22)の前記コンタクトホール(12)に隣接する部分を保たれたままにする方法ステップと、
前記第1のコンタクトプラグ(16)のそれぞれの表面に第2のコンタクトプラグ(28)をそれぞれデポジットし、この結果前記第2の電極(24)とそれぞれの前記第1のコンタクトプラグ(16)との間に導電的な接続を生じさせ、前記コンタクトホール(12)と隣接する前記強誘電体層(22)の保たれたままにされた部分が前記第2のコンタクトプラグ(28)をそれぞれの前記第1の電極(18)から分離させる方法ステップとを有する集積半導体メモリ装置の製造のための方法。 - 集積半導体メモリ装置の製造のための方法において、該方法は以下の方法ステップを有する、すなわち、
それぞれがソースドレイン領域(4、6)及び1つのゲート領域(8)を有する選択トランジスタ(2)に、絶縁層(10)を被着させる方法ステップと、
前記絶縁層(10)に前記選択トランジスタ(2)のそれぞれのソース領域(4)まで達するコンタクトホール(12)をそれぞれ設ける方法ステップと、
コンタクトプラグ(16)を前記コンタクトホール(12)の中に形成する方法ステップと、
第1の電極(18)を形成するために、電極材料から成る第1の層を前記絶縁層(10)の表面(20)及び前記コンタクトプラグ(16)の表面(19)にデポジットする方法ステップと、
それぞれのコンタクトプラグ(16)の表面(19)の上にある前記第1の電極(18)の前記電極材料から成る第1の層と、それぞれのコンタクトホール(12)に隣接する領域の前記第1の電極(18)の前記電極材料から成る第1の層とを除去し、この結果該コンタクトプラグ(16)の表面(19)並びに前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域を露出させ、第1の電極を形成する方法ステップと、
強誘電体層(22)をそれぞれの前記第1の電極(18)の上と、それぞれのコンタクトプラグ(16)の露出された表面(19)の上と、前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域の上とにデポジットする方法ステップと、
それぞれの前記コンタクトプラグ(16)の表面(19)の上にある前記強誘電体層(22)を除去し、この際前記強誘電体層(22)の前記コンタクトホール(12)に隣接する部分を保たれたままにする方法ステップと、
第2の電極(24)を設けるために、電極材料から成る第2の層を前記強誘電体層(22)並びに前記コンタクトプラグ(16)の表面(19)にデポジットし、該電極材料から成る第2の層において前記第2の電極(24)を前記コンタクトプラグ(16)との間に導電的な接続を生じさせ形成し、前記コンタクトホール(12)と隣接する前記強誘電体層(22)の保たれたままにされた部分が前記コンタクトプラグ(16)の表面(19)の上にある前記第2の電極(24)の部分をそれぞれの前記第1の電極(18)から分離させる方法ステップとを有する集積半導体メモリ装置の製造のための方法。 - 集積半導体メモリ装置の製造のための方法において、該方法は以下の方法ステップを有する、すなわち、
それぞれがソースドレイン領域(4、6)及び1つのゲート領域(8)を有する選択トランジスタ(2)に、絶縁層(10)を被着させる方法ステップと、
前記絶縁層(10)に前記選択トランジスタ(2)のそれぞれのソース領域(4)まで達するコンタクトホール(12)をそれぞれ設ける方法ステップと、
コンタクトプラグ(16)を前記コンタクトホール(12)の中に形成する方法ステップと、
補助層(30)を前記絶縁層(10)の表面(20)の上に被着させる方法ステップと、
前記補助層(30)に切欠部(32)を形成し、前記コンタクトプラグ(16)の表面(19)及び前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域を露出させる方法ステップと、
第1の電極(18)を形成するために、電極材料から成る第1の層を前記補助層(30)の表面及び前記絶縁層(10)の表面(20)及び前記コンタクトプラグ(16)の表面(19)にデポジットする方法ステップと、
それぞれのコンタクトプラグ(16)の表面(19)の上にある前記第1の電極(18)の前記電極材料から成る第1の層と、それぞれのコンタクトホール(12)に隣接する領域の前記第1の電極(18)の前記電極材料から成る第1の層とを除去し、この結果該コンタクトプラグ(16)の表面(19)並びに前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域を露出させ、第1の電極を形成する方法ステップと、
強誘電体層(22)をそれぞれの前記第1の電極(18)の上と、それぞれのコンタクトプラグ(16)の露出された表面(19)の上と、前記絶縁層(10)の表面(20)の前記コンタクトホール(12)に隣接する領域の上とにデポジットする方法ステップと、
それぞれの前記コンタクトプラグ(16)の表面(19)の上にある前記強誘電体層(22)を除去し、この際前記強誘電体層(22)の前記コンタクトホール(12)に隣接する部分を保たれたままにする方法ステップと、
第2の電極(24)を設けるために、電極材料から成る第2の層を前記強誘電体層(22)並びに前記コンタクトプラグ(16)の表面(19)にデポジットし、該電極材料から成る第2の層において前記第2の電極(24)を前記コンタクトプラグ(16)との間に導電的な接続を生じさせ形成し、前記コンタクトホール(12)と隣接する前記強誘電体層(22)の保たれたままにされた部分が前記コンタクトプラグ(16)の表面(19)の上にある前記第2の電極(24)の部分をそれぞれの前記第1の電極(18)から分離させる方法ステップとを有する集積半導体メモリ装置の製造のための方法。 - 前記強誘電体層(22)は10より大きい誘電率を有する材料から構成されることを特徴とする請求項1〜3までのうちの1項記載の方法。
- メモリ誘電体として酸化誘電体であるSBTN SrBi2(Ta1-XNbX)2O9又はPZT Pb(Zr,Ti)O3又はBST(Ba,Sr)TiO3又はST SrTiO3 を使用することを特徴とする請求項1〜4までのうちの1項記載の方法。
- 複数の同種のメモリセルから成る集積半導体メモリ装置において、前記メモリセルはそれぞれ以下のものを有する、すなわち、
6.1 選択トランジスタ(2)を有し、該選択トランジスタ(2)の上には絶縁層(10)が存在し、
6.2 前記選択トランジスタ(2)のソース領域(4)の上の前記絶縁層(10)にコンタクトホール(12)を有し、第1のコンタクトプラグ(16)が前記コンタクトホール(12)の中にあり、さらに前記第1のコンタクトプラグ(16)が前記ソース領域(4)と導電的に接続されており、
6.3 第1の電極(18)を有し、該第1の電極(18)は前記絶縁層(10)の表面(20)に設けられており、該第1の電極(18)は前記コンタクトホール(12)の上と、前記絶縁層(10)の上で該コンタクトホール(12)と隣接する領域(17)の上とに切欠部を有しており、
6.4 強誘電体層(22)を有し、該強誘電体層(22)は前記第1の電極(18)から前記絶縁層(10)の上で前記コンタクトホール(12)と隣接する領域(17)の上にわたって設けられており、
6.5 第2の電極(24)を有し、該第2の電極(24)は前記強誘電体層(22)上に設けられており、さらに前記第2の電極(24)は前記強誘電体層(22)によって前記第1の電極(18)から分離されており、
6.6 第2のコンタクトプラグ(28)を有し、該第2のコンタクトプラグ(28)は前記第2の電極(24)を前記第1のコンタクトプラグ(16)に導電的に接続し、さらに前記第2のコンタクトプラグ(28)は前記絶縁層(10)の上で前記コンタクトホール(12)と隣接する領域(17)の上に設けられた部分の前記強誘電体層(22)によって前記第1の電極(18)から分離されている、複数の同種のメモリセルから成る集積半導体メモリ装置。 - 前記第2のコンタクトプラグ(28)は前記第2の電極(24)に統合された構成部分であることを特徴とする請求項6記載の半導体メモリ装置。
- 複数の同種のメモリセルから成る集積半導体メモリ装置において、前記メモリセルはそれぞれ以下のものを有する、すなわち、
8.1 選択トランジスタ(2)を有し、該選択トランジスタ(2)の上には絶縁層(10)が存在し、
8.2 前記選択トランジスタ(2)のソース領域(4)の上の前記絶縁層(10)にコンタクトホール(12)を有し、コンタクトプラグ(16)が前記コンタクトホール(12)の中にあり、さらに前記コンタクトプラグ(16)が前記ソース領域(4)と導電的に接続されており、
8.3 構造化された補助層(30)を前記絶縁層(10)の表面(20)に有し、前記補助層(30)は前記コンタクトホール(12)及び前記絶縁層(10)の上で該コンタクトホール(12)と隣接する領域(17)に切欠部(32)を有し、
8.4 第一の電極(18)を有し、該第1の電極(18)は前記補助層(30)の上から前記絶縁層(10)の表面にわたって設けられており、さらに前記第1の電極(18)は前記コンタクトホール(12)の上と、前記絶縁層(10)の上で該コンタクトホール(12)と隣接する領域(17)の上とに切欠部を有しており、
8.5 強誘電体層(22)を有し、該強誘電体層(22)は前記第1の電極(18)の上から前記絶縁層(10)の上で前記コンタクトホール(12)と隣接する領域(17)の上にわたって設けられており、
8.6 第2の電極(24)を有し、該第2の電極(24)は前記コンタクトプラグ(16)と導電的に接続されており、さらに前記第2の電極(24)は前記絶縁層(10)の上で前記コンタクトホール(12)と隣接する領域(17)の上に設けられた部分の前記強誘電体層(22)によって前記第1の電極(18)から分離されている、複数の同種のメモリセルから成る集積半導体メモリ装置。 - 前記強誘電体層(22)は10より大きい誘電率を有する材料から構成されることを特徴とする請求項6〜8までのうちの1項記載の半導体メモリ装置。
- メモリ誘電体として酸化誘電体であるSBTN SrBi2(Ta1-XNbX)2O9又はPZT Pb(Zr,Ti)O3又はBST(Ba,Sr)TiO3又はST SrTiO3 が使用されることを特徴とする請求項6〜9までのうちの1項記載の半導体メモリ装置。
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