JP2000511359A - バリアのない半導体メモリ装置の製造方法 - Google Patents

Abstract

(57)【要約】 とりわけメモリ誘電体として強誘電体材料を使用するのに適した集積半導体メモリ装置の製造方法であって、メモリコンデンサの電極と選択トランジスタとの間の導電性接続部はメモリ誘電体のデポジションの後でようやく製造される。さらにこの製造方法により製造される半導体メモリ装置。

Description

【発明の詳細な説明】 バリアのない半導体メモリ装置の製造方法 従来技術 本発明は集積半導体メモリ装置の製造方法及びこの方法によって製造される半 導体メモリ装置に関する。 半導体ベース上のメモリ装置は通常は複数のメモリセルから構成される。これ らメモリセルはそれぞれ選択トランジスタ及びこの選択トランジスタに接続され たメモリコンデンサを有する。このような半導体メモリ装置の製造中には通常の 場合第１の電極は導電性接続部の上に被着され、それぞれ導電性接続部のうちの １つは第１の電極のうちの１つをそれぞれ選択トランジスタのうちの１つに接続 する。第１の電極の上にメモリ誘電体が被着され、このメモリ誘電体の上にまた 第２の電極が被着され、この結果、第１の電極及び第２の電極ならびにこれら電 極の間に存在するメモリ誘電体はメモリコンデンサを形成する。このメモリコン デンサは選択トランジスタのうちの１つに導電的に接続される。 新しいタイプの強誘電体材料をメモリコンデンサのメモリ誘電体として使用す ることによって次のような半導体メモリの製造が可能である。すなわち、この半 導体メモリは電荷の形式で格納されるこの半導体メモ リの情報を給電電圧のなくなった後でも失わないし、この半導体メモリのメモリ 内容を発生するリーク電流のために規則的な間隔でリフレッシュする必要がない 。 これまで周知の大部分のこのような強誘電体材料を使用する場合には半導体プ ロセス中のこのような強誘電体材料の処理がクリティカルである。大抵のこのよ うな強誘電体材料のデポジションは高い温度において酸素を含む雰囲気の中で行 われる。メモリ誘電体を第１の電極の上に被着し、この第１の電極がまた導電性 接続部を介して選択トランジスタのうちの１つに接続される上述の方法において このような強誘電体材料を使用することは、結果的に導電性接続部の酸化をもた らす。というのも、酸素がこの強誘電体材料のデポジションの間に第１の電極を 貫いて導電性接続部の方向に浸透し、導電性接続部を酸化するからである。導電 性接続部の酸化はメモリセルのメモリコンデンサと選択トランジスタとの間の電 気的接続の遮断を意味し、このためこのメモリセルはもはや機能できなくなる。 強誘電体のメモリ誘電体のデポジションの間の導電性接続部の酸化を回避する ための解決法は、導電性接続部と第１の電極との間にバリア層を設けることであ り、このバリア層は導電性を持つが酸化及び酸素の浸透拡散に対する抵抗性を持 たなくてはならない。バリア層の使用における欠点は、導電性も酸素に対する不 透過性及び酸化に対する抵抗性も有し、さらに適当なやり方で導電性接続部の上 に被着することができる適当な材料を探すことの難しさである。 バリア層を使用することなしに強誘電体のメモリ誘電体を有する集積半導体メ モリ装置を製造する方法は米国特許第５４３９８４０号明細書に記述されている 。ここに記述されている方法では、第１の電極、メモリ誘電体及び第２の電極を デポジットプロセスにおいて絶縁層の上に被着し、この絶縁層を選択トランジス タの上に設ける。次に第２の電極、メモリ誘電体、第１の電極及び絶縁層を貫通 し選択トランジスタまでコンタクトホールを製造する。このコンタクトホールに よって第２の電極を選択トランジスタに接続することができる。この場合、不利 な点は、とりわけ第１の電極を第２の電極から絶縁させるためにさらに別の絶縁 層をコンタクトホールに設けることの面倒さである。 本発明の課題は、製造すべきメモリコンデンサのメモリ誘電体の製造のために 強誘電体材料を使用でき、さらに導電性接続部と第１の電極との間にバリア層を 使用しなくてもよく、この結果上記の欠点が発生しない集積半導体メモリ装置の 製造の方法を提供し、ならびに本発明の方法によって製造される半導体メモリ装 置を提供することである。 上記課題は、以下の方法ステップを有する集積半導体メモリ装置の製造のため の方法によって達成される 、すなわち、 絶縁層を有する選択トランジスタからなる装置を形成し、この絶縁層において 選択トランジスタのソース領域までのコンタクトホールを設け、第１のコンタク トプラグをコンタクトホールに設ける方法ステップと、 少なくとも１つの第１の電極を以下においては第１の主平面と呼ばれる絶縁層 の表面上に被着し、第１の電極は、第１のコンタクトプラグの表面ならびにコン タクトホールに隣接する第１の主平面の領域が露出するように切欠部を有する方 法ステップと、 誘電体層をデポジットする方法ステップと、 電極材料から成る第２の層をデポジットする方法ステップと、 第２の電極を製造するために電極材料から成る第２の層を構造化する方法ステ ップと、 第１のコンタクトプラグを露出させる方法ステップと、 それぞれ第２の電極のうちの１つがそれぞれ第１のコンタクトプラグのうちの １つに導電的に接続されるように、露出された第１のコンタクトプラグの上に第 ２のコンタクトプラグを製造する方法ステップとを有する集積半導体メモリ装置 の製造のための方法によって達成される。 集積半導体メモリ装置の製造のための本発明の方法 によって、２つの電極のうちの１つ、この場合には第２の電極と選択トランジス タとの間の導電性接続部はメモリ誘電体がデポジットされた後でようやく製造さ れる。選択トランジスタのソース領域と第２の電極との間の導電性接続の形成は 、本発明では第１及び第２のコンタクトプラグを介して行なわれる。誘電体層の デポジションの際の第１の主平面にある第１のコンタクトプラグの表面の酸化は 甘受される。というのも、後続の方法ステップのうちの１つにおいて第１のコン タクトプラグを露出する場合に、第２のコンタクトプラグを製造する前に、この 第１のコンタクトプラグの表面の酸化された領域は除去されるからである。本発 明の方法は、任意の誘電体を集積半導体メモリ装置のメモリコンデンサのメモリ 誘電体として使用する場合に適している。とりわけ、強誘電体材料をメモリ誘電 体として使用する場合に適している。というのも、本発明の方法では、メモリ誘 電体のデポジションの間の選択トランジスタに対する導電性接続部の酸化のよう な前述の問題が発生しえないからである。なぜなら、導電性接続部はメモリ誘電 体のデポジションの後でようやく製造されるからである。本発明の方法はさらに これまでに周知の集積半導体メモリ装置製造方法によって容易に実施可能である 。 従属請求項記載の構成によって有利な改善実施形態が可能である。 絶縁層の第１の主平面の上に第１の電極を製造するためには様々な方法が考え られる。本発明の実施形態では、電極材料から成る第１の層を第１の主平面の方 向にデポジットすることによって第１の電極を製造し、この第１の層が続いて第 １の主平面の存在する第１のコンタクトプラグの表面から及びこの表面に隣接す る第１の主平面の領域から有利には異方性エッチングによって除去される。この 結果、第１の層の切欠部が成立し、この切欠部は面積において第１のコンタクト プラグの表面よりも大きい。後続の方法ステップの１つにおいてデポジットされ る、第１の主平面の露出した領域上にある誘電体層の部分は、本発明の方法によ って製造された半導体メモリ装置では、第２の電極に接続される第２のコンタク トプラグを第１の電極から分離する。 本発明の他の実施形態では、電極材料から成る第１の層を補助層の上にデポジ ットする。補助層は、この補助層が第１のコンタクトプラグの上に切欠部を有す るように構造化されており、この結果第１のコンタクトプラグの表面ならびにこ の表面に隣接する第１の主平面の領域が露出する。電極材料から成る第１の層の デポジションの後で、この第ｌの層は第１のコンタクトプラグの表面及び隣接す る第１の主平面の領域から除去される。第１の電極を補助層の上に被着すること は、それ自体第１の電極の面積の増大をもたらす。と いうのも、第１の電極は第１の主平面に対して平行に延在する補助層の平面に加 えてこの補助層の切欠部の側面に亘って延長されるからである。第１の電極の面 積の増大は、製造されるメモリコンデンサのコンデンサ面積の増大を、従ってメ モリ容量の増大を意味する。 本発明のさらに別の実施形態では、すでに誘電体層のデポジションの後に、つ まり電極材料から成る第２の層のデポジションの前に第１のコンタクトプラグの 表面を露出させ、場合によっては発生しうる第１のコンタクトプラグの酸化領域 を除去する。この方法は次のような利点を有する。すなわち、後続の方法ステッ プのうちの１つにおいて、電極材料から成る第２の層が直接第１のコンタクトプ ラグの上に設けられ、この結果第２のコンタクトプラグの製造を放棄できる、と いう利点を有する。この方法は、とりわけ誘電体層のデポジションの後で第１の コンタクトプラグの酸化を引き起こすかもれない方法ステップが発生しない場合 に適当である。 本発明の実施形態によればメモリ誘電体として考慮の対象になる公知の大部分 の強誘電体材料の強誘電体特性は温度依存性を有する。これらの強誘電体材料は これらの強誘電体に固有の温度より下では強誘電体の状態を呈し、他方でこれら の強誘電体材料はこれら固有の温度より上では常誘電体の状態を呈し、常誘電体 状態における誘電率は従来使用されたメモリ誘電体の誘電率よりもはるかに高い 。この温度よりも下だと強誘電体特性が生じるという温度は幾つかの強誘電体材 料では非常に低い。この結果、技術的な視点からはただ常誘電体状態においての みこれらの強誘電体材料を使用することが考慮の対象になる。これらの強誘電体 材料の誘電率は常誘電体状態でそれぞれ１０より大きい値であり、有利には１０ ０より大きい値である。 本発明の実施形態では、メモリ誘電体としてそれぞれ１０より大きい誘電率の 材料を使用する。このような材料は例えば前述の強誘電体材料である。これらの 強誘電体材料はこれらに固有の温度より上で使用される。 本発明の実施形態では、酸化誘電体をメモリ誘電体として使用する。これらの 物質の種類には例えばSBTN SrBi₂(Ta_1-xNb_x)₂O₉,PZT Pb(Zr,Ti)O₃,BST(Ba,Sr)Ti O₃又はST SrTiO₃が属する。一般式Pb(Zr,Ti)O₃はPbZr_xTi_1-xO₃を表す。ZrとTiの 割合はこのサブストレートにおいて変化しうる。ZrとTiとの比がこの誘電体の温 度特性を確定する。つまり、この温度より下ではこのサブストレートは強誘電体 特性を有し乃至はこの温度より上ではこのサブストレートは常誘電体特性を有す るということを決める温度を確定する。一般式(Ba,Sr)TiO₃はBa_xSr_1-xTiO₃を表 し、このサブストレートにおいて温度特性はBaのSrに対する比によって確定 される。上記の物質のリストは決して完全ではない。これらの物質のうちの１つ をメモリ誘電体として選択することは、製造方法における処理ファクタにも半導 体メモリ装置の使用中のファクタ、例えば周囲温度にも決定的に依存する。 本発明の方法により製造される半導体メモリ装置は従属請求項９から１２まで の対象である。 本発明を次に実施例に関連して図面に基づいて詳しく説明する。 図１は、半導体メモリ装置の製造のための様々な方法ステップの間の半導体メ モリ装置の個々の断面図である。 図２は、方法ステップの間の半導体メモリ装置の部分の平面図である。 図３は、さらに別の方法ステップの間の半導体メモリ装置の部分の平面図であ る。 図４は、半導体メモリ装置の製造のための第２の方法の様々な方法ステップの 間の半導体メモリ装置の個々の断面図である。 図５は、半導体メモリ装置の製造のためのさらに別の方法の様々な方法ステッ プの間の半導体メモリ装置の個々の断面図である。 図６は、半導体メモリ装置の製造のための第４の方法の様々な方法ステップの 間の半導体メモリ装置の個々の断面図である。 図７は、本発明の方法により製造される半導体メモリ装置の断面図である。 図８は、本発明の方法により製造される半導体メモリ装置の断面図である。 以下の図面では特にことわらない限り同一の参照符号は同一の意味を有する同 一の部分を示す。 図１では、集積半導体メモリ装置を製造するための本発明の方法を図１ａ〜１ ｅまでに図示された複数の方法ステップに基づいて説明する。 図１ａは、半導体ボディ１４を有する選択トランジスタ２から成る装置の部分 の断面図である。この半導体ボディ１４の上に絶縁層１０が設けられている。こ の図に図示された２つの選択トランジスタ２は共通のドレイン領域６ならびにそ れぞれソース領域４及びゲート８を有している。ソース領域及びドレイン領域４ 、６は半導体ボディ１４にあり、他方でゲート８はこの半導体ボディ１４の上に ある絶縁層１０に設けられており、この半導体ボディ１４から絶縁層１０の部分 によって分離されている。この絶縁層１０に設けられたゲート８は例えばポリシ リコンから成り、他方でソース領域及びドレイン領域４、６は半導体ボディ１４ の導電形に対してコンプリメンタリにドープされた半導体ボディ１４の領域であ ればよい。ビットライン７は両方の選択トランジスタ２の共通ドレイン領域６に 接続されている。絶縁層１０にはソース領域４の上に それぞれコンタクトホール１２があり、このコンタクトホール１２には第１のコ ンタクトプラグ１６がある。このコンタクトプラグ１６はそれぞれソース領域４ のうちの１つと導電的に接続されている。絶縁層１０の第１の主平面２０には第 １の電極１８が設けられ、この第１の電極１８は切欠部１７を有する。この結果 、第１のコンタクトプラグの表面１９ならびにこの表面１９に隣接する第１の主 平面２０の領域は上方に向かって露出している。第１の電極１８を絶縁層１０に 良好に付着させるために、第１の電極１８と絶縁層１０との間に付着剤、例えば 二酸化チタンＴｉＯ₂から成る層を被着することもできる。 図面を見やすくするために、以下の図面では半導体ボディ１４ならびに選択ト ランジスタ２及びビットライン７の図示を省略する。すべての図面において半導 体メモリ装置の他の配線導体レベルの図示を省略する。 図２には図１ａに図示された装置の平面図が示されている。図２に示された部 分は第１の電極１８を示し、この第１の電極１８はこの場合には５つの矩形の切 欠部を有する。このため、コンタクトプラグ１６ならびに絶縁層１０の第１の主 平面２０の隣接する領域は上方に向かって露出している。 図１ｂは次の方法ステップの後の図１ａに図示された装置を示している。この 方法ステップでは、誘電体 層２２が第１の主平面２０の方向にデポジットされる。この結果、第１の電極１ ８、第１のコンタクトプラグ１６の表面１９及び第１の電極１８の切欠部１７に おいて露出している第１の主平面２０の領域が被覆されている。図１ｂではさら に第１のコンタクトプラグ１６の酸化された領域２６が図示されており、この酸 化された領域２６は高い温度で酸素を含んだ雰囲気の中での誘電体層２２のデポ ジションの間に生じうる。 図１ｃは、後続の方法ステップの後の図１ｂに図示された装置を示している。 この方法ステップでは、第２の電極２４が誘電体層２２の上に製造される。第２ の電極２４の製造は例えば電極材料から成る第２の層を第１の主平面２０の方向 にデポジットすることによって行われ、この第２の層は続いて例えば異方性エッ チングによって第２の電極２４の平面の複数の区間に分割される。第１の電極１ ８、誘電体層２２及び第２の電極２４は半導体メモリ装置のメモリコンデンサを 形成し、第１の電極１８はここに図示された実施例では複数のメモリコンデンサ にとって共通である。 図３は図１ｃに図示された装置の平面図を示している。第２の電極２４ならび 第２の電極２４の間に露出した誘電体層２２が図示されている。さらに図３では コンタクトホール１２のうちの１つ及び第１の電極１８の切欠部１７のうちの１ つが第２の電極２４のうちの１つの下に破線で示されている。 図１ｄは後続の方法ステップの後の図１ｃに図示された装置を示している。こ の方法ステップでは、第１のコンタクトプラグ１６がこのコンタクトプラグ１６ の上にある誘電体層２２を部分的に除去することによって及び第２の電極２４を 部分的に除去することによって上方に向かって露出される。この第１のコンタク トプラグ１６の露出のための方法ステップの間に、このコンタクトプラグ１６の 酸化された領域２６も除去される。第１のコンタクトプラグ１６の露出は例えば 誘電体層２２及び第２の電極２４の異方性エッチングによって行われる。 図１ｅは後続の方法ステップの後の図１ｄに図示された装置を示している。こ の方法ステップでは第２のコンタクトプラグ２８が、露出された第１のコンタク トプラグ１６の上に製造される。この結果、それぞれ第１のコンタクトプラグ１ ６のうちの１つは第２のコンタクトプラグ２８のうちの１つを介してそれぞれ第 ２の電極２４のうちの１つに導電的に接続される。両方のコンタクトプラグ１６ 、２８及び電極１８、２４の材料としては多数の導電性材料が考慮に入る。とり わけプラチナは電極材料としても第２のコンタクトプラグ２８の材料としてもよ く適している。さらに別の適当な材料は例えばポリシリコンである。 図１ｄ及び図１ｅに図示されているように、第１のコンタクトプラグ１６の露 出の場合には、主平面２０ におけるコンタクトホール１２の周りの誘電体層２２の部分は保たれたままであ る。誘電体層２２のこの部分は製造された第２のコンタクトプラグ２８を第１の 電極１８から分離する。 誘電体層２２のデポジションの後で第１のコンタクトプラグ１６の酸化をもた らしうる別のプロセスが発生しない場合には、第１のコンタクトプラグ１６を誘 電体層２２のデポジションの後で既に露出させ、続いて第２の電極２４を製造す ることも考えられる。この結果、独自の方法ステップで第２のコンタクトプラグ ２８を製造することを放棄することもできる。 この修正された方法は図４において図４ａ及び図４ｂに基づいて図示されてい る。 図４ａは、第１のコンタクトプラグ１６が上方に向かって露出される方法ステ ップの後の図１ｂに図示された装置を示している。この装置では、誘電体層２２ が第１の電極１８及び第１のコンタクトプラグ１６ならびに第１の主平面２０の 露出された領域の上にデポジットされていた。第１のコンタクトプラグ１６の露 出は例えば第１のコンタクトプラグ１６の上にある誘電体層２２の異方性エッチ ングによって行われる。この過程において第１の主平面２０上にコンタクトホー ル１２に続いて誘電体層２２の一部分が取り残される。 図４ｂは次の方法ステップの後の図４ａに図示され た装置を示している。この方法ステップでは、第２の電極２４が誘電体層２２の 上に製造され、この第２の電極２４は第２のコンタクトプラグ１６と直接接触し ている。続く第２のコンタクトプラグ２８の製造を放棄することができ（図１参 照）、この第２のコンタクトプラグ２８は第２の電極２４に統合された構成要素 である。第２の電極２４の製造は例えば電極材料から成る第２の層を第２の主平 面２０の方向にデポジットすることによって行われ、第２の層は引き続いて第２ の電極２４の大きさに相応する大きさの区間に分割される。図４ｂに図示された 装置の平面図は図３に図示された半導体メモリ装置の平面図に相応する。 本発明の方法は、電極材料から成る第１の層のデポジションの前に、選択トラ ンジスタ２から成る装置の第１の主平面２０の上に補助層３０を被着させる構成 を有する。 図５ａは選択トランジスタ２から成る装置の断面図であり、この装置の第１の 主平面２０の上には補助層３０が被着されている。この補助層３０は切欠部３２ を有する。この切欠部３２は、第１のコンタクトプラグ１６ならびに第１の主平 面２０のコンタクトホール１２に隣接する領域が上方に向かって露出するように 形成されている。 後続の方法ステップ、すなわち第１の電極１８の製造、誘電体層２２のデポジ ション、第２の電極２４の 製造、第１のコンタクトプラグ１６の露出及び場合によっては第２のコンタクト プラグ２８の製造は上述のように行われる。 図５ｂにはこの方法によって製造される半導体メモリ装置の部分の断面図が図 示されている。この図示された半導体メモリ装置の製造の際には、第１のコンタ クトプラグ１６は誘電体層２２のデポジションに続いて露出される。このため第 ２の電極２４は直接第１のコンタクトプラグ１６と導電的に接続される。図５ｂ から見て取れることは、補助層３０を使用した場合の第１の電極１８、誘電体層 ２２及び第２の電極２４から形成されるメモリコンデンサのコンデンサ面積が、 図１ｃ又は図４ｂに図示されているように補助層を使用しないで製造されたメモ リコンデンサのコンデンサ面積よりも大きいことである。コンデンサ面積の増大 は、補助層３０の側面３４の分だけ増大した面積から生じている。この補助層３ ０の側面３４の分だけ増大した面積はメモリコンデンサの製造のために使用され る。 コンデンサ面積を増大するための補助層３０は、高い第１の電極１８を第１の 主平面２０の上に被着する場合には放棄してもよい。これは図６ａに図示されて いる。メモリ誘電体２２のデポジション及び第２の電極２４の製造の後で、図６ ｂに断面図として図示されている半導体メモリ装置が生じる。このメモリコンデ ンサは第１及び第２の電極１８、２４ならびにこれら第１の電極１８と第２の電 極２４の間にあるメモリ誘電体２２によって形成される。 図７は図６に図示された半導体メモリ装置を示しており、第２の電極を製造す るために電極材料から成る第２の層を構造化するステップにおいて、電極材料か ら成る第２の層ならびにメモリ誘電体２２が第１の主平面２０に対して平行に延 在する第１の電極１８の領域から完仝に除去されている。第２の電極は完全に第 １の電極１８の切欠部１７の内部に存在し、さらにメモリ誘電体２２によってこ の第１の電極１８から分離されている。第１の電極１８は上方に向かって露出し ている。これとは対照的に、図８に図示された実施例ではメモリ誘電体２２の層 は第１の電極１８の上に絶縁のために保持されている。第２の電極２４のエッチ バックは例えば気相エッチング（Gasphasenaetzung）によて行われる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792

Claims (1)

1. 【特許請求の範囲】 １． 集積半導体メモリ装置の製造のための方法において、該方法は以下の方 法ステップを有する、すなわち、 絶縁層（１０）を有する選択トランジスタ（２）からなる装置を形成し、前記 絶縁層（１０）において前記選択トランジスタ（２）のソース領域（４）まで達 するコンタクトホール（１２）を設け、第１のコンタクトプラグ（１６）を前記 コンタクトホールに設ける方法ステップと、 少なくとも１つの第１の電極（１８）を前記絶縁層（１０）の表面（２０）上 に被着し、前記第１の電極（１８）は、前記第１のコンタクトプラグ（１６）の 表面（１９）ならびに前記絶縁層（１０）の前記表面（２０）の前記コンタクト ホール（１２）に隣接する領域が露出するように切欠部（１７）を有する方法ス テップと、 誘電体層（２２）をデポジットする方法ステップと、 電極材料から成る第２の層をデポジットする方法ステップと、 第２の電極（２４）を製造するために電極材料から成る前記第２の層を構造化 する方法ステップと、 前記第１のコンタクトプラグ（１６）を露出させる 方法ステップと、 それぞれ前記第２の電極（２４）のうちの１つがそれぞれ前記第１のコンタク トプラグ（１６）のうちの１つに導電的に接続されるように、露出された前記第 １のコンタクトプラグの上に第２のコンタクトプラグ（２８）を製造する方法ス テップとを有する集積半導体メモリ装置の製造のための方法。 ２． 集積半導体メモリ装置の製造のための方法において、該方法は以下の方 法ステップを有する、すなわち、 絶縁層（１０）を有する選択トランジスタ（２）からなる装置を形成し、前記 絶縁層（１０）において前記選択トランジスタ（２）のソース領域（４）にまで 達するコンタクトホール（１２）を設け、第１のコンタクトプラグ（１６）を前 記コンタクトホールに設ける方法ステップと、 少なくとも１つの第１の電極（１８）を前記絶縁層（１０）の表面（２０）上 に被着し、前記第１の電極（１８）は、前記第１のコンタクトプラグ（１６）の 表面（１９）ならびに前記絶縁層（１０）の前記表面（２０）の前記コンタクト ホール（１２）に隣接する領域が露出するように切欠部（１７）を有する方法ス テップと、 誘電体層（２２）をデポジットする方法ステップと、 前記第１のコンタクトプラグ（１６）を露出させる方法ステップと、 電極材料から成る第２の層をデポジットする方法ステップと、 第２の電極（２４）を製造するために電極材料から成る前記第２の層を構造化 する方法ステップとを有する集積半導体メモリ装置の製造のための方法。 ３． 第１の電極（１８）を、電極材料から成る第１の層を絶縁層（１０）の 表面（２０）の上にデポジットすることによって作り、 前記第１の層をコンタクトプラグ（１６）の表面（１９）及び前記絶縁層（１ ０）の前記表面（２０）のコンタクトホール（１２）に隣接する領域から除去す ることを特徴とする請求項１又は２記載の方法。 ４． 電極材料から成る第１の層をデポジットする前に、構造化された補助層 （３０）を絶縁層（１０）の表面（２０）の上に被着させ、前記補助層（３０） は切欠部（３２）を有し、この結果、第１のコンタクトプラグ（１６）の表面（ １９）及び前記絶縁層（１０）の表面（２０）のコンタクトホール（１２）に隣 接する領域が露出することを特徴とする請求項１〜３までのうちの１項記載の方 法。 ５． 誘電体層（２２）は強誘電体特性を有する材料から成ることを特徴とす る請求項１〜４までのうちの１項記載の方法。 ６． 誘電体層（２２）は１０より大きい誘電率を有する材料から成ることを 特徴とする請求項１〜５までのうちの１項記載の方法。 ７． メモリ誘電体は酸化誘電体、例えばSBTN SrBi₂(Ta₁−_xNb_x)₂O₉,PZT Pb( Zr,Ti)O₃,BST(Ba,Sr)TiO₃又はST SrTiO₃であることを特徴とする請求項１〜６ま でのうちの１項記載の方法。 ８． 複数の同種のメモリセルから成る集積半導体メモリ装置において、前記 メモリセルはそれぞれ以下のものを有する、すなわち、 ８．１ 選択トランジスタ（２）を有し、該選択トランジスタ（２）の上には 絶縁層（１０）が存在し、 ８．２ 前記選択トランジスタ（２）のソース領域（４）の上の前記絶縁層（ １０）にコンタクトホール（１２）を有し、第１のコンタクトプラグ（１６）が 前記コンタクトホール（１２）の中にあり、さらに前記第１のコンタクトプラグ （１６）が前記ソース領域（４）と導電的に接続されており、 ８．３ 第１の電極（１８）を有し、該第１の電極（１８）は前記絶縁層（１ ０）の前記表面（２０）の上に設けられており、 ８．４ 第２の電極（２４）を有し、該第２の電極（２４）は誘電体層（２２ ）によって前記第１の電極（１８）から分離されており、 ８．５ 第２のコンタクトプラグ（２８）を有し、該 第２のコンタクトプラグ（２８）は前記第２の電極（２４）を前記第１のコンタ クトプラグ（１６）に導電的に接続し、さらに前記第２のコンタクトプラグ（２ ８）は前記誘電体層（２２）の部分によって前記第１の電極（１８）から分離さ れている、複数の同種のメモリセルから成る集積半導体メモリ装置。 ９． 複数の同種のメモリセルから成る集積半導体メモリ装置において、前記 メモリセルはそれぞれ以下のものを有する、すなわち、 ９．１ 選択トランジスタ（２）を有し、該選択トランジスタ（２）の上には 絶縁層（１０）が存在し、 ９．２ 前記選択トランジスタ（２）のソース領域（４）の上の前記絶縁層（ １０）にコンタクトホール（１２）を有し、第１のコンタクトプラグ（１６）が 前記コンタクトホール（１２）の中にあり、さらに前記第１のコンタクトプラグ （１６）が前記ソース領域（４）と導電的に接続されており、 ９．３ 構造化された補助層（３０）を前記絶縁層（１０）の前記表面（２０ ）の上に有し、前記補助層（３０）は前記コンタクトホール（１２）及び前記表 面（２０）の隣接する領域の上に切欠部（３２）を有し、 ９．４ 第１の電極（１８）を有し、該第１の電極（１８）は前記補助層（３ ０）の上に設けられており 、 ９．５ 第２の電極（２４）を有し、該第２の電極（２４）は誘電体層（２２ ）によって前記第１の電極（１８）から分離されており、 ９．６ 第２のコンタクトプラグ（２８）を有し、該第２のコンタクトプラグ （２８）は前記第２の電極（２４）を前記第１のコンタクトプラグ（１６）に導 電的に接続し、さらに前記第２のコンタクトプラグ（２８）は前記誘電体層（２ ２）の部分によって前記第１の電極（１８）から分離されている、複数の同種の メモリセルから成る集積半導体メモリ装置。 10．第２のコンタクトプラグ（２８）は第２の電極（２４）に統合された構成 部分であることを特徴とする請求項８又は９記載の半導体メモリ装置。 11．誘電体層（２２）は強誘電体特性を有する材料から成ることを特徴とする 請求項８〜１０までのうちの１項記載の半導体メモリ装置。 12．誘電体層（２２）は１０より大きい誘電率を有する材料から成ることを特 徴とする請求項８〜１１までのうちの１項記載の半導体メモリ装置。 13．メモリ誘電体は酸化誘電体、例えばSBTN SrBi₂(Ta₁−_xNb_x)₂O₉,PZT Pb(Zr ,Ti)O₃,BST(Ba,Sr)TiO₃又はST SrTiO₃であることを特徴とする請求項８〜１２ま でのうちの１項記載の半導体メモリ装置。