KR100207542B1 - 강유전체 커패시터 및 그 제조방법 - Google Patents

강유전체 커패시터 및 그 제조방법 Download PDF

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Abstract

강유전체 커패시터 및 그 제조방법에 대해 기재되어 있다. 이는, 커패시터 상부전극과, 상기 상부전극 아래에 형성되고, 강유전물질로 형성된 유전체막 및 상기 유전체막 아래에 형성되고, 금속배선을 통해 트랜지스터의 소오스와 전기적으로 연결되는 제1 전극과, 상기 제1 전극 아래에 유전체막이 형성된 부분에만 선택적으로 형성된 산화물 형태의 제2 전극이 적층된 하부전극을 구비하는 것을 특징으로 한다. 따라서, 산소확산에 의해 금속배선 아래에 금속산화물이 형성되는 것이 방지되고, 하부전극과 금속배선 사이에 접촉저항이 증가하는 것이 방지된다.

Description

강유전체 커패시터 및 그 제조방법
본 발명은 강유전체 메모리장치 및 그 제조방법에 관한 것으로, 특히 금속전극과 산화물전극을 적층한 하부전극을 채용한 강유전체 커패시터 및 그 제조방법에 관한 것이다.
반도체 메모리장치가 고집적화되어 감에 따라 셀 면적도 감소하고 있다. 이러한 셀 면적의 감소에 따른 셀 캐패시턴스의 감소는 메모리 셀의 독출능력을 저하시키고 소프트 에러(soft error)율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자동작시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 캐패시턴스의 확보가 요구된다.
제한된 셀 면적에서 메모리 셀의 캐패시턴스를 증가시키기 위한 방법으로는, 유전체막을 박막화하는 방법, 커패시터의 유효면적을 증가시키는 방법, 그리고 유전상수가 큰 물질을 유전체막으로 사용하는 방법 등이 있다. 이 중 유전체막의 두께를 100Å 이하로 박막화하는 경우에는, 파울러 - 노드하임 전류 (Fowler - Nodheim current)에 의해 소자의 신뢰성이 저하되므로, 대용량 메모리장치에 적용하기가 어렵다는 단점이 있다. 그리고, 커패시터의 구조를 3차원 구조로 입체화하는 방법은 이를 제조하기 위한 복잡한 공정이 수반되고, 제조단가의 상승을 피할 수 없는 단점이 있다.
이에 따라, 최근에는 세 번째 방법인 유전율이 큰 페로브스카이트(Perovskite) 구조의 산화물로 이루어진 유전체(이하, 강유전체), 예를 들어 플러범 지르코늄 티타네이트(PbZrTiO3, 이하 PZT) 또는 바륨 스트론튬 티타네이트(BaSrTiO3, 이하, BST) 계열의 강유전체를 사용하여 유전체막을 형성하는 방법들이 제안되고 있다. 예를 들어, BST의 경우 유전상수가 300 정도이고, PZT의 경우 유전상수가 1000 정도로서, 기존의 실리콘질화물(SiN)의 유전상수인 7보다 40배 이상 크기 때문에, 커패시터 구조의 입체화 없이도 원하는 크기의 셀 캐패시턴스를 확보할 수 있다.
이러한 고유전물질을 사용하여 커패시터를 제조할 경우 고려하여야 할 사항은, BST 또는 PZT 박막 원소와 상호확산되지 않는 전극물질을 사용하여야 하는 것과 커패시터의 신뢰성을 결정하는 퍼티그(fatigue) 문제를 개선하여야 하는 것이다.
현재까지, BST 또는 PZT와 상호확산되지 않는 특성을 만족하는 전극물질로서, 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등이 알려져 있으며, 커패시터에 데이터를 반복해서 기록할 때 그 저장능력이 계속적으로 열화되는 현상인 퍼티그 현상은, 강유전체막의 산소결핍에 의해 발생되는 것으로 알려져 있으며, 산화루테늄(RuO2)이나, 산화이리듐(IrO2)과 같은 산화물을 사용한 산화물전극을 하부전극에 채용하는 것에 의해 개선될 수 있다.
도 1은 종래의 강유전체 커패시터를 설명하기 위해 도시한 단면도로서, 필드산화막(3)과 트랜지스터(도시되지 않음) 등과 같은 소자가 형성된 반도체 기판(1) 상에 산화물전극(5) 및 금속전극(7)을 적층되어 하부전극(9)을 구성하고 있다. 상기 금속전극(7) 상부의 소정영역에는 강유전체막(11)과 상부전극(13)이 형성되어 있으며, 하부전극(9), 강유전체막(11) 및 상부전극(13)으로 구성되는 커패시터 상에는 제1 층간절연층(15) 및 제2 층간절연층(19)이 형성되어 있다. 또한, 제1 금속배선(17) 및 제2 금속배선(19)이 제1 및 제2 층간절연층(15)을 관통하는 콘택홀을 통해 하부전극(9) 및 상부전극(13)과 전기적으로 연결되어 있다.
상기 종래 기술에 따른 하부전극(9)은, 백금을 사용한 금속전극(7)과, 산화루테늄 등의 전도성 산화물을 사용한 산화물전극(5)이 적층된 형태로 이루어지며, 산화물전극 내의 산소가 강유전체막 내로 확산되어 강유전체막(11) 내의 산소결핍이 보충되고, 이에 의해 퍼티그 현상이 개선된다. 이때, 이 하부전극(9)은 제1 금속배선(17)을 통해 반도체 기판(1), 특히 트랜지스터의 소오스(도시되지 않음)와 연결되는데, 이와 같이 트랜지스터의 소오스와 하부전극(9)을 콘택홀을 통해 직접 연결하지 않는 이유는, 하부전극(9)을 구성하는 백금 원자가 반도체 기판의 실리콘 원자와 반응하는 것을 방지하기 위해서이다.
한편, 하부전극(9)을 구성하는 금속전극(7) 및 산화물전극(5)은 통상 한번의 식각공정에서 식각되어 동일 패턴으로 형성된다. 이에 따라, 산화물전극(5)은 강유전체막(11) 아래 뿐만 아니라, 금속전극(7)을 소오스와 연결하기 위해 형성된 제1 금속배선(17) 아래에도 형성되어 있다.
산화물전극(5) 내에 함유된 산소 원자는 그 위에 형성된 금속전극(7)을 통과하여 제1 금속배선(17)으로 확산되고, 이에 의해 제1 금속배선(17)과 금속전극(7) 사이에 금속산화물이 형성되어 접촉저항이 증가하는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 강유전체막의 퍼티그(fatigue) 현상이 개선됨과 동시에, 하부전극과 금속배선과의 접촉저항 증가가 방지된 강유전체 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 강유전체 커패시터를 제조하는데 적합한 제조방법을 제공하는 것이다.
도 1은 종래의 강유전체 커패시터를 설명하기 위해 도시한 단면도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 의한 강유전체 커패시터의 제조방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명의 제2 실시예에 의한 강유전체 커패시터의 제조방법을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 제3 실시예에 의한 강유전체 커패시터의 제조방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 커패시터 상부전극; 상기 상부전극 아래에 형성되고, 강유전물질로 형성된 유전체막; 및 상기 유전체막 아래에 형성되고, 금속배선을 통해 트랜지스터의 소오스와 전기적으로 연결되는 제1 전극과, 상기 제1 전극 아래에 유전체막이 형성된 부분에만 선택적으로 형성된 산화물 형태의 제2 전극이 적층된 하부전극을 구비하는 것을 특징으로 하는 강유전체 커패시터를 제공한다.
본 발명의 바람직한 실시예에 따르면, 상기 제1 전극은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 또는 백금(Pt)으로 형성되고, 상기 제2 전극은 이리듐산화물(IrO2), 루테늄산화물(RuO2), 또는 로듐산화물(RhO2) 로 형성된다.
상기 다른 과제를 달성하기 위하여 본 발명은, 반도체 기판 상의 소정영역에 선택적으로 산화물 전극을 형성하는 제1 단계; 산화물 전극이 상기 결과물 전면에 제1 금속을 증착한 다음 패터닝하여 제1 전극을 형성하는 제2 단계; 금속전극이 형성된 상기 결과물 상에 강유전물질과 금속을 차례로 적층한 다음 상기 산화물 전극이 형성된 부분에 한정되도록 패터닝하여 강유전체막 및 커패시터의 상부전극을 형성하는 제3 단계; 커패시터 상부전극이 형성된 상기 결과물 상에 제1 층간절연층을 형성하는 제4 단계; 상기 제1 층간절연층을 식각하여 상기 금속전극을 부분적으로 노출시키는 제1 콘택홀을 형성하는 제5 단계; 및 상기 제1 콘택홀을 통해 상기 금속전극과 접촉되는 제1 금속배선을 형성하는 제6 단계를 구비하는 것을 특징으로 하는 강유전체 커패시터 제조방법을 제공한다.
본 발명의 바람직한 일 실시예에 따르면, 산화물 전극을 형성하는 상기 제1 단계는, 반도체 기판상에 제2 금속을 증착하여 금속층을 형성하는 단계; 상기 금속층 상에 상기 금속층의 소정영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이온주입마스크로 사용하고 산소(O2)를 이온주입하여, 상기 반도체 기판의 소정영역에 선택적으로 산화물을 형태의 전극을 형성하는 단계를 구비한다.
산화물 전극을 형성하는 상기 제1 단계는 또한, 반도체 기판상에 제2 금속을 증착하여 금속층을 형성하는 단계; 상기 금속층 상에 상기 금속층의 소정영역을 노출시키는 질화막 패턴을 형성하는 단계; 및 상기 질화막 패턴을 산화방지 마스크로 사용하고 상기 금속층을 국부적 산화(LOCOS)방법을 통해 산화시켜, 상기 반도체 기판의 소정영역에 선택적으로 산화물을 형태의 전극을 형성하는 단계를 구비할 수 있다.
산화물 전극을 형성하는 상기 제1 단계는 또한, 반도체 기판상에 금속산화물을 증착하여 금속산화물층을 형성하는 단계; 상기 금속산화물층 상의 소정영역에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 식각마스크로 사용하고 상기 금속산화물층을 식각하여, 상기 반도체 기판의 소정영역에 선택적으로 산화물을 형태의 전극을 형성하는 단계를 구비할 수 있다.
따라서, 강유전체막이 형성되는 부분에만 선택적으로 산화물전극이 형성되고 금속배선 아래에는 산화물전극이 존재하지 않으므로, 산소확산에 의해 금속배선 아래에 금속산화물이 형성되는 것이 방지되고 따라서, 하부전극과 금속배선 사이에 접촉저항이 증가하는 것이 방지된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 2 및 도 3은 본 발명의 제1 실시예에 의한 강유전체 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 먼저 소자분리영역을 한정하기 위한 필드산화막(53)과 트랜지스터 등과 같은 소자(도시되지 않음)가 형성된 반도체 기판(51) 상에 제1 금속을 증착하여 금속층(55)을 형성하고, 그 위에 포토레지스트를 도포한 다음 사진식각공정을 통해 상기 금속층(55)의 소정영역을 노출시키는 포토레지스트 패턴(57)을 형성한다.
계속해서, 상기 포토레지스트 패턴(57)을 이온주입 마스크로 사용하여 상기 금속층(55) 내에 산소이온을 주입함으로써, 상기 금속층의 노출된 부분을 선택적으로 산화시켜 산화물 전극(55')을 형성한 다음 상기 포토레지스트 패턴(57)을 제거한다.
여기에서, 상기 금속층(55)은 이리듐(Ir), 루테늄(Ru), 로듐(Rh) 등과 같이 전도성 산화물을 형성할 수 있는 물질로 형성하는 것이 바람직하다.
도3을 참조하면, 제1 전극(55')이 형성된 상기 결과물 전면에, 제2 금속을 증착한 다음 패터닝하여 금속전극(59)을 형성함으로써, 상기 산화물전극(55')이 포함된 금속층(55)과 금속전극(59)이 적층된 커패시터 하부전극(61)을 형성한다.
다음, 하부전극(61)이 형성된 결과물 상에 강유전물질 및 제2 금속을 증착한 다음 패터닝하여 강유전체막(63) 및 상부전극(65)을 형성하고, 그 결과물 전면에 절연물, 예컨대 산화물을 증착하여 제1 층간절연층(67)을 형성한다. 계속해서, 상기 제1 층간절연층(65)을 통상의 방법으로 식각하여 상기 금속전극(59)을 부분적으로 노출시키는 제1 콘택홀(h1)을 형성하고, 제1 콘택홀(h1)이 형성된 결과물 상에 상기 금속전극(59)을 트랜지스터의 소오스와 전기적으로 연결하기 위한 제1 금속배선(69)을 형성한다.
계속해서, 제1 금속배선(69)이 형성된 결과물 전면에, 절연물, 예컨대 산화물을 증착하여 제2 층간절연층(71)을 형성하고, 이를 통상의 방법으로 패터닝하여 상기 상부전극(65)을 부분적으로 노출시키는 제2 콘택홀(h2)을 형성한다. 다음, 상기 제2 콘택홀(h2)을 통해 상기 상부전극(65)과 전기적으로 연결되는 제2 금속배선(73)을 형성한다.
여기에서, 상기 제1 층간절연층(67) 및 제2 층간절연층(71)은 예컨대, 전자 사이클로트론 공진 화학 기상 증착(electro cyclotron resonance chemicall vapor deposition; ECR CVD) 장치를 이용하여, 비교적 저온에서 수소함량이 적은 산화막을 형성함으로써, 수소원자에 의한 강유전체막의 전기적 특성저하를 방지할 수 있다.
상기 본 발명의 제1 실시예에 따라 제조된 강유전체 커패시터는, 강유전체막(63)이 형성되는 부분에만 선택적 이온주입에 의해 산화물전극(55')이 형성되고 제1 금속배선(69) 아래에는 산화물전극이 존재하지 않게 된다. 따라서, 산소확산에 의해 제1 금속배선(69) 아래에 금속산화물이 형성되는 것이 방지되고, 하부전극(61)과 제1 금속배선(69) 사이에 접촉저항이 증가되는 것이 방지된다.
도 4 내지 도 6은 본 발명의 제2 실시예에 의한 강유전체 커패시터의 제조방법을 설명하기 위한 단면도들로서, 상기 도 2 및 도 3에서와 동일한 참조부호는 동일부재를 나타낸다. 본 발명의 제2 실시예는, 상기 산화물전극(55')을 국부적산화(LOCal Oxidation of Silicon) 방법에 의해 형성하는 것을 제외하고는 상기 제1 실시예와 동일하다.
도 4를 참조하면, 반도체 기판(51) 상에 금속층(55)을 형성하는 단계까지 상기 제1 실시예와 동일하게 진행한 다음, 금속층(55) 상에 상기 금속층(55)의 소정영역을 노출시키는 질화막 패턴(56)을 형성한다.
여기에서, 상기 금속층(55)은 제1 실시예에서와 마찬가지로 이리듐(Ir), 루테늄(Ru), 로듐(Rh)과 같이 전도성 산화물을 형성할 수 있는 물질로 형성한다.
도 5를 참조하면, 통상의 LOCOS 방법을 통하여 노출된 상기 금속층을 산화시켜, 산화물 전극(55')을 선택적으로 형성하고, 상기 질화막 패턴(56)을 제거한다.
도6을 참조하면, 선택적으로 산화물 전극(55')이 형성된 상기 결과물 상에, 금속전극(59)을 형성함으로써 산화물전극(55')을 포함하는 금속층(55)과 금속전극(59)이 적층된 커패시터 하부전극(61)을 형성하는 공정과, 이후의 공정들은 상기 제1 실시예와 동일하게 진행한다.
상기와 같이 본 발명의 제2 실시예에 따르면, 강유전체막(63)이 형성되는 부분에만 국부적 산화 방법에 의해 산화물전극(55')이 선택적으로 형성되고, 제1 금속배선(69) 아래에는 산화물전극이 존재하지 않게 된다.
도 7 및 도 8은 본 발명의 제3 실시예에 의한 강유전체 커패시터의 제조방법을 설명하기 위한 단면도들로서, 상기 도 2 및 도 3에서와 동일한 참조부호는 동일부재를 나타낸다. 본 발명의 제3 실시예는, 금속층을 형성하는 대신 금속산화물층을 형성한 다음 이를 패터닝하여 소정영역에 한정되는 산화물전극(55')을 형성하는 것을 제외하고는 상기 제1 실시예와 동일하다.
도 7을 참조하면, 소자분리영역을 한정하기 위한 필드산화막(53)과 트랜지스터 등과 같은 소자(도시되지 않음)가 형성된 반도체 기판(51) 상에 전도성 산화물을 증착하여 금속산화물층을 형성한 다음, 통상의 방법을 통해 패터닝함으로써, 소정영역에 한정되는 산화물전극(55')을 형성한다. 여기에서, 상기 금속산화물로는 이리듐산화물(Ir), 루테늄산화물(Ru), 로듐산화물(Rh) 등이 사용될 수 있다.
다음, 산화물전극(55')이 형성된 결과물 상에, 금속전극(59)을 형성함으로써 산화물전극(55')과 금속전극(59)이 적층된 커패시터의 하부전극(61)을 형성하는 공정과, 이후의 공정들은 상기 제1 실시예와 동일하게 진행한다.
본 발명의 제3 실시예에 따르면, 금속산화물층을 형성한 다음 패터닝하여 소정영역에 한정되는 산화물전극(55')을 형성하므로써, 제1 금속배선(69) 아래에는 산화물전극이 존재하지 않도록 한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않고 본 발명의 기술적 사상내에서 많은 변형이 가능하다.
상술한 본 발명에 의한 강유전체 커패시터 및 제조방법에 따르면, 강유전체막이 형성되는 부분에만 선택적으로 산화물전극이 형성되고 금속배선 아래에는 산화물전극이 존재하지 않게 된다. 따라서, 강유전체막의 산소결핍에 의한 퍼티그 현상이 개선될 수 있으며, 뿐만 아니라, 산소확산에 의해 금속배선 아래에 금속산화물이 형성되는 것이 방지되고 하부전극과 금속배선 사이에 접촉저항이 증가하는 것이 방지된다.

Claims (11)

  1. 커패시터 상부전극;
    상기 상부전극 아래에 형성되고, 강유전물질로 형성된 유전체막; 및
    상기 유전체막 아래에 형성되고, 금속배선을 통해 트랜지스터의 소오스와 전기적으로 연결되는 제1 전극과, 상기 제1 전극 아래에 유전체막이 형성된 부분에만 선택적으로 형성된 산화물 형태의 제2 전극이 적층된 하부전극을 구비하는 것을 특징으로 하는 강유전체 커패시터.
  2. 제1항에 있어서,
    상기 제1 전극은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 및 백금(Pt) 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 강유전체 커패시터 제조방법.
  3. 제1항에 있어서,
    상기 제2 전극은 이리듐산화물(IrO2), 루테늄산화물(RuO2), 및 로듐산화물(RhO2) 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 강유전체 커패시터 제조방법.
  4. 제1항에 있어서,
    상기 산화물 형태의 제1 전극은 국부적 산화(LOCOS)방법으로 형성된 것을 특징으로 하는 강유전체 커패시터 제조방법.
  5. 반도체 기판 상의 소정영역에 선택적으로 산화물 전극을 형성하는 제1 단계;
    산화물 전극이 상기 결과물 전면에 제1 금속을 증착한 다음 패터닝하여 제1 전극을 형성하는 제2 단계;
    금속전극이 형성된 상기 결과물 상에 강유전물질과 금속을 차례로 적층한 다음 상기 산화물 전극이 형성된 부분에 한정되도록 패터닝하여 강유전체막 및 커패시터의 상부전극을 형성하는 제3 단계;
    커패시터 상부전극이 형성된 상기 결과물 상에 제1 층간절연층을 형성하는 제4 단계;
    상기 제1 층간절연층을 식각하여 상기 금속전극을 부분적으로 노출시키는 제1 콘택홀을 형성하는 제5 단계; 및
    상기 제1 콘택홀을 통해 상기 금속전극과 접촉되는 제1 금속배선을 형성하는 제6 단계를 구비하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
  6. 제5항에 있어서, 상기 제1 단계는,
    반도체 기판상에 제2 금속을 증착하여 금속층을 형성하는 단계;
    상기 금속층 상에 상기 금속층의 소정영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이온주입마스크로 사용하고 산소(O2)를 이온주입하여, 상기 반도체 기판의 소정영역에 선택적으로 산화물을 형태의 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
  7. 제6항에 있어서,
    상기 제1 금속은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 및 백금(Pt) 중에서 선택된 어느 하나로 형성되고, 상기 제2 금속은 이리듐(Ir), 루테늄(Ru), 및 로듐(Rh) 중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 강유전체 커패시터 제조방법.
  8. 제5항에 있어서, 상기 제1 단계는,
    반도체 기판상에 제2 금속을 증착하여 금속층을 형성하는 단계;
    상기 금속층 상에 상기 금속층의 소정영역을 노출시키는 질화막 패턴을 형성하는 단계; 및
    상기 질화막 패턴을 산화방지 마스크로 사용하고 상기 금속층을 국부적 산화(LOCOS)방법을 통해 산화시켜, 상기 반도체 기판의 소정영역에 선택적으로 산화물을 형태의 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
  9. 제8항에 있어서,
    상기 제1 금속은 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 및 백금(Pt) 중에서 선택된 어느 하나로 형성되고, 상기 제2 금속은 이리듐(Ir), 루테늄(Ru), 및 로듐(Rh) 중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 강유전체 커패시터 제조방법.
  10. 제5항에 있어서, 상기 제1 단계는,
    반도체 기판상에 금속산화물을 증착하여 금속산화물층을 형성하는 단계;
    상기 금속산화물층 상의 소정영역에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 사용하고 상기 금속산화물층을 식각하여, 상기 반도체 기판의 소정영역에 선택적으로 산화물을 형태의 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 강유전체 커패시터 제조방법.
  11. 제10항에 있어서,
    상기 금속산화물층은 이리듐산화물(IrO2), 루테늄산화물(RuO2), 및 로듐산화물(RhO2) 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 강유전체 커패시터 제조방법.
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