KR100386612B1 - 반도체소자의 커패시터 제조방법 - Google Patents
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Abstract
하부전극의 손실을 최소화하여 공정 수율을 향상시키기에 알맞은 반도체소자의 커패시터 제조방법을 제공하기 위한 것으로써, 반도체소자의 커패시터 제조방법은 반도체기판의 일영역에 도전영역을 형성하는 단계, 상기 도전영역에 콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 콘택홀내에 콘택플러그를 형성하는 단계, 상기 콘택플러그 및 그에 인접한 상기 층간절연막이 드러나도록 상기 층간절연막의 일영역상에 절연막 패턴을 형성하는 단계, 상기 콘택플러그와 상기 절연막 패턴을 포함한 상기 전면에 베리어막과 제 1 도전층을 차례로 증착하는 단계, 상기 절연막 패턴 사이의 상기 콘택플러그 상부 영역에 감광막을 형성하는 단계, 상기 감광막을 마스크로 상기 절연막 패턴상의 상기 제 1 도전층과 상기 베리어막을 차례로 제거하여 하부전극과 베리어막을 형성하는 단계, 상기 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스로 상기 감광막을 제거하는 단계, 상기 절연막 패턴을 제거하는 단계, 상기 하부전극과 상기 베리어막 표면상에 유전체막과 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 커패시터 제조방법에 관한 것이다.
디램의 집적도가 증가함에 따라 칩 면적이 감소하게 되고, 이에 따라서 트랜지스터와 커패시터의 면적도 감소하게 되었다.
이때 커패시터는 좁은 면적에서 좀 더 많은 용량을 얻기 위해서 고유전막을 사용하게 되었다.
고유전막으로는 Ta2O5나 BST(BaxSr1-xTiO)을 사용할 수 있는데 이러한 고유전막을 커패시터에 사용하기 위해서는 내산화성 및 내열성에 견디는 하부전극을 사용하여야 한다.
이와 같은 하부전극에는 Pt(Platinum)나 Ir(Iridium)이나 Ru(Ruthenium)나 이것들의 산화물 계통의 물질들이 있다.
상기와 같은 하부전극 물질중 화학기상 증착법으로 증착이 가능하고 구조 형성을 위한 식각이 용이한 물질로 Ru나 이것의 산화물인 RuO2가 사용된다.
이때 구조 형성을 위한 식각은 정해진 면적에서 보다 큰 커패시턴스를 확보하기 위해서 오목한(concave) 구조로 형성한다.
상기에서 오목한 구조 형성 방법으로 Pt를 사용할 수도 있는데 Pt는 화학적 기계적 증착법으로 증착할 때 Ru보다 단가가 비싸다는 단점이있다.
이하에서는 Ru나 이것의 산화물인 RuO2나 Ru와 합금된 금속물질을 하부전극으로 사용하여 커패시터를 제조하는 종래 기술에 대하여 설명한다.
도 1a 내지 도 1e는 종래에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.
종래 반도체소자의 커패시터 제조방법은 먼저, 도면에는 도시되지 않았지만 반도체기판의 일영역에 게이트산화막과 게이트전극을 적층 형성하고, 상기 게이트전극 양측의 반도체기판내에 소오스영역과 드레인영역을 형성한다.
이후에 소오스영역이나 드레인영역에 콘택홀을 갖도록 도 1a와 같이 층간절연막(11)을 형성한다.
이후에 상기 콘택홀을 포함한 층간절연막(11)상에 폴리실리콘을 증착한다.
그리고 상기 폴리실리콘층을 연마하여 콘택홀내에 콘택플러그(12)를 형성한다.
이후에 상기 콘택플러그(12)를 포함한 전면에 질화막(13)을 증착하고, 상기 질화막(13)상에 산화막(14)을 증착한다.
다음에 도 1b에 도시한 바와 같이 사진 식각공정으로 콘택플러그(12)와 그에 인접한 층간절연막(11)이 노출되도록 산화막(14)과 질화막(13)을 차례로 식각한다.
그리고 도 1c에 도시한 바와 같이 산화막(14)과 질화막(13)을 포함한 콘택플러그(12)와 층간절연막(11)상에 200Å정도의 두께를 갖도록 베리어막(15)을 증착하고, 베리어막(15)상에 200Å정도의 두께를 갖도록 도전층(16)을 증착한다.
이때 상기 도전층(16)은 Ru나 이의 산화물인 RuO2나 Ru와 합금된 금속물질로 형성한다.
상기에서 베리어막(15)은 콘택홀내의 콘택플러그(12)상에만 형성할 수도 있다.
이후에 산화막(14) 사이의 도전층(16)상부를 포함한 전면에 감광막(17)을 도포하고, 상기 산화막(14)상의 도전층(16) 상부와 산화막(14) 사이의 도전층(16) 측면이 드러나도록 감광막(17)을 에치백한다.
다음에 감광막(17)을 마스크로 상기 산화막(14)상의 상기 도전층(16)과 베리어막(15)을 차례로 제거하여 도 1d에 도시한 바와 같이 서로 격리된 U자 모양의 베리어막(15)과 하부전극(16a)을 형성한다.
이와 같이 하부전극(16a)을 서로 격리시켜서 셀의 분리가 이루어지도록 한다.
상기에서 하부전극(16a)의 식각은 Ar+Cl2플라즈마를 이용하여 실시한다.
이후에 O2플라즈마 가스를 사용하여 상기 감광막(17)을 제거한다.
이때 하부전극(16a)을 구성하는 Ru나 RuO2이 O2가스가 반응하여 RuO4의 휘발성 가스를 생성하여 하부전극(16a)이 손상될 수 있다.
다음에 도 1e에 도시한 바와 같이 상기 하부전극(16a) 사이의 산화막(14)과 질화막(13)을 차례로 제거하고, 하부전극(16a)을 포함한 전면에 고유전막(18)과 도전층을 차례로 형성한 후에 이웃하는 하부전극(16a)상의 도전층과 고유전막(18)이 격리되도록 차례로 제거하여 상부전극(19)과 고유전막(18)과 하부전극(16a)으로 구성된 U자 모양의 커패시터를 완성한다.
상기와 같은 종래 반도체소자의 커패시터 제조방법은 다음과 같은 문제가 있다.
Ru나 RuO2로 구성된 하부전극을 U자 모양으로 형성하기 위한 마스크로 사용된 감광막을 O2플라즈마 가스로 제거할 때 O2가스와 하부전극과 화학반응을 일으켜서 하부전극이 소실되어 공정 수율이 떨어지는 문제가 발생된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 하부전극의 손실을 최소화하여 공정 수율을 향상시키기에 알맞은 반도체소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
101 : 층간절연막 102 : 콘택플러그
103 : 질화막 104 : 산화막
105 : 베리어막 106 : 도전층
106a : 하부전극 107 : 감광막
108 : 고유전막 109 : 상부전극
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 커패시터 제조방법은 반도체기판의 일영역에 도전영역을 형성하는 단계, 상기 도전영역에 콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 콘택홀내에 콘택플러그를 형성하는 단계, 상기 콘택플러그 및 그에 인접한 상기 층간절연막이 드러나도록 상기 층간절연막의 일영역상에 절연막 패턴을 형성하는 단계, 상기 콘택플러그와 상기 절연막 패턴을 포함한 상기 전면에 베리어막과 제 1 도전층을 차례로 증착하는 단계, 상기 절연막 패턴 사이의 상기 콘택플러그 상부 영역에 감광막을 형성하는 단계, 상기 감광막을 마스크로 상기 절연막 패턴상의 상기 제 1 도전층과 상기 베리어막을 차례로 제거하여 하부전극과 베리어막을 형성하는 단계, 상기 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스로 상기 감광막을 제거하는 단계, 상기 절연막 패턴을 제거하는 단계, 상기 하부전극과 상기 베리어막 표면상에 유전체막과 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 커패시터 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 커패시터 제조방법을 나타낸 공정단면도이다.
본 발명에 따른 반도체소자의 커패시터 제조방법은 반도체기판(도면에는 도시되지 않았음) 상측에 도전층을 증착하고, 도전층상에 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 도전층을 식각하여 하부전극을 형성하고, 상기 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스로 감광막을 제거하고, 상기 하부전극의 표면상에 유전체막과 상부전극을 차례로 형성하여 진행한다.
다시말해서, Ru나 이의 산화물인 RuO2나 Ru와 합금된 금속물질로 형성된 하부전극을 감광막을 마스크로 제거한 후에, 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스로 감광막을 제거하는 것이다.
이때 식각가스로는 H2O, NH3,N2중 하나를 선택하여 사용하거나, H2+O2에서 H2의 비율을 O2보다 작게한 혼합가스를 사용하거나, H2O+NH3+N2의 혼합 가스를 사용하거나, N2+NH3나 NH3+H2O나 N2+H2O의 혼합가스를 사용할 수 있다.
상기와 같이 내용을 그 요지로 하는 본 발명 반도체소자의 커패시터 제조방법을 좀더 자세하게 설명하면 다음과 같다.
먼저, 도면에는 도시되지 않았지만 반도체기판의 일영역에 게이트산화막과게이트전극을 적층 형성하고, 상기 게이트전극 양측의 반도체기판내에 소오스영역과 드레인영역을 형성한다.
그리고 소오스영역이나 드레인영역에 콘택홀을 갖도록 도 2a에 도시한 바와 같이 층간절연막(101)을 형성한다.
이후에 상기 콘택홀을 포함한 층간절연막(101)상에 폴리실리콘이나 텅스텐 또는 저항이 낮은 도전성 물질을 증착한다.
그리고 상기 도전성 물질이 상기 콘택홀내에만 형성되도록 에치백이나 화학적 기계적 연마공정을 진행하여 콘택홀에 콘택플러그(102)를 형성한다.
이후에 상기 콘택플러그(102)를 포함한 전면에 질화막(103)을 증착하고, 상기 질화막(103)상에 화학 기상 증착법으로 산화막(104)을 증착한다.
이때 질화막(103)은 500Å정도의 두께를 갖도록 증착한다.
다음에 도 2b에 도시한 바와 같이 상기 산화막(104)상에 감광막(도면에 도시도지 않았음)을 도포한 후에 콘택플러그(102) 상부 및 이에 인접한 층간절연막(101)상의 감광막이 제거되도록 노광 및 현상공정으로 감광막을 선택적으로 패터닝한다.
이후에 패터닝된 감광막을 마스크로 상기 산화막(104)과 질화막(103)을 차례로 식각 콘택플러그(102)와 그에 인접한 층간절연막(101)이 U자 모양으로 노출되도록 한다.
그리고 도 2c에 도시한 바와 같이 질화막(103)과 산화막(104) 및 콘택플러그(102)와 층간절연막(101)상에 베리어막(105)과 도전층(106)을 각각 200Å정도의 두께를 갖도록 차례로 증착한다.
이때 베리어막(105)은 도전층(106)과 산화막(104)과의 밀착성을 좋게하기 위해 형성하는 것인데, 콘택홀내의 콘택플러그(104)상에만 형성할 수도 있다.
그리고 상기 도전층(106)은 Ru나 이의 산화물인 RuO2나 Ru와 합금된 금속물질로 형성한다.
그리고 산화막(104) 사이의 도전층(106) 상부를 포함한 전면에 감광막(107)을 도포한 후에, 상기 산화막(104)상의 도전층(106) 상부와 산화막(104)사이의 도전층(106)의 측면이 드러나도록 감광막(107)을 에치백하여 제거한다.
다음에 에치백된 감광막(107)을 마스크로 상기 산화막(105)상이 노출되도록 상기 도전층(106)과 베리어막(105)을 차례로 제거하여 도 2d에 도시한 바와 같이 서로 격리된 U자 모양의 베리어막(105)과 하부전극(106a)을 형성한다.
이와 같이 하부전극(106a)을 서로 격리시켜서 셀의 분리가 이루어지도록 한다.
상기에서 하부전극(106a)의 식각은 Ar+Cl2플라즈마 가스를 이용하여 실시한다.
이후에 상기 하부전극(106a)을 구성하는 Ru나 이의 산화물인 RuO2나 Ru와 합금된 금속물질과 반응하여 휘발성을 나타내지 않는 식각가스를 사용하여 상기 감광막(107)을 제거한다.
상기에서 식각가스로는 H2O, NH3,N2중 하나를 선택하여 사용하거나, H2+O2에서 H2의 비율을 O2보다 작게한 혼합가스를 사용하거나, H2O+NH3+N2의 혼합 가스를 사용하거나, N2+NH3나 NH3+H2O나 N2+H2O의 혼합가스를 사용할 수도 있다.
다음에 도 2e에 도시한 바와 같이 상기 하부전극(106a) 사이의 산화막(104)과 질화막(103)을 차례로 제거한다.
그리고 하부전극(106a)을 포함한 전면에 고유전막(108)과 도전층을 차례로 형성한 후에 이웃하는 하부전극(106a)상의 도전층과 고유전막(108)이 서로 격리되도록 차례로 제거하여서 고유전막(108)과 상부전극(109)을 적층 형성한다.
이때 도전층도 하부전극과 같이 Ru나 RuO2나 Ru와 합금된 금속물질로 형성한 후에, 서로 격리되는 상부전극(109)을 형성하기 위해서 감광막을 도포하고 선택적으로 패터닝한 후에, 패터닝된 감광막을 마스크로 도전층을 제거하여 서로 격리된 상부전극(109)을 형성한다.
이후에 상기 하부전극(106a)을 식각한 가스를 이용하여 패터닝된 감광막을 제거한다.
이와 같은 공정을 진행하여 상부전극(109)과 고유전막(108)과 하부전극(106a)으로 구성된 U자 모양의 커패시터를 완성한다.
상기와 같은 본 발명 반도체소자의 커패시터 제조방법은 다음과 같은 효과가 있다.
Ru나 RuO2나 Ru가 합금된 금속물질로 구성된 하부전극을 식각한 감광막 마스크를 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스를 이용하여 제거하므로써 하부전극의 손상을 방지하여 공정수율을 증대시킬 수 있다.
Claims (6)
- 기판상부에 도전층을 증착하는 단계,상기 도전층상에 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 마스크로 상기 도전층을 식각하여 하부전극을 형성하는 단계,상기 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스로 상기 감광막을 제거하는 단계,상기 하부전극의 표면상에 유전체막과 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제 1 항에 있어서, 상기 상부,하부전극은 Ru나 RuO2나 Ru의 합금물질로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제 1 항에 있어서, 상기 식각가스로는 H2O, NH3, N2중 하나의 가스나, H2의 비율이 O2보다 작은 H2O2혼합가스나, H2O+NH3+N2의 혼합가스나, H2+NH3, NH3+H2O, N2+H2O의 혼합가스 중 택일하여 사용함을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 반도체기판의 일영역에 도전영역을 형성하는 단계,상기 도전영역에 콘택홀을 갖는 층간절연막을 형성하는 단계,상기 콘택홀내에 콘택플러그를 형성하는 단계,상기 콘택플러그 및 그에 인접한 상기 층간절연막이 드러나도록 상기 층간절연막의 일영역상에 절연막 패턴을 형성하는 단계,상기 콘택플러그와 상기 절연막 패턴을 포함한 상기 전면에 베리어막과 제 1 도전층을 차례로 증착하는 단계,상기 절연막 패턴 사이의 상기 콘택플러그 상부 영역에 감광막을 형성하는 단계,상기 감광막을 마스크로 상기 절연막 패턴상의 상기 제 1 도전층과 상기 베리어막을 차례로 제거하여 하부전극과 베리어막을 형성하는 단계,상기 하부전극과 반응하여 휘발성을 나타내지 않는 식각가스로 상기 감광막을 제거하는 단계,상기 절연막 패턴을 제거하는 단계,상기 하부전극과 상기 베리어막 표면상에 유전체막과 상부전극을 차례로 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제 4 항에 있어서, 상기 하부전극은 Ru나 RuO2나 Ru의 합금물질로 형성함을 특징으로 하는 반도체소자의 커패시터 제조방법.
- 제 4 항에 있어서, 상기 식각가스로는 H2O, NH3, N2중 하나의 가스나, H2의 비율이 O2보다 작은 H2O2혼합가스나, H2O+NH3+N2의 혼합가스나, H2+NH3, NH3+H2O, N2+H2O의 혼합가스 중 택일하여 사용함을 특징으로 하는 반도체소자의 커패시터 제조방법.
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