KR100323723B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 베리어 물질막이 강유전체막을 증착 혹은 후 열처리 과정에서 산화되는 것을 방지하도록 한 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 반도체 기판상에 일정한 간격으로 도전성 플러그를 갖는 절연막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 절연막의 표면이 소정부분 노출되도록 질화막 패턴 및 산화막 패턴을 차례로 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 포함한 전면에 베리어 물질막을 형성하는 단계와, 상기 베리어 물질막상에 포토레지스트를 도포한 후 산화막 패턴 및 질화막 패턴 사이에만 남도록 포토레지스트를 에치백하는 단계와, 상기 포토레지스트를 마스크로 이용하여 노출된 베리어 물질막을 선택적으로 제거하는 단계와, 상기 포토레지스트 및 산화막 패턴을 제거하고 베리어 물질막을 감싸는 하부전극을 형성하는 단계와, 상기 하부전극상에 강유전체막 및 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 캐패시터 제조방법{method for manufacturing capacitor of semiconductor device}

본 발명은 반도체 메모리 소자의 제조공정에 관한 것으로, 특히베리어(Barrier) 물질의 산화를 억제하는데 적당한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

현재, 기가(Giga)급 캐패시터를 형성하기 위해서는 일반적으로 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등과 같은 노벨 메탈(Nobel Metal)들을 이용하여 전극을 형성하며, 강유전체 물질로서는 BST 등을 사용하고 있다.

이러한 노벨 메탈들은 식각 중 휘발성(Volatile) 물질을 형성하기가 매우 어려우며, 식각 프로파일이 매우 좋지 않다. 이러한 문제를 해결하기 위하여 트랜치(Trench)구조의 캐패시터를 사용하게 된다.

한편, 노벨 메탈들은 캐패시터 공정 중 열처리 과정에서 도우프트 폴리 실리콘과 반응하여 실리사이드(Silicide)를 형성하여 캐패시터 특성을 저하시킨다.

따라서 하부전극과 폴리 실리콘 플러그 사이에 베리어 물질을 형성한다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 포토 및 식각공정을 통해 반도체 기판(11)의 표면이 소정부분 노출되도록 절연막(12)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 불순물이 도핑된 폴리 실리콘층을 형성한 후, 전면에 에치백이나 CMP 공정을 실시하여 콘택홀내부에폴리 실리콘 플러그(13)를 형성한다.

그리고 상기 폴리 실리콘 플러그(13)를 포함한 반도체 기판(11)의 전면에 질화막(14)과 산화막(15)을 차례로 형성한다.

도 1b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 폴리 실리콘 플러그(13) 및 그에 인접한 절연막(12)의 표면이 소정부분 노출되도록 상기 산화막(15) 및 질화막(14)을 선택적으로 제거하여 산화막 패턴(15a) 및 질화막 패턴(14a)을 형성한다.

도 1c에 도시한 바와 같이, 상기 산화막 패턴(15a) 및 질화막 패턴(14a)을 포함한 반도체 기판(11)의 전면에 베리어 물질막(16) 및 하부전극용 제 1 금속막(17)을 차례로 형성한다.

이어, 상기 제 1 금속막(17)상에 포토레지스트(18)를 도포한 후, 상기 포토레지스트(18)가 산화막 패턴(15a) 및 질화막 패턴(14a)의 사이에만 남도록 전면에 에치백 공정을 실시한다.

도 1d에 도시한 바와 같이, 상기 포토레지스트(18)를 마스크로 이용하여 노출된 제 1 금속막(17) 및 베리어 물질막(16)을 선택적으로 제거하여 하부전극(17a)을 형성한다.

도 1e에 도시한 바와 같이, 상기 포토레지스트(18)를 제거하고, 상기 산화막 패턴(15a)을 습식식각으로 제거한다.

이어, 상기 하부전극(17a)을 포함한 반도체 기판(11)의 전면에 강유전체막(19) 및 상부전극용 제 2 금속막(20)을 차례로 형성하여 종래의 캐패시터 형성공정을 완료한다.

그러나 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법에 있어서 다음과 같은 문제점이 있었다.

즉, 하부전극과 도전성 플러그 사이에 실리사이드가 형성되는 것을 방지하기 형성된 베리어 물질은 강유전체를 증착하거나 후 열처리를 할 때 고온으로 인하여 강유전체막과 접하는 부위부터 산화되기가 쉬워 베리어로서 역할을 하지 못한다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 베리어 물질이 강유전체막을 증착 혹은 후 열처리 과정에서 산화되는 것을 방지하도록 한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 종래의 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 절연막

33 : 폴리 실리콘 플러그 34 : 질화막

35 : 산화막 36 : 베리어 물질막

37 : 포토레지스트 38 : 제 1 하부전극

39 : 제 2 하부전극 40 : 강유전체막

41 : 상부전극

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 일정한 간격으로 도전성 플러그를 갖는 절연막을 형성하는 단계와, 상기 도전성 플러그 및 그에 인접한 절연막의 표면이 소정부분 노출되도록 질화막 패턴 및 산화막 패턴을 차례로 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴을 포함한 전면에 베리어 물질막을 형성하는 단계와, 상기 베리어 물질막상에 포토레지스트를 도포한 후 산화막 패턴 및 질화막 패턴 사이에만 남도록 포토레지스트를 에치백하는 단계와, 상기 포토레지스트를 마스크로 이용하여 노출된 베리어 물질막을 선택적으로 제거하는 단계와, 상기 포토레지스트 및 산화막 패턴을 제거하고 베리어 물질막을 감싸는 하부전극을 형성하는 단계와, 상기 하부전극상에 강유전체막 및 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 캐패시터 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(31)상에 절연막(32)을 형성하고, 포토 및 식각공정을 통해 반도체 기판(31)의 표면이 소정부분 노출되도록 절연막(32)을 선택적으로 제거하여 콘택홀을 형성한다.

이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 불순물이 도핑된 폴리 실리콘층을 형성한 후, 전면에 에치백이나 CMP 공정을 실시하여 콘택홀내부에 폴리 실리콘 플러그(33)를 형성한다.

그리고 상기 폴리 실리콘 플러그(33)를 포함한 반도체 기판(31)의 전면에 질화막(34)과 산화막(35)을 차례로 형성한다.

도 2b에 도시한 바와 같이, 포토 및 식각공정을 통해 상기 폴리 실리콘 플러그(33) 및 그에 인접한 절연막(32)의 표면이 소정부분 노출되도록 상기 산화막(35) 및 질화막(34)을 선택적으로 제거하여 산화막 패턴(35a) 및 질화막 패턴(34a)을 형성한다.

도 2c에 도시한 바와 같이, 상기 산화막 패턴(35a)과 질화막 패턴(34a)을 포함한 반도체 기판(31)의 전면에 베리어 물질막(36)을 형성한다.

이어, 상기 베리어 물질막(36)상에 포토레지스트(37)를 도포한 후, 상기 산화막 패턴(35a)과 질화막 패턴(34a)의 사이에만 남도록 포토레지스트(37)의 전면에 에치백 공정을 실시한다.

도 2d에 도시한 바와 같이, 상기 포토레지스트(37)를 마스크로 이용하여 노출된 베리어 물질막(36)을 선택적으로 제거한다.

도 2e에 도시한 바와 같이, 상기 포토레지스트(37)를 제거하고, 상기 베리어 물질막(36)을 포함한 반도체 기판(31)의 전면에 하부전극용 제 1 금속막을 형성한다.

이어, 상기 산화막 패턴(35a)의 상부표면을 에칭 앤드포인트로 하여 제 1 금속막의 전면에 에치백 공정을 실시하여 제 1 하부전극(38)을 형성한다.

도 2f에 도시한 바와 같이, 상기 산화막 패턴(35a)을 습식식각으로 제거하고, 상기 제 1 하부전극(38)을 포함한 반도체 기판(31)의 전면에 제 2 금속막을 증착한 후 에치백공정을 실시하여 제 2 하부전극(39)을 형성한다.

여기서 상기 제 1, 제 2 하부전극(38,39)은 베리어 물질막(36)을 완전히 감싸게 된다.

이어, 상기 제 1, 제 2 하부전극(38,39)을 포함한 반도체 기판(31)의 전면에 고유전체막(40) 및 제 3 금속막을 증착하여 상부전극(41)을 형성함으로서 본 발명에 의한 캐패시터의 형성공정을 완료한다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.

즉, 베리어 물질막이 강유전체막과 직접 접촉하는 것을 방지함으로서 강유전체막 증착 혹은 후속 열처리에 의해 베리어 물질막이 산화되는 것을 방지할 수 있다.

Claims (2)

1. 반도체 기판상에 일정한 간격으로 도전성 플러그를 갖는 절연막을 형성하는 단계;

   상기 도전성 플러그 및 그에 인접한 절연막의 표면이 소정부분 노출되도록 질화막 패턴 및 산화막 패턴을 차례로 형성하는 단계;

   상기 산화막 패턴 및 질화막 패턴을 포함한 전면에 베리어 물질막을 형성하는 단계;

   상기 베리어 물질막상에 포토레지스트를 도포한 후 산화막 패턴 및 질화막 패턴 사이에만 남도록 포토레지스트를 에치백하는 단계;

   상기 포토레지스트를 마스크로 이용하여 노출된 베리어 물질막을 선택적으로 제거하는 단계;

   상기 포토레지스트 및 산화막 패턴을 제거하고 베리어 물질막을 감싸는 하부전극을 형성하는 단계;

   상기 하부전극상에 강유전체막 및 상부전극을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 하부전극은 제 1, 제 2 금속막을 적층하여 베리어 물질막을 완전히 감싸도록 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.