KR100567068B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR100567068B1
KR100567068B1 KR1020040057685A KR20040057685A KR100567068B1 KR 100567068 B1 KR100567068 B1 KR 100567068B1 KR 1020040057685 A KR1020040057685 A KR 1020040057685A KR 20040057685 A KR20040057685 A KR 20040057685A KR 100567068 B1 KR100567068 B1 KR 100567068B1
Authority
KR
South Korea
Prior art keywords
charge storage
wafer
storage electrode
semiconductor device
oxide film
Prior art date
Application number
KR1020040057685A
Other languages
English (en)
Other versions
KR20060008032A (ko
Inventor
오훈정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040057685A priority Critical patent/KR100567068B1/ko
Publication of KR20060008032A publication Critical patent/KR20060008032A/ko
Application granted granted Critical
Publication of KR100567068B1 publication Critical patent/KR100567068B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 실린더형 전하저장전극을 독립시킨 후에 도넛형 플라즈마 발생 장치를 사용하여 웨이퍼 가장자리와 웨이퍼 테두리 부분에 산화 공정을 진행하여 디포커스 부분의 다결정실리콘층을 산화막으로 감싸서 후속 공정에서 박막이 이탈되어 파티클이 되는 것을 방지하였으므로, 파티클에 의한 후속 불량 발생을 방지하여 공정수율 및 소자의 동작 특성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래 기술에 따라 전하저장전극 분리 공정후 파티클이 발생한 상태의 웨이퍼 사진.
도 2는 종래 기술에 따라 웨이퍼에서 디포커스된 부분에서 발생되는 파티클을 설명하기 위한 개략도.
도 3은 종래 기술에 따라 웨이퍼 테두리 부분에서 파티클이 발생되는 부분의 SEM 사진.
도 4a 내지 도 4e는 본 발명에 따른 반도체소자의 제조 공정도.
도 5는 본 발명에 따른 산화 공정 장치의 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체기판 12 : 층간절연막
14 : 콘택 플러그 16 : 질화막
18 : 희생산화막 20 : 다결정실리콘층
22 : 산화막 30 : 테이블
32 : 웨이퍼 34 : 캡
36 : 절연체
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 캐패시터 형성후에 웨이퍼의 테두리 부분에 산화 공정을 진행하여 이 부분에서의 파티클 발생을 방지하여 공정수율 및 소자의 동작 특성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복 사용되는데 대한 신뢰성도 함께 지니고 있어야한다.
캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.
도시되어 있지는 않으나, 종래 기술에 따른 반도체소자의 제조 방법을 살펴보면 다음과 같다.
먼저, 반도체기판상에 MOSFET와 비트라인 등의 소정의 하부 구조물들을 순차적으로 형성하고, 그 상부에 전하저장전극용 콘택플러그를 구비하는 층간절연막을 형성한다.
그다음 상기 구조의 전표면에 식각장벽층인 질화막과 전하저장전극 패터닝용 희생 산화막을 순차적으로 형성하고, 전하저장전극 패터닝 마스크를 사용하여 상기 산화막과 질화막을 순차적으로 사진식각하여 상기 콘택플러그를 노출시키는 전하저장전극용 트랜치홀을 형성한다.
그후, 상기 구조의 전표면에 화학기상증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 방법으로 도핑된 다결정실리콘층을 형성하고, 산화막이나 감광막으로 상기 트랜치홀을 메운 후, 상기 희생 산화막 상부의 다결정실리콘층을 제거하여 각각의 전하저장전극으로 독립시키고, 상기 산화막 또는 감광막을 제거하고, 다시 전하저장전극 패터닝용 산화막을 제거하여 실린더형 전하저장전극을 형성하고, 유전막과 상부 플레이트전극을 형성하여 캐패시터를 완성한다.
그러나, 상기와 같은 종래 기술에 따른 반도체소자의 제조방법은, 전하저장전극을 CMP나 에치백 등의 방법으로 독립시키고, 준안정 반구형 실리콘 형성을 위한 예비클리닝 및 유전막 도포를 위한 예비클리닝 공정에서 웨이퍼 가장자리에 노광하는 더미 패턴들의 디포커스로 인하여 비정상적으로 패터닝되어 전하저장전극 박막이나 패턴이 희생 산화막에서 떨어져 도 1에 도시된 바와 같은 파티클을 발생시켜며, 이러한 발생 원인은 도 2에 도시된 바와 같이, 웨이퍼 가장자리에서의 비정상 패턴의 리프트 오프에 의한 것이고, 또한, 도 3에 도시된 바와 같이, 전하저장전극을 독립시키는 공정에서 웨이퍼 테두리 부분(bevel)에서 리프트 오프된 박막들도 파티클이 되어 후속 공정에서 박막 증착시 장애가 되고, 패턴을 단락 시키는 등의 불량 원인이 되어 공정수율 및 소자의 동작 특성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 전하저장전극을 형성하고, 디포커스되는 웨이퍼 가장자리와 웨이퍼 테두리 부분에 산화 공정을 진행하여 산화막을 형성하고, 후속 공정을 진행하여 파티클 발생을 방지하여 공정수율 및 소자의 동작 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘웨이퍼 반도체기판상에 층간절연막을 형성하는 공정과, 상기 층간절연막 상에 희생산화막을 형성하는 공정과, 상기 희생산화막에 전하저장전극 트랜치홀을 형성하는 공정과, 상기 구조의 전표면에 전하저장전극용 다결정실리콘층을 형성하는 공정과, 상기 희생산화막 상부의 다결정실리콘층을 제거하여 전하저장전극을 형성하는 공정과, 상기 반도체기판에서 디포커싱 되는 부분에 산화 공정을 진행하여 산화막을 형성하는 공정을 포함하는 반도체소자의 제조방법을 제공한다.
여기서, 상기 산화 공정은 도넛츠형 플라즈마 발생 장치 또는 PECVD 장비로 실시하며, 상기 PECVD 장비는 웨이퍼의 중앙 부분에는 불활성 가스가 공급되고, 디포커스 부분에는 산화 가스가 공급되며, 상기 PECVD 장비는 웨이퍼의 중앙 부분에 대응되는 상부 캡에 절연 처리되어 플라즈마 발생을 방지하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 4a 내지 도 4c는 본 발명에 따른 반도체소자의 제조 공정도로서, 도 4b 부터는 도 4a의 웨이퍼 가장자리 부분의 일부만을 도시한 예이며, 도 5와 연관시켜 설명한다.
먼저, 소정의 하부 구조물, 예를 들어 MOSFET와 비트라인 등을 구비하는 반도체기판(10)상에 전하저장전극용 콘택 플러그(14)를 구비하는 제1층간절연막(12)을 형성하고, 상기 제1층간절연막(12)상에 식각장벽층인 질화막(16)과 전하저장전극 희생산화막(18)을 순차적으로 형성한다. (도 4a 참조).
그다음 상기 희생산화막(18)과 질화막(16)을 전하저장전극 패터닝 마스크로 사진식각하여 전하저장전극용 트랜치홀을 형성하고, 상기 구조의 전표면에 도핑된 다결정실리콘층(20)을 도포한 후, 상기 희생산화막(18) 상부의 다결정실리콘층(20)을 CMP나 에치백 등을 방법으로 제거하여 다결정실리콘층(20) 패턴으로된 실린더형 전하저장전극을 형성한다. (도 4b 참조). 이때 웨이퍼 가장자리 부분의 디포커스된 부분의 다결정실리콘층(20)은 도 4c에서와 같이 불완전한 패턴으로 남게된다.
그후, 도 5에 도시되어있는 것과 같은 베벨 산화 장치를 이용하여 웨이퍼 가장자리와 웨이퍼 테두리 부분에 산화 공정을 진행하여 웨이퍼 가장자리와 웨이퍼 테두리 부분의 다결정실리콘층(20)을 산화시켜 산화막(22)을 형성한다. (도 4d 참조).
상기 산화 공정을 도 5를 참조하여 설명하면 다음과 같다.
상기의 산화 장치는 도넛형 플라즈마 장비나 기존의 플라즈마 유도 화학기상 증착(Chemical Vapor Deposition: 이하 CVD라 칭함) 장치로서, Rf 파워와 연결된 테이블(30)상에 산화 공정을 진행할 웨이퍼(32)가 탑재되고, 그 상부에 위치하는 캡(34)에는 상기 웨이퍼(32)에서 정상 패턴이 되는 부분과 대응되는 부분에 절연체(36)가 부착되어 플라즈마가 발생되지 않도록 하고, 상기 캡(34)에서 상기 웨이퍼(32)의 중앙부위에 대응되는 부분에 형성된 제1 가스 유입구(35-1)로는 공정중 He 나 N2등의 비활성 가스가 유입되고, 상기 웨이퍼(32)에서 더미 패턴들이 형성되는 가장자리 부위에 대응되는 부분에 형성된 제2 가스 유입구(35-2)로는 공정중 산화가스인 O3 또는 NO2 가스가 유입되어 웨이퍼(32)의 가장자리와 웨이퍼 테두리 부분에만 산화가 일어난다.
그다음 후속 공정으로서 상기 희생산화막(18) 제거 공정과 예비클리닝 공정을 진행하면, 상기 웨이퍼 가장자리와 웨이퍼 테두리 부분에서 일부 산화막(22)이 제거되지만 불완전 패턴으로 남은 다결정실리콘층(20)은 제거되지 않아 파티클 발생이 방지된다. (도 4e 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 실린더형 전하저장전극을 독립시킨 후에 도넛형 플라즈마 발생 장치를 사용하여 웨이퍼 가장자리와 웨이퍼 테두리 부분에 산화 공정을 진행하여 디포커스 부분의 다결정실리콘층을 산화막으로 감싸서 후속 공정에서 박막이 이탈되어 파티클이 되는 것을 방지하였으므로, 파티클에 의한 후속 불량 발생을 방지하여 공정수율 및 소자의 동작 특성을 향상시킬 수 있는 이점이 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (4)

  1. 실리콘웨이퍼 반도체기판상에 층간절연막을 형성하는 공정과,
    상기 층간절연막 상에 희생산화막을 형성하는 공정과,
    상기 희생산화막에 전하저장전극 트랜치홀을 형성하는 공정과,
    상기 구조의 전표면에 전하저장전극용 다결정실리콘층을 형성하는 공정과,
    상기 희생산화막 상부의 다결정실리콘층을 제거하여 전하저장전극을 형성하는 공정과,
    상기 반도체기판에서 디포커싱 되는 부분에 산화 공정을 진행하여 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 산화 공정은 도넛츠형 플라즈마 발생 장치 또는 PECVD 장비로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 PECVD 장비는 웨이퍼의 중앙 부분에는 불활성 가스가 공급되고, 디포커스 부분에는 산화 가스가 공급되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 PECVD 장비는 웨이퍼의 중앙 부분에 대응되는 상부 캡에 절연 처리되어 플라즈마 발생을 방지하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020040057685A 2004-07-23 2004-07-23 반도체소자의 제조방법 KR100567068B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040057685A KR100567068B1 (ko) 2004-07-23 2004-07-23 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040057685A KR100567068B1 (ko) 2004-07-23 2004-07-23 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20060008032A KR20060008032A (ko) 2006-01-26
KR100567068B1 true KR100567068B1 (ko) 2006-04-04

Family

ID=37119184

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040057685A KR100567068B1 (ko) 2004-07-23 2004-07-23 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100567068B1 (ko)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980045862A (ko) * 1996-12-11 1998-09-15 문정환 반도체 메모리장치 제조방법
KR19980065672A (ko) * 1997-01-14 1998-10-15 김광호 기판 에지 불순물 제거 방법
US6030879A (en) 1997-04-07 2000-02-29 Taiwan Semiconductor Manufacturing Co. Ltd. Method of reducing particles during the manufacturing of fin or cylinder capacitors on a wafer
KR20010008613A (ko) * 1999-07-02 2001-02-05 김영환 웨이퍼의 에지 베드 제거 방법
KR20010045597A (ko) * 1999-11-05 2001-06-05 윤종용 웨이퍼 가장자리의 결함 요인 처리 방법
KR20030095675A (ko) * 2002-06-14 2003-12-24 현대자동차주식회사 저 백금-팔라듐-로듐 함량의 삼원촉매 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980045862A (ko) * 1996-12-11 1998-09-15 문정환 반도체 메모리장치 제조방법
KR19980065672A (ko) * 1997-01-14 1998-10-15 김광호 기판 에지 불순물 제거 방법
US6030879A (en) 1997-04-07 2000-02-29 Taiwan Semiconductor Manufacturing Co. Ltd. Method of reducing particles during the manufacturing of fin or cylinder capacitors on a wafer
KR20010008613A (ko) * 1999-07-02 2001-02-05 김영환 웨이퍼의 에지 베드 제거 방법
KR20010045597A (ko) * 1999-11-05 2001-06-05 윤종용 웨이퍼 가장자리의 결함 요인 처리 방법
KR20030095675A (ko) * 2002-06-14 2003-12-24 현대자동차주식회사 저 백금-팔라듐-로듐 함량의 삼원촉매 제조방법

Also Published As

Publication number Publication date
KR20060008032A (ko) 2006-01-26

Similar Documents

Publication Publication Date Title
JPH0685086A (ja) 高集積素子用微細コンタクト形成方法
US20090258469A1 (en) Method of manufacturing semiconductor device
US6716756B2 (en) Method for forming capacitor of semiconductor device
US20230059733A1 (en) Method for manufacturing semiconductor structure and semiconductor structure
KR100567068B1 (ko) 반도체소자의 제조방법
JP2006148052A (ja) 半導体素子の格納電極形成方法
KR100618691B1 (ko) 반도체소자의 캐패시터 제조방법
KR100323723B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100696774B1 (ko) 반도체소자의 캐패시터 형성방법
KR0148333B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100338814B1 (ko) 반도체 소자의 제조방법
KR100399963B1 (ko) 반도체 장치의 전하저장전극 형성방법
KR100859254B1 (ko) 반도체 소자의 커패시터 제조 방법
KR100361515B1 (ko) 반도체장치의 콘택부 제조방법
KR100314803B1 (ko) 반도체소자의전하저장전극형성방법
KR100249169B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR100520140B1 (ko) 반도체소자의캐패시터제조방법
KR100223766B1 (ko) 반도체 장치의 콘택홀 형성방법
KR100324330B1 (ko) 반도체소자의 콘택 형성방법
KR20030000695A (ko) 반도체소자의 스토리지 노드 형성방법
KR100290779B1 (ko) 디램 디바이스의 전하 저장 전극 형성방법
KR20060000964A (ko) 반도체 장치의 제조방법
KR20020025351A (ko) 반도체 소자의 제조방법
KR20000003613A (ko) 반도체소자의 캐패시터 제조방법
KR20020043674A (ko) 반도체 소자의 전하저장전극 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee