KR20020025351A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 콘택 저항 증가 및 일렉트로마이그레이션(electro migration) 열화로 인한 소자의 수율 저하를 방지하는데 적당한 반도체 소자의 제조방법에 관한 것으로서,하층 텅스텐 콘택 플러그 및 텅스텐 비트 라인과 텅스텐 패드 형성을 동시에 형성함에 그 특징이 있다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 콘택 저항 증가 및 일렉트로마이그레이션(electro migration) 열화로 인한 소자의 수율 저하를 방지하는데 적당한 반도체 소자의 제조방법에 관한 것이다.
종래의 기술은 메모리와 비메모리의 통합된 집적 소자 형성시 상부 배선과 하부 배선과의 전기적 통로 형성을 위해 메모리와 비메모리 모두 하층 콘택홀 식각 후 텅스텐 플러그를 채우고 메모리 단자에 텅스텐 비트 라인을 형성한다.
이어, 상기 비메모리 단자의 하층 콘택홀을 연결하는 상층 콘택홀을 형성하여 다시 텅스텐 플러그를 채우는 적층 콘택 구조를 사용한다.
이때 상층 홀과 하층 콘택홀간의 미스얼라인(misalign)을 최소화하기 위해 약간 비스듬한(slope) 형태로 하층 콘택홀을 형성하여 하층 콘택홀 크기를 크게 하거나 식각 베리어층(예를 들면, 질화막)을 적용하여 상층 콘택홀 식각시 식각선택비를 이용한 2단계 식각 방법을 적용하고 있다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 하층 콘택홀의 크기를 크게 하는데는 소자의 전기적 특성과 관련된 디자인 룰에 한계를 가지고 있으며, 식각 베리어층을 적용한 경우 텅스텐 비트 라인 식각시 하층의 텅스텐 플러그 손실이 발생되어 후속의 식각 베리어층 증착시 텅스텐 손실 부위에 채워짐으로 상층 콘택홀 식각시 제거되지 않아 콘택 저항이 증가한다.
둘째, 텅스텐 비트 라인 형성시 하층의 텅스텐 플러그 손실이 발생하여 텅스텐 비트라인이 단락(shortening)될 우려가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 하층 텅스텐 콘택 플러그 및 텅스텐 비트 라인과 텅스텐 패드 형성을 동시에 형성함으로서 콘택 저항의 증가 및 텅스텐 비트 라인의 단락을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1j는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자 격리막
13 : 제 1 폴리 실리콘 플러그 14 : 티타늄 실리사이드막
29 : 하부 콘택홀 41 : 상부 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판에 비메모리 단자와 메모리 단자를 각각 형성하는 단계와, 상기 각 소자간 격리를 위해 반도체 기판에 소자 격리막을 형성하는 단계와, 상기 메모리 단자에 폴리 실리콘 플러그를 형성하는 단계와, 상기 비메모리 단자에 티타늄 실리사이드막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 층간 절연막 및 질화막 및 제 2 층간 절연막을 차례로 형성하는 단계와, 상기 제 2 층간 절연막을 선택적으로 제거하여 비트라인 및 패드 영역을 정의하는 단계와, 상기 티타늄 실리사이드막 및 폴리 실리콘 플러그의 표면이 소정부분 노출되도록 제 2 층간 절연막, 질화막, 제 1 층간 절연막을 선택적으로 제거하여 상기 비트 라인 및 패드 영역보다 좁은 폭을 갖는 하부 콘택홀을 형성하는 단계와, 상기 하부 콘택홀 내부에 텅스텐 비트 라인 및 텅스텐 플러그 및 텅스텐 패드를 동시에 형성하는 단계와, 상기 메모리 소자에 캐패시터를 형성하는 단계외. 상기 캐패시터를 포함한 반도체 기판의 전면에 제 3 층간 절연막을 형성하는 단계와, 상기 텅스텐 플러그 및 텅스텐 비트 라인의 표면이 소정부분 노출되도록 제 3 층간 절연막을 선택적으로 제거하여 상부 콘택홀을 형성하는 단계와, 상기 상부 콘택홀을 통해 비트 라인과 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1j는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 메모리 단자 및 비메모리 단자가 형성된 반도체 기판(11)에 각 소자간 격리를 위하여 트랜치를 형성한 후 절연 물질을 매립하여 필드 산화막(12)을 형성한다.
이어, 상기 메모리 단자에는 제 1 폴리 실리콘 플러그(13)를 형성하고, 상기 비메모리 단자에는 티타늄(또는 코발트) 실리사이드막(14)을 형성한다.
여기서 미설명한 15는 게이트 산화막, 16은 폴리 실리콘, 17은 텅스텐 실리사이드, 18은 캡 절연막, 19는 절연막 측벽, 20은 산화막, 21 : 제 1 HLD막, 22는 BPSG막, 23은 제 2 HLD막이다.
한편, 비메모리 단자는 로직(logic)부와 DRAM 페리(Peri)부이고, 메모리 단자는 DRAM 셀(Cell)이다.
여기서 상기 티타늄 실리사이드막(14)과 제 1 폴리 실리콘 플러그(13)는 일반적인 공정 진행에 의해 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 폴리 실리콘 플러그(13)를 포함한 반도체 기판(11)의 전면에 제 1 층간 절연막(24), 제 1 질화막(25), 제 2 층간 절연막(26)을 차례로 형성한다.
여기서 상기 제 1, 제 2 층간 절연막(24,26)은 TEOS막 또는 USG막을 사용하고, 상기 제 1 질화막(25)은 에치 스톱층이다.
도 1c에 도시한 바와 같이, 상기 제 2 층간 절연막(26)상에 제 1 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(27)를 패터닝하여비트 라인 및 패드 영역을 정의한다.
이어, 상기 패터닝된 제 1 포토레지스트(27)를 마스크로 이용하여 상기 제 2 층간 절연막(26)을 선택적으로 제거한다.
이때 상기 비트 라인 및 패드 영역은 트랜치 형태로 형성된다.
여기서 상기 비트라인 및 패드 영역을 정의하기 위해 사용되는 장비는 중간의 이온 밀도(middle ion density)(1 ×1011ion/㎤)를 갖는 CCP(Capacitative Coupled Plasma)장비이며, 압력은 50~100mT에서 진행하며, 탑 파워(top power)는 1800 ~ 2200Watt, 바텀 파워(bottom power)는 1500 ~ 2000Watt를 사용한다.
또한, 가스 플로우(gas flow)는 C4F8이 10 ~ 20sccm, O2가 5 ~ 15sccm, Ar이 300 ~ 600sccm을 사용한다.
한편, 상기 제 1 포토레지스트(27)의 두께는 약 3000Å이며, 상기 제 2 층간 절연막(26)의 두께는 1500Å이하이며, 비트라인 및 패드 직경은 0.20 ~ 0.35㎛이다.
그리고 캐소드(cathode) 온도 증가(~10℃)를 통하여 폴리머(polymer)가 측벽(sidewall)보다는 바닥에 증착될 확률을 증가시킴으로서 제 2 층간 절연막(26)의 식각된 면의 수직성 개선 및 제 1 질화막(25)과의 선택비를 증가시키어 제 1 질화막(25)에서 에치 스톱을 유도한다.
도 1d에 도시한 바와 같이, 상기 제 1 포토레지스트(27)를 O2플라즈마를 이용하여 애싱(ashing) 처리로 제거하고, 상기 반도체 기판(11)의 전면에 제 2 포토레지스트(28)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(28)를 패터닝하여 하층 콘택 영역을 정의한다.
여기서 상기 하층 콘택 영역은 상기 비트 라인 및 패드 영역보다 좁은 폭으로 정의된다.
도 1e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(28)를 마스크로 이용하여 비메모리부의 티타늄 실리사이드막(14) 및 텅스텐 실리사이드막(17) 그리고 메모리부의 제 1 폴리 실리콘 플러그(13)의 표면이 선택적으로 노출되도록 상기 제 1 질화막(25), 제 1 층간 절연막(24), 제 2 HLD막(23), BPSG막(22), 제 1 HLD막(21) 및 캡 절연막(18)을 선택적으로 제거하여 하부 콘택홀(29)을 형성한다.
여기서 상기 하부 콘택홀(29) 형성시 사용되는 장비의 압력은 30 ~ 60mT에서 진행하며 탑 파워는 1800 ~ 2400Watt, 바텀 파워는 1500 ~ 2000Watt를 사용하고, 가스 플로우는 CHF3이 40 ~ 60sccm, O2는 5 ~ 15sccm, Ar은 300 ~ 600sccm를 사용한다.
도 1f에 도시한 바와 같이, 상기 제 2 포토레지스트(28)를 O2플라즈마를 이용한 애싱처리로 제거하고, 상기 하부 콘택홀(29)을 포함한 반도체 기판(11)의 전면에 제 1 금속 베리어막(30)을 형성하고, 상기 제 1 금속 베리어막(30)상에 텅스텐막(31)을 형성한다.
여기서 상기 제 1 금속 베리어막(30)은 Ti 및 TiN막으로 적층되어 있고, 이때 Ti막의 두께는 50 ~ 150Å, TiN막의 두께는 100 ~ 300Å이다.
도 1g에 도시한 바와 같이, 상기 텅스텐막(31)의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 하부 콘택홀(29) 내부에 텅스텐 비트 라인(31a)과 텅스텐 플러그(31b) 및 상기 제 1 폴리 실리콘 플러그(13)상에 텅스텐 패드(31c)를 동시에 형성한다.
도 1h에 도시한 바와 같이, 상기 텅스텐 비트 라인(31a)을 포함한 반도체 기판(11)의 전면에 제 3 층간 절연막(32)을 형성하고, 상기 텅스텐 패드(31c)가 형성되지 않는 제 1 폴리 실리콘 플러그(13)가 노출되도록 상부의 층들을 선택적으로 제거한 후 폴리 실리콘을 매립하여 제 1 폴리 실리콘 플러그(13)상에 제 2 폴리 실리콘 플러그(33)를 형성한다.
이어, 상기 제 2 폴리 실리콘 플러그(33)를 포함한 반도체 기판(11)의 전면에 제 2 질화막(34) 및 제 4 층간 절연막(35)을 차례로 형성한다.
그리고 포토 및 식각공정을 통해 상기 제 4 층간 절연막(35) 및 제 2 질화막(34)을 선택적으로 제거하여 캐패시터 영역을 정의하고, 상기 캐패시터 영역에 하부 전극(36), 유전체막(도시되지 않음), 상부 전극(37)을 통상적인 공정에 의해 차례로 형성한다.
여기서 상기 하부 전극(36)은 아몰퍼스 실리콘으로 이루어져 있고, 상기 아몰퍼스 실리콘의 표면에 HSG(38)가 형성되어 있으며, 상기 상부 전극(37)은 폴리 실리콘이다.
그리고 상기 상부 전극(37)을 포함한 반도체 기판(11)의 전면에 제 5 층간 절연막(39)을 형성한다.
여기서 상기 제 5 층간 절연막(39)은 PE-TEOS막으로 이루어져 있다.
도 1i에 도시한 바와 같이, 상기 제 5 층간 절연막(39)상에 제 3 포토레지스트(40)를 도포한 후, 노광 및 현상 공정으로 제 3 포토레지스트(40)를 패터닝하여 상층 콘택 영역을 정의한다.
이어, 상기 패터닝된 제 3 포토레지스트(40)를 마스크로 이용하여 상기 텅스텐 비트 라인(31a) 및 텅스텐 플러그(31b)의 표면이 소정 부분 노출되도록 상기 제 5 층간 절연막(39), 제 4 층간 절연막(35), 제 2 질화막(34), 제 3 층간 절연막(32)을 선택적으로 제거하여 상부 콘택홀(41)을 형성한다.
여기서 상기 상부 콘택홀(41)을 형성하기 위한 장비는 높은 종횡비(high aspect ratio)에 의한 이온 궤적(ion trajectory) 변화 및 이온 그림자(shadowing)에 의한 바우잉(bowing) 현상을 최소화하기 위하여 다음과 같은 조건을 이용한다.
즉, 압력을 30 ~ 70mT에서 진행하며, 탑 파워는 1800 ~ 2400Watt, 바텀 파워는 1500 ~ 2000Watt, 가스 플로우는 CHF3이 40~ 60sccm, O2는 5 ~ 15sccm, Ar은 300 ~ 600sccm을 사용하고, 제 3 포토레지스트(40)의 두께는 제 5 층간 절연막(39)의 두께가 20000Å 이내로 에치 타겟(etch target)을 고려하여 약 10000Å으로 진행하며, 상기 상부 콘택홀(41)의 직경은 0.20 ~ 0.30㎛으로 텅스텐 비트 라인(31a) 및 텅스텐 플러그(31b)가 노출하도록 충분히 식각을 진행한다.
도 1j에 도시한 바와 같이, 상기 제 3 포토레지스트(40)를 O2플라즈마를 이용한 애싱 처리에 의해 제거하고, 상기 상부 콘택홀(41)의 내부에 제 2 금속 베리어막(42)과 텅스텐 플러그(43)를 형성한다.
이어, 상기 텅스텐 플러그(43)를 포함한 반도체 기판(11)의 전면에 제 3 금속 베리어막(44), 알루미늄막(45), 반사 방지막(46)을 차례로 형성한 후, 패터닝하여 금속 배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 텅스텐 비트 라인, 텅스텐 패드, 텅스텐 플러그를 동시에 형성하여 하부 콘택홀 상부의 텅스텐 패드에 의한 상층 콘택홀과 하층 콘택홀간 미스얼라인을 방지할 수 있다.
둘째, 공정 단순화 및 비트 라인 단락을 방지함으로서 콘택 저항 및 일렉트로마이그레이션 특성을 개선하여 수율을 향상시킬 수 있다.

Claims (5)

  1. 반도체 기판에 비메모리 단자와 메모리 단자를 각각 형성하는 단계;
    상기 각 소자간 격리를 위해 반도체 기판에 소자 격리막을 형성하는 단계;
    상기 메모리 단자에 폴리 실리콘 플러그를 형성하는 단계;
    상기 비메모리 단자에 티타늄 실리사이드막을 형성하는 단계;
    상기 반도체 기판의 전면에 제 1 층간 절연막 및 질화막 및 제 2 층간 절연막을 차례로 형성하는 단계;
    상기 제 2 층간 절연막을 선택적으로 제거하여 비트라인 및 패드 영역을 정의하는 단계;
    상기 티타늄 실리사이드막 및 폴리 실리콘 플러그의 표면이 소정부분 노출되도록 제 2 층간 절연막, 질화막, 제 1 층간 절연막을 선택적으로 제거하여 상기 비트 라인 및 패드 영역보다 좁은 폭을 갖는 하부 콘택홀을 형성하는 단계;
    상기 하부 콘택홀 내부에 텅스텐 비트 라인 및 텅스텐 플러그 및 텅스텐 패드를 동시에 형성하는 단계;
    상기 메모리 소자에 캐패시터를 형성하는 단계;
    상기 캐패시터를 포함한 반도체 기판의 전면에 제 3 층간 절연막을 형성하는 단계;
    상기 텅스텐 플러그 및 텅스텐 비트 라인의 표면이 소정부분 노출되도록 제 3 층간 절연막을 선택적으로 제거하여 상부 콘택홀을 형성하는 단계;
    상기 상부 콘택홀을 통해 비트 라인과 전기적으로 연결되는 금속 배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 비트 라인 및 패드 영역은 중간의 이온 밀도(1 ×1011ion/㎤)를 갖는 CCP 장비를 이용하여 상기 제 2 층간 절연막을 선택적으로 제거하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 상부 콘택홀은 압력을 30 ~ 70mT에서 진행하며, 탑 파워는 1800 ~ 2400Watt, 바텀 파워는 1500 ~ 2000Watt, 가스 플로우는 CHF3이 40~ 60sccm, O2는 5 ~ 15sccm, Ar은 300 ~ 600sccm으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 비트 라인 및 패드 영역은 50~100mT의 압력, 1800 ~ 2200Watt의 탑 파워, 1500 ~ 2000Watt의 바텀 파워, C4F8이 10 ~ 20sccm, O2가 5 ~ 15sccm, Ar이 300 ~ 600sccm의 가스 플로우를 이용하여 제 2 층간 절연막을 선택적으로 제거하여 정의하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 하부 콘택홀은 30 ~ 60mT의 압력, 1800 ~ 2400Watt의 탑 파워, 1500 ~ 2000Watt의 바텀 파워, CHF3이 40 ~ 60sccm, O2는 5 ~ 15sccm, Ar은 300 ~ 600sccm의 가스 플로우를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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