KR100996651B1 - 고속 스위칭 ｔ―모스 트랜지스터의 제조방법 - Google Patents
고속 스위칭 ｔ―모스 트랜지스터의 제조방법 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- 239000010936 titanium Substances 0.000 claims abstract description 14
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 7
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 238000000137 annealing Methods 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 35
- 230000008569 process Effects 0.000 description 19
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
폴리 및 액티브 컨택 및 로드 저항으로 인하여 발생하는 속도의 저하를 개선하기 위한 고속 스위칭 T-모스 트랜지스터의 제조방법을 제시한다. 고속 스위칭 T-모스 트랜지스터의 제조방법은 실리콘기판의 비활성영역에 소자분리막을 형성하는 단계와, 실리콘기판 상에 게이트 산화막과 게이트 폴리실리콘층을 포함하는 게이트 구조를 형성하는 단계와, 게이트 폴리실리콘층 상에 티타늄 실리사이드를 형성하는 단계와, 티타늄 실리사이드가 형성된 실리콘기판 상에 HLD 막 및 BPSG 막을 순차적으로 형성하는 단계와, BPSG 막 및 HLD 막을 식각하여 컨택홀을 형성하는 단계, 및 컨택홀을 금속막으로 매립하는 단계를 포함한다.
고속 스위칭, T-모스, 티타늄 살리사이드
Description
도 1은 종래 기술에 따라 형성된 고속 스위칭 T-모스 트랜지스터의 제조 방법을 설명하기 위한 평면도를 도시한다.
도 2는 종래 기술에 따라 형성된 고속 스위칭 T-모스 트랜지스터의 단면도를 도시한다.
도 3은 본 발명의 바람직한 실시예에 따른 고속 스위칭 T-모스 트랜지스터의 제조 방법을 설명하기 위한 평면도를 도시한다.
도 4는 본 발명의 바람직한 실시예에 따라 형성된 고속 스위칭 T-모스 트랜지스터의 단면도를 도시한다.
도 5a 내지 도 5d는 본 발명의 바람직한 실시예에 따른 고속 스위칭 T-모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들을 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
110 : 실리콘 기판 112 : n-에피택셜층
114 : 게이트 산화막 116 : N+ 영역
118 : P 웰 120 : P+ 영역
122 : 폴리실리콘층 124 : 필드 산화막
150 : Ti 실리사이드층 152 : HLD 층
154 : BPSG 층 156 : 알루미늄층
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 고속의 스위칭 특성을 확보할 수 있는 고속 스위칭 T-모스(MOS) 트랜지스터의 제조방법에 관한 것이다.
도 1은 종래 기술에 따라 형성된 고속 스위칭 T-모스 트랜지스터의 제조 방법을 설명하기 위한 평면도를 도시한다. 도면에서 22는 폴리실리콘층을, 24는 필드산화막을, 30은 블로킹층을 각각 나타낸다.
도 2는 종래 기술에 따라 형성된 고속 스위칭 T-모스 트랜지스터의 단면도를 도시한다.
먼저, n-에피택셜층(12)이 형성된 실리콘기판(10) 상에 필드산화막(24)을 형성한다. 그리고 나서, 필드산화막(24)이 형성된 실리콘기판(10) 상에 게이트 산화막(14), 게이트 폴리실리콘층(22), 산화막/질화막층(26) 및 고온 저압의 유전체(HLD; high temperature low pressure dielectric)층(28)을 순차적으로 형성한다.
그리고 나서, 사진식각 공정을 수행하여 게이트 패턴을 형성한 다음, 계속하여 문턱전압(VT; threshold voltage) 조절을 위한 이온 주입을 통하여 채널 도핑을 실행하고 P웰(18)을 형성한다.
그리고 나서, HLD 증착을 실행하고, 스페이서 식각을 수행하여 게이트 패턴의 측면에 스페이서를 형성한다.
그리고 나서, HLD 증착을 실행하고, 스페이서 식각을 수행하여 게이트 패턴의 측면에 스페이서를 형성한다.
이어서, 벌크(bulk) 포토 공정을 실행한 다음, 이온 주입을 실시하여 N+ 영역(16) 및 P+ 영역(20)을 형성한다. 계속하여, 이온 주입 열처리 공정을 수행한 후 컨택 포토 공정을 실행한다.
다음 단계로, 컨택을 식각하고, 알루미늄층(32)을 3μm 이상으로 형성한 후, 알루미늄 포토 공정 및 알루미늄 식각을 수행한다.
도 1 및 도 2에 도시한 종래의 기술에서, 게이트 (RS=15 Ohm/SQ) 및 액티브 (30 Ohm/SQ)의 저항은 T-MOS 트랜지스터 구동시 스위칭 속도를 결정하는 주된 요소(factor)이다.
따라서, 상기 속도의 개선을 위해서는 각각의 컨택 및 면저항(sheet resistance)을 낮게 하여야 하는데 현재의 공정으로는 실현이 불가능하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 스위치용으로 사용되는 디스크리트(descrete) 형의 T-MOS 트랜지스터의 폴리 및 액티브 컨택 및 로드 저항으로 인하여 발생하는 속도의 저하를 개선하기 위하여 게이트 및 액티브에 실리사이드를 형성하여 고속의 스위칭 특성을 확보할 수 있는 고속 스위칭 T-모스 트랜지스터의 제조방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은, 실리콘기판의 비활성영역에 소자분리막을 형성하는 단계와, 실리콘기판 상에 게이트 산화막과 게이트 폴리실리콘층을 포함하는 게이트 구조를 형성하는 단계와, 게이트 폴리실리콘층 상에 티타늄 실리사이드를 형성하는 단계와, 티타늄 실리사이드가 형성된 실리콘기판 상에 HLD 막 및 BPSG 막을 순차적으로 형성하는 단계와, BPSG 막 및 HLD 막을 식각하여 컨택홀을 형성하는 단계, 및 컨택홀을 금속막으로 매립하는 단계를 포함하는 것을 특징으로 하는 고속 스위칭 T-모스 트랜지스터의 제조방법을 제공한다.
상기 어닐링 공정은 상기 게이트 구조 상에 티타늄을 형성한 후, 제1 어닐링을 실행하는 단계와, 상기 제1 어닐링에서 미반응된 티타늄을 제거한 후 제2 어닐링을 실행하는 단계를 포함할 수 있다.
상기 게이트 구조의 형성 후, 상기 게이트 구조가 형성된 실리콘기판 상에 HLD 산화막을 증착하는 단계와, 상기 HLD 산화막을 식각하여 상기 게이트 구조의 측벽에 스페이서를 형성하는 단계를 포함할 수 있다.
상기 게이트 구조를 형성하는 단계 후, 상기 게이트 구조 양측의 상기 실리콘기판에 소스/드레인을 형성하는 단계를 포함하고, 상기 게이트 폴리실리콘층 상에 티타늄 실리사이드를 형성하는 단계에서, 상기 소스/드레인 상에도 티타늄 실리사이드가 형성되도록 할 수 있다.
상기 컨택홀을 알루미늄막으로 매립할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
상기 어닐링 공정은 상기 게이트 구조 상에 티타늄을 형성한 후, 제1 어닐링을 실행하는 단계와, 상기 제1 어닐링에서 미반응된 티타늄을 제거한 후 제2 어닐링을 실행하는 단계를 포함할 수 있다.
상기 게이트 구조의 형성 후, 상기 게이트 구조가 형성된 실리콘기판 상에 HLD 산화막을 증착하는 단계와, 상기 HLD 산화막을 식각하여 상기 게이트 구조의 측벽에 스페이서를 형성하는 단계를 포함할 수 있다.
상기 게이트 구조를 형성하는 단계 후, 상기 게이트 구조 양측의 상기 실리콘기판에 소스/드레인을 형성하는 단계를 포함하고, 상기 게이트 폴리실리콘층 상에 티타늄 실리사이드를 형성하는 단계에서, 상기 소스/드레인 상에도 티타늄 실리사이드가 형성되도록 할 수 있다.
상기 컨택홀을 알루미늄막으로 매립할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
삭제
도 3은 본 발명의 바람직한 실시예에 따른 고속 스위칭 T-모스 트랜지스터의 제조 방법을 설명하기 위한 평면도를 도시한다. 도면에서 122는 폴리실리콘층을, 124는 필드산화막을, 130은 블로킹층을 각각 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따라 형성된 고속 스위칭 T-모스 트랜지스터의 단면도를 도시한다.
도 4에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따른 방법에 의하여 제조된 고속 스위칭 T-모스 트랜지스터는 실리콘기판(110) 내에 형성된 N+ 영역(116), P 웰(118) 및 P+ 영역(120), 실리콘기판(110) 상에 형성된 n-에픽택셜층(112) 위에 순차적으로 형성된 게이트 산화막(114), 폴리실리콘층(122) 및 Ti 실리사이드층(150)을 포함한다. 그리고, Ti 실리사이드층(150) 상에는 HLD 층(152), BPSG 층(154) 및 480 ℃ 내지 530 ℃ 정도의 고온에서 증착된 알루미늄층(156)이 순차적으로 형성되어 있다.
도 5a 내지 도 5d는 본 발명의 바람직한 실시예에 따른 고속 스위칭 T-모스 트랜지스터의 제조 방법을 설명하기 위한 단면도들을 도시한다.
먼저, 도 5a에 도시한 바와 같이, n-에피택셜층(112)이 형성된 실리콘 기판(110) 상에, 예컨대 국부 산화 실리콘(LOCOS; local oxidation of silicon) 공정을 사용하여 필드산화막(124)을 형성한다. 그리고 나서, 필드산화막(124)이 형성된 실리콘 기판(110) 상에 게이트 산화막(114) 및 게이트 폴리실리콘층(122)을 순차적으로 형성한다. 다음 단계로, 순차적으로 형성된 게이트 산화막(114) 및 게이트 폴리층(122)에 사진식각 공정을 수행하여 게이트를 형성한다.
계속하여, 문턱전압(VT; threshold voltage) 이온 주입을 통하여 채널 도핑을 실행한다. 그리고 나서, HLD 산화막 증착을 실행하고, 블랭크 식각을 수행하여 스페이서를 형성한 다음, P+ 포토 및 이온 주입 공정을 수행하여 P+ 영역(120)을 형성한다. 이어서, N+ 이온 주입을 실행하여 N+ 영역(116)을 형성한다.
도 5b에 도시한 바와 같이, N+ 영역(116)이 형성된 결과물 상에 티타늄(Ti)을 600 Å 내지 800 Å 정도의 두께로 증착한 다음, 대략 730 ℃에서 약 20초 동안 제1 어닐링 공정을 수행한다. 그리고, 미반응된 Ti를 제거한 다음 제2 어닐링 공정을 대략 900℃에서 약 30초 동안 수행함으로써, Ti 실리사이드층(150)이 게이트 폴리실리콘층(122)과 P+ 영역(120) 및 N+ 영역(116)의 표면에 형성된다.
도 5c에 도시한 바와 같이, HLD층(152)을 대략 3000Å 정도로 증착한 후, 그 위에 BPSG막(154)을 대략 6000Å 정도의 두께로 형성한다. N+ 영역(116) 및 P+ 영역(120)을 개방하기 위하여 포토 및 식각 공정을 수행하여 컨택홀(155)을 형성한다.
도 5c에 도시한 바와 같이, HLD층(152)을 대략 3000Å 정도로 증착한 후, 그 위에 BPSG막(154)을 대략 6000Å 정도의 두께로 형성한다. N+ 영역(116) 및 P+ 영역(120)을 개방하기 위하여 포토 및 식각 공정을 수행하여 컨택홀(155)을 형성한다.
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도 5d에 도시한 바와 같이, 480℃ 내지 530℃의 온도에서 대략 38000Å 내지 42000Å 정도의 알루미늄을 증착하여 컨택을 형성한다.
본 발명의 바람직한 실시예에 따르면, 게이트의 형성 후, 기존의 NIT/TEOS(HLD) 증착을 HLD 증착만으로 진행하여 스페이서를 형성하고 여기에 실리사이드를 형성하는데 특징이 있다. 또한, 기존의 로직에서 사용되는 층간유전막(ILD)으로 HLD와 BPSG를 증착하고 나서 홀(hole) 공정을 진행한다.
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또한, 게이트 피드(feed)가 정상 T-MOS에서 2 ~ 3 m 정도이며, 이에 따라, 게이트의 저항은 스위치 특성에 매우 큰 영향을 미치게 되는데, 기존의 15 Ohm/SQ인 저항을 4 Ohm/SQ로 현저하게 낮추어 스위칭 특성 향상에 크게 기여할 수 있다.
또한, 상기와 같은 효과는 액티브의 저항에도 마찬가지로 적용되어 액티브 영역의 실리사이드 형성은 상기와 동일한 효과를 가질 수 있다.
또한, 폴리/액티브 상단에 형성되는 Ti-실리사이드의 경우 기존의 장벽 메탈의 보완 작용을 함으로써 갭충진을 위한 고온 메탈 증착 공정을 진행시 온도에 대한 제한을 극복할 수 있다.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
상기한 바와 같이, 본 발명은 고속 T-MOS 소자의 스위칭 능력을 향상시킬 수 있고, 게이트 잔류 전압 발생이 없으므로, 기생 커패시턴스로부터 자유롭다는 장점을 갖는다. 또한, Ti 실리사이드의 공정의 진행시 두께에 대한 제한 요소가 없으며, 수직(vertical) 동작으로 접합내로의 침투 영향을 받지 않는 효과가 있다.
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또한, 본 발명은 티타늄 실리사이드가 메탈 증착의 장벽 메탈로 보강하여 주기 때문에 고온의 메탈 증착시 고온에서도 공정의 진행이 가능한 효과가 있다.
또한, 본 발명은 전술한 효과로 인하여, 컨택의 갭충진 능력이 향상되기 때문에 기존의 0.9 μm 홀(hole)보다 작게 0.6 μm로 설계하여도 텅스텐 플러그의 도입없이 디자인의 축소가 가능하여 다이(die)의 원가가 향상되는 효과가 있다.
또한, 본 발명은 살리사이드 공정을 제외하고는 추가되는 공정이 없어 비용 측면에서의 제한 요소가 없다는 효과가 있다.
Claims (8)
- 실리콘기판의 비활성영역에 소자분리막을 형성하는 단계;상기 실리콘기판 상에 게이트 산화막과 게이트 폴리실리콘층을 포함하는 게이트 구조를 형성하는 단계;상기 게이트 폴리실리콘층 상에 티타늄 실리사이드를 형성하는 단계;상기 티타늄 실리사이드가 형성된 상기 실리콘기판 상에 HLD 막 및 BPSG 막을 순차적으로 형성하는 단계;상기 BPSG 막 및 HLD 막을 식각하여 컨택홀을 형성하는 단계; 및상기 컨택홀을 금속막으로 매립하는 단계를 포함하는 것을 특징으로 하는 고속 스위칭 T-모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 티타늄 실리사이드를 형성하는 단계는,상기 게이트 구조 상에 티타늄을 형성한 후, 제1 어닐링을 실행하여 상기 티타늄을 티타늄 실리사이드로 변화시키는 단계와,상기 제1 어닐링에서 미반응된 티타늄을 제거한 후 제2 어닐링을 실행하는 단계를 포함하는 것을 특징으로 하는 고속 스위칭 T-모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 게이트 구조의 형성 후,상기 게이트 구조가 형성된 실리콘기판 상에 HLD 산화막을 증착하는 단계와,상기 HLD 산화막을 식각하여 상기 게이트 구조의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 고속 스위칭 T-모스 트랜지스터의 제조방법.
- 삭제
- 삭제
- 제1항에 있어서,상기 게이트 구조를 형성하는 단계 후, 상기 게이트 구조 양측의 상기 실리콘기판에 소스/드레인을 형성하는 단계를 포함하고,상기 게이트 폴리실리콘층 상에 티타늄 실리사이드를 형성하는 단계에서, 상기 소스/드레인 상에도 티타늄 실리사이드가 형성되도록 하는 것을 특징으로 하는 고속 스위칭 T-모스 트랜지스터의 제조방법.
- 삭제
- 제1항에 있어서,상기 컨택홀을 금속막으로 매립하는 단계에서,상기 컨택홀을 알루미늄막으로 매립하는 것을 특징으로 하는 고속 스위칭 T-모스 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030048841A KR100996651B1 (ko) | 2003-07-16 | 2003-07-16 | 고속 스위칭 ｔ―모스 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030048841A KR100996651B1 (ko) | 2003-07-16 | 2003-07-16 | 고속 스위칭 ｔ―모스 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050009508A KR20050009508A (ko) | 2005-01-25 |
| KR100996651B1 true KR100996651B1 (ko) | 2010-11-25 |
Family
ID=37222231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030048841A KR100996651B1 (ko) | 2003-07-16 | 2003-07-16 | 고속 스위칭 ｔ―모스 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100996651B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772498B1 (ko) * | 2006-11-08 | 2007-11-01 | 주식회사 케이티프리텔 | 콘텐츠 푸쉬 서비스 제공 방법, 이를 위한 이동통신시스템및 이동 단말 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268939B1 (ko) | 1997-11-14 | 2000-10-16 | 김영환 | 반도체 장치의 제조방법 |
| KR100382542B1 (ko) | 2000-09-28 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2003
- 2003-07-16 KR KR1020030048841A patent/KR100996651B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100268939B1 (ko) | 1997-11-14 | 2000-10-16 | 김영환 | 반도체 장치의 제조방법 |
| KR100382542B1 (ko) | 2000-09-28 | 2003-05-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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