KR20060073818A - 반도체 소자의 콘택 제조 방법 - Google Patents

반도체 소자의 콘택 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 제조 방법에 관한 것으로, 특히 소자 분리막이 있는 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 소자 분리막 상부에 더미 패턴을 형성하는 단계와, 게이트 전극 및 더미 패턴 측벽에 각각 스페이서 절연막을 형성하는 단계와, 게이트 전극과 소자 분리막 사이의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와, 결과물 전면에 식각 정지막 및 층간 절연막을 적층하는 단계와, 층간 절연막과 식각 정지막에 콘택홀을 형성하고, 콘택홀에 도전막을 갭필하여 콘택을 형성하는 단계를 포함한다. 그러므로 본 발명은 소자 분리막 상부에 절연막으로 이루어진 더미 패턴 및 그 측벽에 스페이서 절연막을 추가 형성함으로써 콘택홀 식각 공정시 미스 얼라인에 의한 식각 불량 및 콘택 스파이킹 등을 방지할 수 있어 반도체 소자의 제조 수율을 향상시킬 수 있다.
콘택, 미스얼라인, 소자 분리막, 더미 패턴, 스페이서

Description

반도체 소자의 콘택 제조 방법{METHOD FOR MANUFACTURING CONTACT OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 콘택 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 콘택 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 소자 분리막
104 : 게이트 전극 106 : 스페이서
108 : 소오스/드레인 영역 110 : 실리사이드막
112 : 식각 정지막 114 : 층간 절연막
116 : 콘택홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 콘택 제조 공정시 콘택홀 미스 얼라인 식각에 의한 불량을 최소화할 수 있는 반도 체 소자의 콘택을 제조하는 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라 소자의 크기 및 선폭 등의 감소는 필연적인 사항이 되었으며, 이에 따라 미세 선폭의 구현 기술은 반도체장치 제작에 핵심 기술이 되고 있다. 소자의 고집적화에 직접적으로 영향을 미치는 콘택홀의 마진(margin)또한 아주 미세해지고 있다. 고집적 반도체소자의 콘택홀을 형성하기 위한 식각 공정으로는 콘택홀의 크기를 정확하게 조절하기가 용이한 건식 식각공정이 널리 사용된다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 콘택 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하여 종래 기술에 의한 반도체 소자의 콘택 제조 과정을 설명하면 다음과 같다.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 우선 소자의 활성 영역과 비활성 영역사이를 분리하기 위한 STI(Shallow Trench Isolation) 형 소자 분리막(12)을 형성한다. 그리고 소자 분리막(12)이 형성된 반도체 기판(10)에 반도체 소자로서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 구현하기 위하여 게이트 절연막(14)과 도프트 폴리실리콘막 등으로 이루어진 게이트 전극(16)을 적층한다. 그리고 게이트 전극(16)과 소자 분리막(12) 사이에 드러난 반도체 기판(10)에 n-형 도펀트, 예를 들어 P을 저농도 이온 주입하여 LDD 영역(18)을 형성한다.
도 1b에 도시된 바와 같이, 게이트 전극(14) 측벽에 실리콘 질화막 등으로 이루어진 스페이서 절연막(20)을 형성한 후에, 스페이서 절연막(20)과 소자 분리막 (12) 사이에 드러난 반도체 기판(10)에 n+형 도펀트, 예를 들어 P 또는 As를 고농도로 이온 주입하여 소오스/드레인 영역(22)을 형성한다.
도 1c에 도시된 바와 같이, 금속 실리사이드 물질로서, 예를 들어 티타늄(Ti)을 증착하고 어닐링 공정을 실시하여 게이트 전극(14)의 도프트 폴리실리콘과 소오스/드레인 영역(22)의 실리콘 표면에 티타늄 실리사이드막(24)을 형성한 후에, 스페이서 절연막(20), 소자 분리막(12) 등에서 반응하지 않은 티타늄을 제거하여 MOSFET 소자를 형성한다.
그리고 도 1d에 도시된 바와 같이, MOSFET 소자가 있는 반도체 기판(10) 전면에 식각 정지막(26)으로서 실리콘 질화막을 얇게 형성하고, 그 위에 층간 절연막(PMD : Poly Metal Dielectric layer)(28)으로서 BPSG(BoroPhospho Silicate Glass), PSG(Phospho Silicate Glass) 등을 증착 및 어닐링한다. 그런 다음 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 층간 절연막(28) 표면을 평탄화한다.
그 다음 도 1e에 도시된 바와 같이, 층간 절연막(28) 상부에 콘택홀 영역을 정의하기 위한 마스크 패턴(미도시함)을 형성하고 이를 이용한 건식 식각 공정을 진행하여 층간 절연막(28)을 식각하고 그 하부의 식각 정지막(26)을 건식 식각한 후에 상기 마스크 패턴을 제거한다. 그러면 층간 절연막(28) 및 식각 정지막(26)에 MOSFET의 소오스/드레인 영역(22) 또는 게이트 전극(16)이 드러나는 콘택홀(30)이 형성된다.
그리고나서 도 1f에 도시된 바와 같이, 콘택홀에 도전막으로서, 도프트 폴리 실리콘을 갭필하고 그 표면을 화학적기계적연마 공정으로 평탄화하여 콘택(32)을 형성한다. 혹은 콘택(32)은 배리어 메탈로서 티타늄(Ti)/티타늄질화막(TiN)을 콘택홀에 형성하고, 도전막으로서, 텅스텐(W)을 콘택홀에 완전히 갭필하여 형성할 수도 있다.
그런데, 종래 기술과 같은 반도체 소자의 콘택 제조 공정시 반도체 소자가 고집적화됨에 따라 콘택홀 크기또한 더욱 축소되고 있으며, 콘택홀 영역을 정의하는 마스크 패턴이 미스얼라인될 경우 층간 절연막(28) 및 식각 정지막(26)의 콘택홀 식각시 미스얼라인된 상태로 식각되어 도면 부호 A와 같이 소자 분리막(12)이 드러나는 경우가 발생하게 된다.
이와 같이 소자 분리막(12)이 드러나는 콘택홀에 콘택을 형성하게 되면, 반도체 기판뿐만 아니라 소자 분리막(12)에까지 콘택이 형성되는 콘택 스파이크(contact spiking) 등의 불량이 발생하게 되고 이에 따라 반도체 소자의 수율 및 제품의 신뢰성이 저하되는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소자 분리막 상부에 더미 패턴 및 그 측벽에 스페이서 절연막을 추가 형성함으로써 콘택홀 식각 공정시 미스 얼라인에 의한 불량을 방지할 수 있는 반도체 소자의 콘택 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 제조 방법에 있어서, 소자 분리막이 있는 반도체 기판 상부에 게이트 전극을 형성하는 단계와, 소자 분 리막 상부에 더미 패턴을 형성하는 단계와, 게이트 전극 및 더미 패턴 측벽에 각각 스페이서 절연막을 형성하는 단계와, 게이트 전극과 소자 분리막 사이의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와, 결과물 전면에 식각 정지막 및 층간 절연막을 적층하는 단계와, 층간 절연막과 식각 정지막에 콘택홀을 형성하고, 콘택홀에 도전막을 갭필하여 콘택을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 콘택 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면을 참조하여 본 발명에 따른 반도체 소자의 콘택 제조 과정을 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 우선 소자의 활성 영역과 비활성 영역사이를 분리하기 위한 STI형 소자 분리막(102)을 형성한다. 그리고 소자 분리막(102)이 형성된 반도체 기판(100)에 반도체 소자로서, MOSFET를 구현하기 위하여 게이트 절연막(104)과 도프트 폴리실리콘막 등으로 이루어진 게이트 전극(106)을 적층한다.
도 2b에 도시된 바와 같이, 반도체 기판(100) 전면에 절연막, 예를 들어 실리콘 산화막(SiO2)을 화학기상증착법, 습식 산화, 건식 산화 등의 공정을 통해 1000Å 증착한다. 그리고 소자 분리막(102) 부분을 정의하는 마스크 패턴을 이용한 건식 식각 공정으로 실리콘 산화막을 패터닝하여 더미 패턴(108)을 형성한다. 이때, 더미 패턴(108)은 실리콘 질화막으로 형성될 수도 있다.
그리고 도 2c에 도시된 바와 같이, 게이트 전극(106)과 소자 분리막(102) 사이에 드러난 반도체 기판(100)에 n-형 도펀트, 예를 들어 P을 저농도 이온 주입하여 LDD 영역(110)을 형성한다.
그 다음 도 2d에 도시된 바와 같이, 상기 결과물 전면에 절연막, 예를 들어 실리콘 질화막(Si3N4)을 화학기상증착법을 통해 1000Å정도 증착하고, 건식 식각 공정을 통해 실리콘 질화막을 식각하여 게이트 전극(106) 양측벽에 스페이서 절연막(112a)을 형성함과 동시에 더미 패턴(108) 양측벽에 스페이서 절연막(112b)을 형성한다.
계속해서 도 2e에 도시된 바와 같이, 게이트 전극(106)의 스페이서 절연막(112a)과 소자 분리막(102) 사이에 드러난 반도체 기판(100)에 n+형 도펀트, 예를 들어 P 또는 As를 고농도로 이온 주입하여 소오스/드레인 영역(114)을 형성한다.
그 다음 도 2f에 도시된 바와 같이, 금속 실리사이드 물질로서, 예를 들어 티타늄(Ti)을 증착하고 어닐링 공정을 실시하여 게이트 전극(104)의 도프트 폴리실리콘과 소오스/드레인 영역(114)의 실리콘 표면에 각각 티타늄 실리사이드막(116)을 형성한 후에, 스페이서 절연막(112a. 112b), 더미 패턴(108) 등에서 반응하지 않은 티타늄을 제거하여 MOSFET 소자를 형성한다.
그리고 도 2g에 도시된 바와 같이, MOSFET 소자가 있는 반도체 기판(100) 전면에 식각 정지막(118)으로서 실리콘 질화막을 얇게 형성하고, 그 위에 층간 절연막(PMD)(120)으로서 BPSG, PSG 등을 약 10000Å정도 증착하고 이를 어닐링한다. 그런 다음 화학적기계적연마 공정으로 층간 절연막(120) 표면을 평탄화한다.
계속해서 도 2h에 도시된 바와 같이, 층간 절연막(120) 상부에 콘택홀 영역을 정의하기 위한 마스크 패턴(미도시함)을 형성하고, 이를 이용한 건식 식각 공정을 진행하여 층간 절연막(120)을 식각하고 그 하부의 식각 정지막(118)을 건식 식각함으로써 MOSFET의 소오스/드레인 영역(114) 또는 게이트 전극(106)이 드러나는 콘택홀(122)을 형성한 후에, 마스크 패턴을 제거한다.
본 발명에서 콘택홀 영역을 정의하는 마스크 패턴이 미스얼라인될 경우 층간 절연막(120) 및 식각 정지막(118)의 콘택홀또한 미스얼라인된 상태로 식각되고 이로 인해 도면 부호 A와 같이 소오스/드레인 영역(114) 부근이 과도 식각되는데, 이때 소자 분리막(102) 상부의 더미 패턴(108) 및 그 측벽의 스페이서 절연막(112b)에 의해 소자 분리막(102)으로의 식각을 방지한다. 이에 따라 본 발명은 콘택홀 미스얼라인으로 인해 반도체 기판뿐만 아니라 소자 분리막(102)에까지 콘택이 형성되는 콘택 스파이크 등의 불량을 방지할 수 있다.
그리고나서 도 2i에 도시된 바와 같이, 콘택홀에 도전막으로서, 도프트 폴리실리콘을 갭필하고 그 표면을 화학적기계적연마 공정으로 평탄화하여 MOSFET의 소오스/드레인 영역(114) 또는 게이트 전극(106)과 연결되는 콘택(124)을 형성한다. 이때 콘택(124)은 도프트 폴리실리콘대신에 배리어 메탈로서 티타늄(Ti)/티타늄질화막(TiN)을 콘택홀에 형성하고, 도전막으로서, 텅스텐(W)을 콘택홀에 완전히 갭필하여 형성할 수도 있다.
이상 상술한 바와 같이, 본 발명은 소자 분리막 상부에 절연막으로 이루어진 더미 패턴 및 그 측벽에 스페이서 절연막을 추가 형성함으로써 콘택홀 식각 공정시 미스 얼라인에 의한 식각 불량 및 콘택 스파이킹 등을 방지할 수 있어 반도체 소자의 제조 수율을 향상시킬 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (4)

  1. 반도체 소자의 제조 방법에 있어서,
    소자 분리막이 있는 반도체 기판 상부에 게이트 전극을 형성하는 단계와,
    상기 소자 분리막 상부에 더미 패턴을 형성하는 단계와,
    상기 게이트 전극 및 상기 더미 패턴 측벽에 각각 스페이서 절연막을 형성하는 단계와,
    상기 게이트 전극과 상기 소자 분리막 사이의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와,
    상기 결과물 전면에 식각 정지막 및 층간 절연막을 적층하는 단계와,
    상기 층간 절연막과 상기 식각 정지막에 콘택홀을 형성하고, 상기 콘택홀에 도전막을 갭필하여 콘택을 형성하는 단계
    를 포함하는 반도체 소자의 콘택 제조 방법.
  2. 제 1항에 있어서, 상기 더미 패턴은 절연막인 것을 특징으로 하는 반도체 소자의 콘택 제조 방법.
  3. 제 1항에 있어서, 상기 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 콘택 제조 방법.
  4. 제 1항에 있어서, 상기 스페이서 절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 콘택 제조 방법.
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