KR100589490B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 이에 의하면, 반도체 기판의 액티브 영역 상에 게이트 산화막을 개재하며 게이트 전극을 형성하고, 상기 게이트 전극을 이온주입 마스크층으로 이용하여 상기 액티브 영역에 엘디디 영역을 형성하고, 상기 게이트 전극의 측벽에 산화막 라이너를 개재하며 질화막의 스페이서를 형성하고, 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 엘디디 영역에 소스/드레인 영역을 형성하고, 상기 게이트 전극과 소스/드레인 영역 상에 실리사이드층을 형성하고, 상기 스페이서를 식각공정에 의해 제거시킴으로써 상기 산화막 라이너를 노출시키고, 상기 산화막 라이너와 실리사이드층 상에 질화막을 적층하고 상기 게이트 전극 사이의 공간을 갭 필링하도록 상기 질화막 상에 층간 절연막을 적층한다.
따라서, 본 발명은 인접한 게이트 전극 사이의 공간에 갭 필링된 층간 절연막 내에 보이드가 발생하는 것을 방지하므로 상기 층간 절연막의 균열 발생을 방지할 수 있고 나아가 인접한 콘택간의 원하지 않는 전기적 연결, 즉 브리지를 방지할 수 있다.
층간 절연막, 보이드(void), 스페이서, 게이트 전극

Description

반도체 소자의 제조 방법{Method For manufacturing Semiconductor Devices}
도 1은 종래 기술에 의한 반도체 소자의 층간 절연막에 보이드(void)가 형성된 예를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 인접한 게이트 전극 사이의 영역에 보이드(void)의 생성 없이 층간 절연막을 갭 필링(gap filling)하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 트랜지스터의 미세화가 지속적으로 진행되고, 또한. 반도체 소자의 고속화에 맞추어 트랜지스터의 고속화가 진행되는 추세에 있다. 이러한 추세가 급격히 진행되면서 지금까지 아무런 문제를 일으키지 않던 면저항(sheet resistance)과 콘택 저항이 트랜지스터의 특성을 유지하기 어려울 정도로 높아지고 있다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드레인의 실리콘 기판에 티타늄(Ti), 코발트(Co), 니켈(Ni)과 같은 비저항이 낮은 고융점 금속을 실리사이드(silicide)화시킨 실리사이드층을 형성시키는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저히 저감될 수가 있었다.
한편, 초기에는 게이트 전극에 실리사이드층을 형성시키는 공정과 소스/드레인에 실리사이드층을 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 최근에는 공정의 단순화 및 비용 절감을 위해 게이트 전극과 소스/드레인에 실리사이드층을 하나의 동일 공정으로 형성시키는 살리사이드(salicide: self aligned silicide) 공정이 널리 사용되고 있다. 살리사이드 공정에서는 고융점 금속을 실리콘층과 절연막에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연막 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜준다.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대체하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.
종래의 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역 상에 게이트 산화막(11)을 개재하며 게이트 전극(13)이 형성되고, 상기 게이트 전극(13)을 사이에 두고 상기 반도체 기판(10)에 N-형 엘디디(lightly doped drain: LDD) 영역이 형성되고, 상기 게이트 전극(13)의 측벽에 산화막(15)을 개재하며 스페이서(17)가 형성되고, 상기 게이트 전극(13)과 스페이서(17)를 사이에 두고 상기 반도체 기판(10)에 N+형 소스/드레인 영역이 형성되고, 상기 게이트 전극(13)과 N+형 소스/드레인 영역 상에 각각 실리사이드층(21),(23)이 형성되고, 상기 실리사이드층(21),(23)과 스페이서(17)를 포함하여 상기 반도체 기판(10)의 전역 상에 질화막(25)이 적층되고, 상기 질화막(25) 상에 층간 절연막(27)이 적층, 평탄화된다.
그런데, 종래에는 상기 반도체 소자의 고집적화가 진행됨에 따라 상기 인접한 게이트 전극(13)의 대향하는 스페이서(17) 사이의 간격이 좁아지면, 상기 스페이서(17) 사이의 영역에서 상기 층간 절연막(27)의 갭 필링(gap filling) 능력이 저하된다.
그러므로, 상기 반도체 기판(10) 상에 상기 층간 절연막(27)이 적층될 때, 상기 스페이서(17) 사이의 층간 절연막(27) 내에 빈 공간의 보이드(void)(28)가 발생한다. 이는 후속 열처리 공정에 취약함으로써 상기 층간 절연막(27)의 균열을 유발시키고 나아가 인접한 콘택간의 원하지 않는 전기적 연결, 즉 브리지(bridge)를 유발시키므로 반도체 소자의 신뢰성을 저하시키고 또한 반도체 소자의 수율을 저하시킨다.
이러한 문제점을 해결하기 위한 방안의 하나로서, 상기 층간 절연막(27)으로서 사용되는 BPSG(borophospho silicate glass)막의 보론(B), 인(P)과 같은 불순물의 농도나 상기 BPSG막의 증착 온도 등을 변화시킴으로써 상기 BPSG막의 갭 필링 능력을 향상시키는 방법을 사용할 수 있다. 그러나, 이 방법은 상기 불순물의 고농도와, 고온 증착 공정 등으로 인하여 트랜지스터의 전기적인 특성 변화 등과 같은 역효과를 초래하기 때문에 반도체 소자의 제조 공정에 실제로 적용하기가 어렵다.
따라서, 본 발명의 목적은 반도체 소자의 인접한 게이트 전극 사이에 채워진 층간 절연막 내에 보이드가 발생하는 것을 방지하는데 있다.
본 발명의 다른 목적은 반도체 소자의 층간 절연막의 균열 발생을 방지함으로써 인접한 콘택간의 원하지 않는 전기적 연결을 방지하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
제 1 도전형 반도체 기판의 액티브 영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 제 2 도전형 엘디디 영역을 형성하는 단계; 상기 게이트 전극의 측벽에 산화막 라이너를 개재하며 질화막의 스페이서를 형성하는 단계; 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 엘디디 영역에 제 2 도전형 소스/드레인 영역을 형성하는 단계; 상기 게이트 전극과 소스/드레인 영역에 각각 실리사이드층을 형성하는 단계; 상기 산화막 라이너를 산화시키는 단계; 상기 스페이서 상의 자연 산화막을 제거시키는 단계; 상기 스페이서를 제거시킴으로써 상기 산화막 라이너를 노출시키는 단계; 상기 소스/드레인 영역과 산화막 라이너를 포함하여 상기 반도체 기판의 전역 상에 질화막을 적층하는 단계; 및 상기 게이트 전극 사이의 공간을 갭 필링하도록 상기 질화막 상에 층간 절연막을 적층하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 소스/드레인 영역을 형성하는 단계는
상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 엘디디 영역에 상기 소스/드레인 영역을 형성하는 단계; 및 상기 게이트 전극과 소스/드레인 영역에 각각 실리사이드층을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 스페이서를 건식 식각공정, 습식 식각공정, 건식 식각공정과 습식 식각공정을 혼용한 식각공정 중 어느 하나에 의해 제거할 수 있다.
바람직하게는, 상기 스페이서를 제거시킴으로써 상기 산화막 라이너를 노출시키는 단계는
상기 산화막 라이너를 산화시키는 단계; 상기 스페이서 상의 자연 산화막을 제거시키는 단계; 및 상기 스페이서를 제거시킴으로써 상기 산화막 라이너를 노출시키는 단계를 포함할 수 있다.
따라서, 본 발명은 인접한 게이트 전극 사이의 영역에 보이드의 발생 없이 층간 절연막을 갭 필링시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(미도시)을 형성시킨다. 이때, 상기 소자 분리막을 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정 또는 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성할 수 있다.
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 산화막(11)을 열 산화 공정에 의해 원하는 두께로 성장시키고, 상기 게이트 산화막(11) 상에 게이트 전극(13)을 위한 도전층, 예를 들어 다결정 실리콘층을 원하는 두께로 적층한다. 이어서, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 상기 다결정 실리콘층과 게이트 산화막(11)을 남김과 아울러 나머지 불필요한 부분의 다결정 실리콘층과 게이트 절연막(11)을 제거시킨다. 따라서, 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 상기 다결정 실리콘층으로 이루어진 게이트 전극(13)과 게이트 절연막(11)을 동일한 패턴으로 형성한다. 설명의 편의상, 상기 반도체 기판(10) 상에 2개의 인접한 게이트 전 극(13)이 존재하지만, 실제로는 상기 반도체 기판(10) 상에 2개보다 많은 수의 게이트 전극(13)이 존재함은 자명한 사실이다.
그런 다음, 상기 게이트 전극(13)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디 형성 불순물, 예를 들어 N형 불순물(미도시)을 저농도로 이온주입한다. 이후, 상기 N형 불순물을 열처리 공정에 의해 활성화시킴으로써 N-형 엘디디 영역을 형성한다.
도 2b를 참조하면, 이후, 예를 들어 화학 기상 증착 공정을 이용하여 상기 게이트 전극(13)과 N-형 엘디디 영역을 포함하여 상기 반도체 기판(10)의 전역 상에 산화막 라이너(15)를 예를 들어 150~300Å의 두께로 적층한 후 상기 산화막 라이너(15) 상에 도 2c의 스페이서(17)를 위한 절연막, 예를 들어 질화막(16)을 적층한다.
도 2c를 참조하면, 이어서, 예를 들어 에치백(etch back) 공정을 이용하여 상기 질화막(16)을 처리함으로써 상기 게이트 전극(13)의 좌, 우 양측벽에 상기 산화막 라이너(15)를 개재하며 질화막의 스페이서(17)를 형성함과 아울러 상기 게이트 전극(13)의 상부면과, 상기 스페이서(17) 외측의 N-형 엘디디 영역을 노출시킨다.
도 2d를 참조하면, 그 다음에, 상기 게이트 전극(13)과 스페이서(17)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 N-형 엘디디 영역에 소스/드레인 형성 불순물, 예를 들어 N형 불순물을 고농도로 이온주입한다. 이후, 상기 N형 불순물을 열처리 공정에 의해 활성화시킴으로써 N+형 소스/드레인 영역을 형성 한다.
도 2e를 참조하면, 이후, 예를 들어 스퍼터링 공정 등을 이용하여 상기 게이트 전극(13)과 소스/드레인 영역 및 스페이서(17)를 포함하여 상기 반도체 기판(10)의 전역 상에 실리사이드 형성 금속층, 예를 들어 Ti/TiN층 등과 같은 장벽 금속층을 원하는 두께로 적층한다.
이후, 상기 Ti/TiN층을 예를 들어 800~1050℃의 온도에서 10~30초의 시간 동안 열처리 공정, 예를 들어 급속 열처리 공정에 의해 살리사이드화시킴으로써 상기 게이트 전극(13)과 소스/드레인 영역 상에 각각 실리사이드층(21),(23)을 형성시킨다. 그런 다음, 상기 스페이서(17)를 비롯하여 절연막(미도시) 상의 살리사이드화 반응을 하지 않은 Ti/TiN층을 습식 식각 공정에 의해 식각시킴으로써 상기 스페이서(17)를 노출시킨다.
도 2f를 참조하면, 그런 다음, 도 2e의 스페이서(17)를 식각 공정, 예를 들어 건식 식각공정, 습식 식각공정 또는 건식 식각공정과 습식 식각공정을 혼용한 식각공정 중 하나에 의해 제거시킴으로써 상기 산화막 라이너(15)를 노출시킨다.
한편, 상기 스페이서(17)의 식각 공정을 진행할 때 상기 산화막 라이너(15)의 식각 손상을 보상하기 위해 상기 스페이서(17)의 식각 공정 전에 상기 산화막(15)의 산화를 위한 산화 공정을 진행하여도 좋다. 또한 상기 스페이서(17) 상의 자연 산화막(native oxide)을 완전히 제거시키기 위해 상기 스페이서(17)의 식각 공정 전에 산화막 세정공정을 진행하여도 좋다.
이어서, 상기 실리사이드층(21),(23)과 산화막 라이너(15)를 포함하여 상기 반도체 기판(10)의 전역 상에 질화막(35)을 예를 들어 300~400Å의 두께로 적층한 후 상기 게이트 전극(13) 사이의 영역을 갭 필링하도록 상기 질화막(35) 상에 층간 절연막(37), 예를 들어 BPSG막을 두껍게 적층한다. 이후, 상기 층간 절연막(37)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화시킨다.
여기서, 상기 질화막(35)은 상기 층간 절연막(37)의 불순물이 상기 게이트 전극(13)으로 확산하는 것을 방지하는 확산 장벽층으로서 작용하고, 또한, 상기 층간 절연막(37)의 일부분에 콘택홀을 형성하는 후속의 콘택홀 형성 공정에서 식각 정지막으로서 작용한다.
따라서, 본 발명은 상기 인접한 게이트 전극(13)의 대향하는 산화막 라이너(15) 사이의 공간을 종래의 스페이서(17) 사이의 공간보다 훨씬 확대한 상태에서 상기 층간 절연막(27)의 적층 공정을 진행하므로 상기 게이트 전극(13) 사이의 층간 절연막(37) 내에 보이드가 발생하는 것을 방지할 수 있다.
이후, 도면에 도시하지 않았지만, 통상적인 콘택홀 형성 공정, 배선 공정 등을 진행함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다. 설명의 편의상 이에 대한 설명은 생략하기로 한다.
따라서, 본 발명은 인접한 게이트 전극 사이의 공간에 보이드의 발생 없이 층간 절연막을 갭 필링함으로써 후속 열처리 공정에 대한 취약성을 극복할 수 있으므로 상기 층간 절연막의 균열 발생을 방지할 수 있고 나아가 인접한 콘택간의 원하지 않는 전기적 연결, 즉 브리지를 방지할 수 있다. 이는 반도체 소자의 신뢰성을 향상시키고 또한 수율을 향상시킨다.
한편, 본 발명은 상기 실리사이드층의 형성 공정을 적용한 경우를 기준으로 설명하였지만, 상기 실리사이드층의 형성 공정을 생략한 경우에도 동일하게 적용할 수 있음은 자명하다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역 상에 게이트 산화막을 개재하며 게이트 전극을 형성하고, 상기 게이트 전극을 이온주입 마스크층으로 이용하여 상기 액티브 영역에 엘디디 영역을 형성하고, 상기 게이트 전극의 측벽에 산화막 라이너를 개재하며 질화막의 스페이서를 형성하고, 상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 엘디디 영역에 소스/드레인 영역을 형성하고, 상기 게이트 전극과 소스/드레인 영역 상에 실리사이드층을 형성하고, 상기 스페이서를 식각공정에 의해 제거시킴으로써 상기 산화막 라이너를 노출시키고, 상기 산화막 라이너와 실리사이드층 상에 질화막을 적층하고 상기 게이트 전극 사이의 공간을 갭 필링하도록 상기 질화막 상에 층간 절연막을 적층한다.
따라서, 본 발명은 인접한 게이트 전극 사이의 공간에 갭 필링된 층간 절연막 내에 보이드가 발생하는 것을 방지하므로 상기 층간 절연막의 균열 발생을 방지할 수 있고 나아가 인접한 콘택간의 원하지 않는 전기적 연결, 즉 브리지를 방지할 수 있다. 그 결과, 반도체 소자의 신뢰성을 향상시키고 또한 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (4)

  1. 제 1 도전형 반도체 기판의 액티브 영역에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 이온주입 마스크층으로 이용하여 상기 반도체 기판의 액티브 영역에 제 2 도전형 엘디디 영역을 형성하는 단계;
    상기 게이트 전극의 측벽에 산화막 라이너를 개재하며 질화막의 스페이서를 형성하는 단계;
    상기 게이트 전극과 스페이서를 이온주입 마스크층으로 이용하여 상기 엘디디 영역에 제 2 도전형 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극과 소스/드레인 영역에 각각 실리사이드층을 형성하는 단계;
    상기 산화막 라이너를 산화시키는 단계;
    상기 스페이서 상의 자연 산화막을 제거시키는 단계;
    상기 스페이서를 제거시킴으로써 상기 산화막 라이너를 노출시키는 단계;
    상기 소스/드레인 영역과 산화막 라이너를 포함하여 상기 반도체 기판의 전역 상에 질화막을 적층하는 단계; 및
    상기 게이트 전극 사이의 공간을 갭 필링하도록 상기 질화막 상에 층간 절연막을 적층하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항 또는 제 2 항에 있어서, 상기 스페이서를 건식 식각공정, 습식 식각공정, 건식 식각공정과 습식 식각공정을 혼용한 식각공정 중 어느 하나에 의해 제거시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 삭제
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