KR20030053365A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법을 제공한다. 본 발명은 반도체 기판 상에 게이트 전극의 패턴을 형성시키고 상기 게이트 전극의 측벽에 스페이서를 형성시키고, 상기 게이트 전극을 사이에 두고 소오스/드레인을 형성시키고, 상기 게이트 전극 상에 층간절연막을 적층시키고, 상기 층간절연막의 일부분에 상기 게이트 전극 및 소오스/드레인을 노출시키는 콘택홀을 형성시키고, 상기 콘택홀 및 상기 층간절연막에 실리사이드를 위한 금속층을 적층시키고, 상기 콘택홀 내의 게이트 전극 및 소오스/드레인에 실리사이드층을 형성시킨다. 이때, 실리사이드화 반응하지 않은 미반응 금속층을 장벽 금속층으로 활용한다.
따라서 본 발명은 실리사이드를 위한 금속층의 잔존물로 인한 상기 게이트 전극과 상기 소오스/드레인의 전기적 단락을 방지함으로써 실리사이드 공정의 신뢰성을 향상시킬 수 있다. 또한 상기 장벽 금속층의 적층 공정을 생략하고 상기 미반응 금속층의 습식 식각공정을 생략하고, 열처리공정의 횟수를 줄임으로써 공정 단순화를 이루고 나아가 공정 시간의 단축에 따른 생산성 향상을 이룰 수가 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 콘택홀의 형성 후에 게이트 전극과 소오스/드레인에 실시사이드층을 형성함으로써 공정 신뢰성을 향상시키고 공정 단순화를 이루도록 한 반도체소자의 제조방법에에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계룰이 미세화되고, 전기적 인가 속도가 빨라진다. 이에 따라, 트랜지스터의 게이트 전극의 사이즈가 축소되므로 면 저항과 콘택 저항의 증가가 문제시되고 있다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 저감되기 시작하였다. 초기에는 게이트 전극 에 실리사이드를 형성하는 공정과 소오스/드레인에 실리사이드를 형성하는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성하는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
상기 살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층한 후 열처리하면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 형성되고 상기 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 상기 실리사이드만 남기기 위해 상기 반응하지 않은 고융점 금속만을 선택적으로 식각하여 제거한다.
상기 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학기상증착공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정이 유망하게 사용되고 있다.
종래의 실리사이드 공정을 도 1을 참조하여 설명하면, 반도체 기판(10), 예를 들어 P형 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 아이솔레이션층(11)을 형성시킨다. 이어서, 상기 반도체 기판(10)의 액티브영역 상에 트랜지스터의 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 성장시키고 상기 게이트 절연막(13) 상에 다결정 실리콘층을 적층시킨 후 상기 다결정 실리콘층을 사진식각공정에 의해 식각함으로써 게이트 전극(15)의 패턴을 형성시킨다. 그런 다음, 상기 결과 구조 상에 스페이서(17)를 위한 절연막, 예를 들어 산화막을 적층시킨 후 에치백공정에 의해 식각함으로써 상기 게이트 전극(15)의 측벽에 스페이서(17)를 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(17) 및 상기 아이솔레이션층(11)을 마스크로 이용하여 n형 불순물을 이온주입함으로써 자기 정렬된 소오스/드레인(S/D)을 형성시킨다. 이후, 상기 게이트 전극(15) 및 소오스/드레인(S/D)의 표면에 실리사이드층(21)을 형성시키고 상기 결과 구조물 상에 식각정지막(23), 예를 들어 질화막을 적층시키고 상기 식각정지막(23) 상에 층간절연막(25), 예를 들어 산화막을 적층, 평탄화시킨다. 이어서, 사진식각공정을 이용하여 상기 게이트 전극(15) 상의 실리사이드(21)와 상기 소오스/드레인(S/D) 상의 실리사이드(21)를 일부 노출시키는 콘택홀들을 각각 형성시킨다. 마지막으로, 상기 콘택홀들의 내부 및 상기 층간절연막(25) 상에 장벽 금속층(27)을 적층시킨 후 상기 콘택홀을 매립시키도록 고융점 금속층(29), 예를 들어 텅스텐을 적층시킨 후 화학기계연마공정에 의해 상기 층간절연막(25)에 상기 금속층(29)을 평탄화시킨다. 따라서, 상기 콘택홀 내에만 상기 금속층(29)이 형성된다.
그런데, 종래에는 상기 스페이서(17)의 형성이 완료되고 나면, 상기 게이트 전극(15)과 소오스/드레인(S/D)의 표면 전체 및 스페이서(17) 상에 티타늄(Ti)/질화 티타늄(TiN)막과 같은 금속을 스퍼터링공정에 의해 적층시키고, 상기 티타늄을 700∼800℃의 온도에서 열처리시킨다. 따라서, 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D)의 표면에 선택적으로 티타늄 실리사이드층(21)이 형성된다. 그런 다음, 상기 스페이서(17)를 비롯한 나머지 부분 상에 남아 있는 실리사이드 반응을 하지 않은 고융점 금속을 예를 들어 암모니아 용액에 의한 습식 식각공정에 의해 제거시킨다.
그러나, 종래에는 상기 실리사이드층이 실질적으로 필요한 부분이 상기 콘택홀을 거쳐 노출되는 상기 게이트 전극(15)과 상기 소오스/드레인(S/D)의 부분임에도 불구하고 상기 콘택홀을 형성하기 이전에 상기 게이트 전극(15)과 상기 소오스/드레인(S/D)의 표면 전체에 상기 실리사이드층(21)을 형성시킨다.
이때, 상기 스페이서(17) 상의 미반응한 고융점 금속층을 제거하기 위한 습식 식각공정을 진행하지만, 상기 고융점 금속층과 같은 잔존물이 상기 스페이서(17) 상에 남아 있을 가능성이 높다. 이는 상기 게이트 전극(15)과 상기 소오스/드레인(S/D)의 전기적 단락을 가져오고 나아가 공정 신뢰성의 저하를 가져온다.
더욱이, 종래에는 열처리공정이 상기 실리사이드층(21)의 형성 공정에서 진행되고, 또한 상기 콘택홀의 형성 후에도 상기 장벽 금속층(27) 및 상기 층간절연막(25)의 열처리공정이 진행되므로 상기 열처리공정의 반복에 따른 전체 제조공정이 복잡하고 공정시간이 많이 소요된다.
그리고, 상기 습식 식각공정은 장시간이 소요되고, 정확한 공정제어가 어렵다.
따라서, 본 발명의 목적은 실리사이드층을 형성하더라도 상기 게이트 전극과소오스/드레인의 전기적 단락을 방지함으로써 공정 신뢰성을 향상시키도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 열처리공정의 횟수를 줄임으로써 공정 단순화를 이루도록 한 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 실리사이드화 반응하지 않은 미반응 고융점 금속층의 습식 식각공정을 생략함으로써 공정 단순화를 이루도록 한 반도체소자의 제조방법을 제공하는데 있다.
도 1은 종래의 실리사이드공정을 설명하기 위한 반도체소자의 단면 구조도.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체 기판의 일부분 상에 게이트 전극의 패턴을 형성시키고 상기 게이트 전극의 측벽에 스페이서를 형성시키는 단계;
상기 게이트 전극을 사이에 두고 상기 반도체 기판의 액티브영역에 소오스/드레인을 형성시키는 단계;
상기 반도체 기판 상에 층간절연막을 적층시킨 후 상기 층간절연막의 일부분에 상기 게이트 전극 및 상기 소오스/드레인의 노출을 위한 콘택홀을 형성시키는 단계;
상기 콘택홀 내의 상기 게이트 전극 및 상기 소오스/드레인 및 상기 층간절연막에 실리사이드를 위한 금속층을 적층시키는 단계; 및
상기 금속층을 열처리시킴으로써 상기 게이트 전극 및 상기 소오스/드레인에실리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 실리사이드층으로 반응하지 않은 미반응 금속층을 장벽 금속층으로 사용할 수 있다.
이하, 본 발명에 의한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 2 내지 도 6은 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 2를 참조하면, 먼저, 반도체 기판(10), 예를 들어 P형 단결정 실리콘 기판의 액티브영역을 한정하기 위해 상기 반도체 기판(10)의 필드영역에 산화막과 같은 아이솔레이션층(11)을 형성시킨다. 여기서, 상기 아이솔레이션층(11)이 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성된다. 또한, 상기 아이솔레이션층(11)은 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성되는 것도 가능하다.
그런 다음, 상기 반도체 기판(10) 상에 게이트 절연막(13), 예를 들어 게이트 산화막을 열산화공정에 의해 100Å 정도의 두께로 성장시키고, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을 2000∼3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층은 화학기상증착공정에 의해 적층되면서 도핑되거나, 적층 완료 후에 이온주입공정에 의해 도핑될 수 있다. 이어서, 사진식각공정을 이용하여 상기 반도체 기판(10)의 일부분 상에 상기 게이트 전극(15)의 패턴을 형성시킨다.
이후, 상기 결과 구조의 전면에 스페이서(17)를 위한 절연막, 예를 들어 산화막을 적층시키고 이를 에치백공정에 의해 처리함으로써 상기 게이트 전극(15)의 양 측벽에 스페이서(17)를 각각 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(17)를 마스크로 이용하여 N형 불순물, 예를 들어 인을 이온주입공정에 의해 이온주입함으로써 상기 게이트 전극(15)을 사이에 두고 반도체 기판(10)의 액티브영역에 소오스/드레인(S/D)을 형성시킨다.
도 3을 참조하면, 상기 소오스/드레인(S/D)이 형성되고 나면, 상기 결과 구조의 반도체 기판(10)의 전면에 상기 게이트 전극(15)의 콘택홀 형성때 사용될 식각정지막으로 사용할 절연막(23), 예를 들어 질화막을 700∼800Å의 두께로 적층시킨다.
이어서, 상기 절연막(23) 상에 층간절연막(25)을 두껍게 적층시키고 평탄화시킨다. 이를 좀 더 상세히 언급하면, 상기 절연막(23) 상에 상기 층간절연막(25)의 하층 절연막(도시 안됨), 예를 들어 BPSG층을 6000∼8000Å의 두께로 적층시킨 후 상기 BPSG층을 화학기계연마공정에 의해 평탄화시킨다. 그런 다음, 상기 하층 절연막 상에 상기 층간절연막(25)의 상층 절연막(도시 안됨), 예를 들어 TEOS 산화막을 2000Å 정도의 두께로 적층시킨다.
도 4를 참조하면, 상기 층간절연막(25)의 형성이 완료되고 나면, 사진식각공정을 이용하여 상기 소오스/드레인 및 상기 게이트 전극(15)의 콘택홀을 형성하기위한 부분의 층간절연막(25) 및 절연막(23)을 식각함으로써 상기 콘택홀을 형성시키고 아울러 상기 콘택홀 내의 상기 소오스/드레인 및 상기 게이트 전극(15)을 노출시킨다. 이어서, 상기 콘택홀의 내부면 및 상기 층간절연막(25)의 표면에 실리사이드를 위한 금속층(27), 예를 들어 Ti/TiN막을 적층시킨다. 여기서, 상기 금속층(27)은 장벽 금속층으로도 사용될 수 있는 것이 바람직하다.
도 5를 참조하면, 상기 금속층(27)의 적층이 완료되고 나면, 열처리공정을 이용하여 상기 금속층(27)을 700∼800℃의 온도에서 열처리시킨다. 따라서, 실리콘이 노출된 부분, 즉 상기 콘택홀 내의 노출된 소오스/드레인(S/D) 및 게이트 전극(15)의 일부 표면에서만 실리사이드층(31)이 형성된다.
이때, 상기 콘택홀의 측벽 및 상기 층간절연막(25)의 표면 상의 금속층(27)이 실리사이드화 반응을 하지 않은 미반응 금속층의 상태를 그대로 유지하므로 상기 남은 미반응 금속층을 장벽 금속층으로 활용할 수가 있다.
따라서, 본 발명은 상기 실리사이드층(31)의 형성 후, 상기 실리사이드층(31) 상에 장벽 금속층을 추가로 적층시킬 필요가 없으므로 장벽 금속층의 적층 공정을 생략 가능하고, 아울러 상기 미반응 금속층을 제거하기 위한 습식 식각공정을 생략 가능하다. 상기 미반응 금속층의 식각공정에서 상기 스페이서(17) 상의 상기 미반응 금속층의 잔존물로 인한 상기 게이트 전극(15)과 상기 소오스/드레인(S/D)의 전기적 단락을 방지할 수 있다.
더욱이, 본 발명은 상기 스페이서(17) 상에 상기 금속층(27)을 전혀 적층시키지 않으므로 상기 스페이서(17)의 일부 영역 상에 남을 수 있는 실리사이드층으로 인한 상기 게이트 전극(15)과 소오스/드레인의 전기적 단락을 근본적으로 방지할 수가 있다.
또한, 본 발명은 상기 실리사이드층(31)의 형성때에만 열처리공정을 진행시키므로 도 1의 실리사이드층(21)의 형성때와 상기 장벽 금속층(27)의 형성때에 각각 열처리공정을 진행시키는 종래에 비하여 열처리공정의 횟수를 줄이는 것이 가능하다.
도 6을 참조하면, 상기 실리사이드층(31)의 형성이 완료되고 나면, 상기 콘택홀의 매립용 금속층(33), 예를 들어 텅스텐을 상기 콘택홀을 매립하도록 상기 결과 구조의 전면에 적층시킨 후 상기 금속층(33)을 화학기계연마공정에 의해 연마함으로써 상기 층간절연막(25)에 평탄화시킨다.
그러므로, 상기 콘택홀의 내부에만 상기 금속층(33)이 형성되고 상기 콘택홀 외측의 층간절연막(25)의 표면에는 상기 금속층(33)이 전혀 남지 않는다.
따라서, 본 발명은 상기 층간절연막의 일부분에 콘택홀을 형성시킨 후 상기 게이트 전극과 소오스/드레인의 일부분에만 실리사이드층을 형성시키므로 상기 실리사이드층을 위한 금속층의 잔존물로 인한 상기 게이트 전극과 상기 소오스/드레인의 전기적 단락을 근본적으로 방지할 수가 있고 나아가 공정 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 상기 실리사이드를 위한 금속층중 미반응 금속층을 장벽 금속층으로 활용하므로 장벽 금속층의 적층 공정을 생략할 수 있고 상기 미반응 금속층을 제거하기 위한 습식 식각공정을 생략할 수 있다.
더욱이, 본 발명은 열처리 공정의 횟수를 줄여 공정 단순화를 이룩한다.
따라서, 본 발명은 상기 게이트 전극과 상기 소오스/드레인의 전기적 단락을 방지함으로써 실리사이드 공정의 신뢰성을 향상시킬 수 있다. 또한, 공정 단순화에 따른 공정 시간을 단축하여 생산성을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 반도체 기판 상에 게이트 전극의 패턴을 형성시키고 상기 게이트 전극의 측벽에 스페이서를 형성시키고, 상기 게이트 전극을 사이에 두고 소오스/드레인을 형성시키고, 상기 게이트 전극 및 상기 소오스/드레인 상에 층간절연막을 적층시키고, 상기 층간절연막의 일부분에 상기 게이트 전극 및 소오스/드레인을 노출시키는 콘택홀을 형성시키고, 상기 콘택홀 및 상기 층간절연막에 실리사이드를 위한 금속층을 적층시키고, 상기 콘택홀 내의 게이트 전극 및 소오스/드레인에 실리사이드층을 형성시킨다. 이때, 실리사이드화 반응하지 않은 미반응 금속층을 장벽 금속층으로 활용한다.
따라서, 본 발명은 상기 실리사이드층을 위한 금속층의 잔존물로 인한 상기 게이트 전극과 상기 소오스/드레인의 전기적 단락을 방지함으로써 실리사이드 공정의 신뢰성을 향상시킬 수 있다. 또한, 상기 장벽 금속층의 적층 공정을 생략하고, 상기 미반응 금속층의 습식 식각공정을 생략하고, 열처리공정의 횟수를 줄임으로써공정 단순화를 이루고 나아가 공정 시간의 단축에 따른 생산성 향상을 이룰 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (2)
- 반도체 기판의 일부분 상에 게이트 전극의 패턴을 형성시키고 상기 게이트 전극의 측벽에 스페이서를 형성시키는 단계;상기 게이트 전극을 사이에 두고 상기 반도체 기판의 액티브영역에 소오스/드레인을 형성시키는 단계;상기 반도체 기판 상에 층간절연막을 적층시킨 후 상기 층간절연막의 일부분에 상기 게이트 전극 및 상기 소오스/드레인의 노출을 위한 콘택홀을 형성시키는 단계;상기 콘택홀 내의 상기 게이트 전극 및 상기 소오스/드레인 및 상기 층간절연막에 실리사이드를 위한 금속층을 적층시키는 단계; 및상기 금속층을 열처리시킴으로써 상기 게이트 전극 및 상기 소오스/드레인에 실리사이드층을 형성시키는 단계를 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 실리사이드층으로 반응하지 않은 미반응 금속층을 장벽 금속층으로 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR1020010083544A KR20030053365A (ko) | 2001-12-22 | 2001-12-22 | 반도체소자의 제조방법 |
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|---|---|
| KR20030053365A true KR20030053365A (ko) | 2003-06-28 |
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| KR (1) | KR20030053365A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609239B1 (ko) * | 2003-12-08 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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-
2001
- 2001-12-22 KR KR1020010083544A patent/KR20030053365A/ko not_active Application Discontinuation
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