KR20010029106A - 반도체 소자 제조방법 - Google Patents
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Abstract
반도체 소자의 선택적 실리사이드막 형성시, ① 공정 불량 발생없이도 실리사이드막 형성이 가능하도록 하여 공정 신뢰성을 향상시키고, ② 별도의 열처리나 미반응 금속의 제거 작업없이도 자기정합적으로 실리사이드막을 형성할 수 있도록 하여 공정 단순화를 이룰 수 있도록 한 반도체 소자 제조방법이 개시된다.
이를 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와; 상기 결과물 전면에 절연막을 형성하는 단계와; 상기 게이트 전극의 표면과 상기 액티브 영역의 표면이 각각 소정 부분 노출되도록 상기 절연막을 선택식각하여 콘택 홀을 형성하는 단계; 및 콘택 홀 형성이 완료된 상기 기판을 소정 온도로 세팅된 막질 증착용 챔버 내에 넣고, 상기 챔버 내로 Co가 함유된 메탈 올게닉 소스와 Si 이 함유된 개스를 동시에 주입하여, CVD법에 의해 상기 콘택 홀의 저면을 통해 노출된 상기 게이트 전극과 상기 액티브 영역 상에만 자기정합적으로 실리사이드막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 반도체 소자의 선택적 실리사이드막 형성시 야기되는 공정 불량 발생을 제거하여 공정 신뢰성을 향상시키고 공정 단순화를 이룰 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 전극의 선폭 및 콘택 사이즈가 작아지게 되어 액티브와 게이트 전극의 저항 및 콘택 저항이 커지는 문제가 발생하게 되었다. 이에 따라, 최근에는 고집적화된 소자 제조시 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 샐리사이드(salicide:self-aligned silicide) 공정을 채용하고 있다.
도 1 내지 도 3에는 이와 관련된 종래의 선택적 실리사이드막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 1에 도시된 바와 같이 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 게이트 전극(14)을 형성한 후, 이를 마스크로 이용하여 기판(10) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성하고, 게이트 전극(14)의 양 측벽에 절연막(예컨대, 산화막) 재질의 스페이서(16)를 형성한 다음, 상기 게이트 전극(14)과 스페이서(16)를 마스크로 이용하여 기판(10) 상으로 고농도 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 상기 결과물 전면에 PVD(physical vapour deposition)법으로 Co 재질의 고융점 금속(18)을 형성한다.
제 3 단계로서, 도 3에 도시된 바와 같이 안정된 상전이를 위하여 2회에 걸쳐 열처리를 실시한다. 그 결과, 게이트 전극(14)의 상면과 소오스·드레인용 액티브영역 상에만 자기정합적으로 실리사이드막(18a)이 형성된다. 이어, 미반응된 고융점 금속(18)을 제거하고, 상기 결과물 전면에 절연막(20)을 형성한 다음, 게이트 전극(14)의 상면과 액티브 영역의 표면이 소정 부분 노출되도록 이를 선택식각하여 콘택 홀(h)을 형성해 주므로써, 본 공정 진행을 완료한다.
그러나, 상기 공정 수순에 의거하여 실리사이드막을 형성할 경우에는 소자 제조시 다음과 같은 몇가지의 문제가 발생된다. .
첫째, 실리사이드막(18a)이 기 형성된 상태하에서 콘택 홀(h)을 형성하기 위한 절연막(20)의 식각 공정이 진행되므로, 상기 식각 과정에서 실리사이드막(18a)이 일부 함께 제거되는 현상이 발생하게 되어 콘택 저항이 증가되는 현상이 야기될 뿐 아니라 이로 인해 소자 구동시 스피드(speed)가 저하되는 문제가 발생된다.
둘째, 실리콘과 고융점 금속 간의 반응에 의해 자기정합적으로 실리사이드막이 형성되므로, 전 영역에 걸쳐 고른 두께의 실리사이드막을 형성하기가 어려워 막의 막질 유니퍼미티(uniformity)가 떨어지는 문제가 발생된다.
셋째, 미 반응된 고융점 금속(18) 제거시 공정 불량 발생으로 인해 스페이서(16) 상에 증착되어 있던 Co가 완전하게 제거되지 못하고 마이크로 브리찌(micro bridge) 형태로 일부 잔존되어질 경우, 게이트 전극(14)과 액티브 영역 간에 쇼트(short)가 유발되는 문제가 발생된다.
넷째, 고융점 금속 증착과 2회에 걸친 열처리공정 및 미반응 고융점 금속의 제거 단계를 거쳐 실리사이드막(18a)이 형성되므로, 공정 진행 자체가 복잡하다는 문제가 발생된다.
이에 본 발명의 목적은, 고집적화된 반도체 소자의 선택적 실리사이드막 형성시 실리사이드막을 Co가 함유된 메탈 올게닉 소스(metal organic source)와 Si이 함유된 개스를 이용하여 CVD법으로 형성해 주므로써, ① 공정 불량 발생없이도 실리사이드막 형성이 가능하도록 하여 공정 신뢰성을 향상시키고, ② 별도의 열처리나 미반응 금속의 제거 작업없이도 자기정합적으로 실리사이드막을 형성할 수 있도록 하여 공정 단순화를 이룰 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.
도 1 내지 도 3은 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도,
도 4 내지 도 6은 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와; 상기 결과물 전면에 절연막을 형성하는 단계와; 상기 게이트 전극의 표면과 상기 액티브 영역의 표면이 각각 소정 부분 노출되도록 상기 절연막을 선택식각하여 콘택 홀을 형성하는 단계; 및 콘택 홀 형성이 완료된 상기 기판을 소정 온도로 세팅된 막질 증착용 챔버 내에 넣고, 상기 챔버 내로 Co가 함유된 메탈 올게닉 소스와 Si 이 함유된 개스를 동시에 주입하여, CVD법에 의해 상기 콘택 홀의 저면을 통해 노출된 상기 게이트 전극과 상기 액티브 영역 상에만 자기정합적으로 실리사이드막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
이와 같이 실리사이드막을 형성할 경우, 콘택 홀 형성이 완료된 상태하에서 그 저면(bottom surface)을 통해 노출된 막질 상에만 선택적으로 실리사이드막을 증착해 주는 방식으로 공정이 진행되므로, 공정 불량에 기인한 문제(예컨대, 실리사이드막의 식각에 의해 야기되는 콘택 저항 증가 문제, 실리사이드막의 유니퍼미티 저하 문제, 게이트 전극과 액티브 영역 간에 쇼트 유발 문제 등) 발생없이도 실리사이드막 형성이 가능하게 된다. 뿐만 아니라 별도의 열처리나 미반응 금속의 제거 작업없이도 실리사이드막을 형성할 수 있게 되므로 공정 단순화 또한 이룰 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 4 내지 도 6은 본 발명에서 제안된 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 4에 도시된 바와 같이 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 게이트 전극(14)을 형성한 후, 이를 마스크로 이용하여 기판(10) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성하고, 게이트 전극(14)의 양 측벽에 절연막(예컨대, 산화막) 재질의 스페이서(16)를 형성한 다음, 상기 게이트 전극(14)과 스페이서(16)를 마스크로 이용하여 기판(10) 상으로 고농도 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성한다.
제 2 단계로서, 도 5에 도시된 바와 같이 상기 결과물 전면에 절연막(20)을 형성하고, 게이트 전극(14)과 액티브 영역의 표면이 각각 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(20) 내에 콘택 홀(h)을 형성한다.
제 3 단계로서, 콘택 홀(h) 형성이 완료된 상기 기판(10)을 소정 온도로 세팅된 막질 증착용 챔버 내에 넣고, 상기 챔버 내로 Co가 함유된 메탈 올게닉 소스와 Si이 함유된 개스를 동시에 흘려보내 준다. 이렇게 하면, 열에 의해 Co가 함유된 메탈 올게닉 소스로부터 Co가 분해되어 나와 Si과 반응하게 되고, 그 결과 실리사이드막의 주재료인 CoSi가 만들어지게 된다. 이렇게 만들어진 CoSi는 CVD법에 의해 곧바로 콘택 홀(h)의 저면을 통해 노출된 게이트 전극(14)과 액티브 영역 표면에 증착되어져 실리사이드막(18a)을 형성하게 된다. 이때, 상기 CoSi는 절연 재질 상에는 증착되지 않고 Si이 드러난 부위에만 증착되는 특성을 지니므로, 상기 실리사이드막(18a)은 게이트 전극의 표면 노출부와 액티브 영역의 표면 노출부에만 자기정합적으로 형성되게 된다. 이후의 콘택 배선 형성 공정은 종래와 동일하게 진행되므로 여기서는 설명을 피한다.
상기 공정 수순에 의거하여 실리사이드막을 형성할 경우, 콘택 홀(h)이 기 형성된 상태하에서 실리사이드막(18a) 형성이 이루어지므로, 콘택 홀을 형성하기 위한 식각 공정 진행시 야기되던 실리사이드막의 손실을 막을 수 있게 되어 콘택 저항 증가나 이로 인한 스피드 저하를 방지할 수 있게 된다.
게다가, 실리사이드막(18a)이 Si과 고융점 금속 간의 반응에 의해 형성되지 않고 CVD법에 의한 막질 증착 공정에 의해 형성되므로, 막질 유니퍼미티 특성을 향상시킬 수 있게 되어 딥 콘택(deep contact)에서도 스텝 커버리지(step coverage)가 좋은 안정된 특성의 실리사이드막 형성이 가능하게 된다.
그리고, 실리사이드막(18a)을 이루는 CoSi의 경우 막질 특성상 절연 재질 상에서는 증착 자체가 이루어지지 않으므로, 잔존 실리사이드막으로 인해 야기되던 게이트 전극(14)과 액티브 영역 간의 쇼트 발생을 막을 수 있게 되고, 별도의 열처리나 미반응 고융점 금속의 제거 작업없이도 자기정합적으로 실리사이드막을 형성할 수 있게 되므로 공정 단순화를 이룰 수 있게 된다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자의 선택적 실리사이드막 형성시, Co가 함유된 메탈 올게닉 소스와 Si이 함유된 개스를 이용하여 CVD법으로 실리사이드막을 형성해 주므로써, 1) 공정 불량에 기인한 문제(예컨대, 실리사이드막의 식각에 의해 야기되는 콘택 저항 증가 문제, 실리사이드막의 유니퍼미티 저하 문제, 게이트 전극과 액티브 영역 간에 쇼트 유발 문제 등) 발생없이도 실리사이드막을 형성할 수 있게 되므로 공정 신뢰성을 향상시킬 수 있게 되고, 2) 별도의 열처리나 미반응 금속의 제거 작업없이도 자기정합적으로 실리사이드막을 형성할 수 있게 되므로 공정 단순화를 이룰 수 있게 된다.
Claims (1)
- 반도체 기판 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와;상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 단계와;상기 결과물 전면에 절연막을 형성하는 단계와;상기 게이트 전극의 표면과 상기 액티브 영역의 표면이 각각 소정 부분 노출되도록 상기 절연막을 선택식각하여 콘택 홀을 형성하는 단계; 및콘택 홀 형성이 완료된 상기 기판을 소정 온도로 세팅된 막질 증착용 챔버 내에 넣고, 상기 챔버 내로 Co가 함유된 메탈 올게닉 소스와 Si 이 함유된 개스를 동시에 주입하여, CVD법에 의해 상기 콘택 홀의 저면을 통해 노출된 상기 게이트 전극과 상기 액티브 영역 상에만 자기정합적으로 실리사이드막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
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| KR20030053365A (ko) * | 2001-12-22 | 2003-06-28 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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1999
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| KR20030053365A (ko) * | 2001-12-22 | 2003-06-28 | 동부전자 주식회사 | 반도체소자의 제조방법 |
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