JPH10125621A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10125621A JPH10125621A JP27819496A JP27819496A JPH10125621A JP H10125621 A JPH10125621 A JP H10125621A JP 27819496 A JP27819496 A JP 27819496A JP 27819496 A JP27819496 A JP 27819496A JP H10125621 A JPH10125621 A JP H10125621A
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- H01—ELECTRIC ELEMENTS
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 浅い高濃度不純物拡散層を有し、この拡散層
と配線金属とのコンタクト抵抗が低く、かつ十分なプロ
セスマージンをもってコンタクト形成可能な半導体装置
およびその製造方法を提供する。 【解決手段】 半導体基板表面に半絶縁性多結晶シリコ
ン膜が被覆され、高濃度不純物拡散層と接している該シ
リコン膜の一部とその上層に付着された金属膜とを反応
してコンタクト孔底部のみにシリサイド膜が設けられ、
該シリサイド膜を介して該高濃度不純物拡散層と配線金
属とが接続していることを特徴とする半導体装置。
と配線金属とのコンタクト抵抗が低く、かつ十分なプロ
セスマージンをもってコンタクト形成可能な半導体装置
およびその製造方法を提供する。 【解決手段】 半導体基板表面に半絶縁性多結晶シリコ
ン膜が被覆され、高濃度不純物拡散層と接している該シ
リコン膜の一部とその上層に付着された金属膜とを反応
してコンタクト孔底部のみにシリサイド膜が設けられ、
該シリサイド膜を介して該高濃度不純物拡散層と配線金
属とが接続していることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】近年、デバイスの微細化・高集積化に伴
い、各種不純物が拡散された層を浅接合化する（接合面
の深さを浅くする）ことが必須となっている。しかし、
これらの浅い不純物導入層を形成した場合、不純物拡散
層と配線とのコンタクト形成に関して多くの問題が生じ
始めている。これらの問題を改善しつつ、デバイスの微
細化・高集積化を図るため、次のような検討がなされて
いる。
い、各種不純物が拡散された層を浅接合化する（接合面
の深さを浅くする）ことが必須となっている。しかし、
これらの浅い不純物導入層を形成した場合、不純物拡散
層と配線とのコンタクト形成に関して多くの問題が生じ
始めている。これらの問題を改善しつつ、デバイスの微
細化・高集積化を図るため、次のような検討がなされて
いる。
【０００３】図３に、Y.Taur、S.Cohen、S.Wind他、Int
ernational Electron Device Meeting Tchincal Digest
(IEDM)、901頁（1992年）に記載のトランジスタ作製の
模式的工程図を示す。
ernational Electron Device Meeting Tchincal Digest
(IEDM)、901頁（1992年）に記載のトランジスタ作製の
模式的工程図を示す。
【０００４】初めに、シリコン基板（３０１）上に素子
分離膜（３０２）を設け、ゲート酸化膜、ゲ−トポリシ
リコン膜を堆積させた後、ＥＢ露光法による露光、及び
エッチングガスにＨＢｒ／Ｃｌ2を用いた高選択比（シ
リコン基板／シリコン酸化膜）のリアクティブイオンエ
ッチングを行い、ゲート酸化膜（３０３）及びゲートポ
リシリコン電極（３０４）を形成し、ゲート長０．１μ
ｍ級のゲート構造を形成する。次いで、微細なトランジ
スタを動作させるためにＳｂイオンを注入し、シリコン
表面を非晶質化させた後、ＢＦ2イオンの注入（３１
６）を低加速で行い、５０〜７０ｎｍの浅いｐ＋エクス
テンション（３１７）を形成する（図３（ａ））。
分離膜（３０２）を設け、ゲート酸化膜、ゲ−トポリシ
リコン膜を堆積させた後、ＥＢ露光法による露光、及び
エッチングガスにＨＢｒ／Ｃｌ2を用いた高選択比（シ
リコン基板／シリコン酸化膜）のリアクティブイオンエ
ッチングを行い、ゲート酸化膜（３０３）及びゲートポ
リシリコン電極（３０４）を形成し、ゲート長０．１μ
ｍ級のゲート構造を形成する。次いで、微細なトランジ
スタを動作させるためにＳｂイオンを注入し、シリコン
表面を非晶質化させた後、ＢＦ2イオンの注入（３１
６）を低加速で行い、５０〜７０ｎｍの浅いｐ＋エクス
テンション（３１７）を形成する（図３（ａ））。
【０００５】次に、酸化膜を堆積し、エッチバックして
サイドウォール（３０５）を形成する。この後、配線部
分とのコンタクトを形成し易く、かつ抵抗成分を低減
し、及び金属シリサイド層を形成し易くするためのｐ＋
エクステンション（３１７）より、やや深めのイオン注
入（３１８）を行い、深いソース・ドレイン（３１９）
を形成する（図３（ｂ））。
サイドウォール（３０５）を形成する。この後、配線部
分とのコンタクトを形成し易く、かつ抵抗成分を低減
し、及び金属シリサイド層を形成し易くするためのｐ＋
エクステンション（３１７）より、やや深めのイオン注
入（３１８）を行い、深いソース・ドレイン（３１９）
を形成する（図３（ｂ））。
【０００６】次いで、スパッタによりＴｉ膜（３１０）
を形成する（図３（ｃ））。
を形成する（図３（ｃ））。
【０００７】続いて、シンタを行ってソース・ドレイン
（３１９）領域内にＴｉＳｉ膜（３１１）を形成する。
これらの上層に層間膜（３０９）を堆積した後、配線用
のコンタクト孔をドライエッチング法により形成する。
最後に、配線用の金属、例えばＡｌＳｉＣｕｌ3等をス
パッタしパターニングして金属配線（３１２）を形成
し、トランジスタを完成させる（図３（ｄ））。
（３１９）領域内にＴｉＳｉ膜（３１１）を形成する。
これらの上層に層間膜（３０９）を堆積した後、配線用
のコンタクト孔をドライエッチング法により形成する。
最後に、配線用の金属、例えばＡｌＳｉＣｕｌ3等をス
パッタしパターニングして金属配線（３１２）を形成
し、トランジスタを完成させる（図３（ｄ））。
【０００８】以上の製法によれば、浅いｐ＋エクステン
ションの形成により、０．１μｍ級のトランジスタの作
製が可能になり、かつ高濃度不純物拡散層と配線金属と
のコンタクトもプロセスマージンをもって形成すること
が可能となった。
ションの形成により、０．１μｍ級のトランジスタの作
製が可能になり、かつ高濃度不純物拡散層と配線金属と
のコンタクトもプロセスマージンをもって形成すること
が可能となった。
【０００９】図４に、H.Kotaki、M.Nakano、Y.Takegawa
他、International Electron Device Meeting Tchincal
Digest(IEDM)、839頁（1993年）に記載のトランジスタ
作製の模式的工程図を示す。
他、International Electron Device Meeting Tchincal
Digest(IEDM)、839頁（1993年）に記載のトランジスタ
作製の模式的工程図を示す。
【００１０】初めに、シリコン基板（４０１）上に素子
分離膜（４０２）を設け、ゲート酸化膜（４０３）、ゲ
−トポリシリコン電極（４０４）及びサイドウォール
（４０５）を形成した後、このウエハを、露点温度−１
００℃以下のＮ2を流しているＬｏａｄ−Ｌｏｃｋ型Ｌ
ＰＣＶＤ装置のＬｏａｄ−Ｌｏｃｋ室に導入し、自然酸
化膜や水分が基板表面に付かないように制御し、この状
態で成長炉に基板を導入する。次いで、基板表面に、Ｓ
ｉＨ4ガスを用いて６２０℃でＳｉ薄膜（４２０）を堆
積する（図４（ａ））。この時、基板表面が清浄である
ために、Ｓｉ基板上ではＳｉエピタキシャル膜が成長す
るのに対して、酸化膜上では多結晶シリコン膜が形成さ
れる。
分離膜（４０２）を設け、ゲート酸化膜（４０３）、ゲ
−トポリシリコン電極（４０４）及びサイドウォール
（４０５）を形成した後、このウエハを、露点温度−１
００℃以下のＮ2を流しているＬｏａｄ−Ｌｏｃｋ型Ｌ
ＰＣＶＤ装置のＬｏａｄ−Ｌｏｃｋ室に導入し、自然酸
化膜や水分が基板表面に付かないように制御し、この状
態で成長炉に基板を導入する。次いで、基板表面に、Ｓ
ｉＨ4ガスを用いて６２０℃でＳｉ薄膜（４２０）を堆
積する（図４（ａ））。この時、基板表面が清浄である
ために、Ｓｉ基板上ではＳｉエピタキシャル膜が成長す
るのに対して、酸化膜上では多結晶シリコン膜が形成さ
れる。
【００１１】さらに、ＨＮＯ3、ＣＨ3ＣＯＯＨを含むエ
ッチング溶液を用いて、この多結晶シリコン膜のみを選
択的にエッチングすることにより、ソース・ドレイン部
のＳｉせり上げ層（４２１）を形成する（図４
（ｂ））。
ッチング溶液を用いて、この多結晶シリコン膜のみを選
択的にエッチングすることにより、ソース・ドレイン部
のＳｉせり上げ層（４２１）を形成する（図４
（ｂ））。
【００１２】次に、不純物のイオン注入（４１８）を行
い、活性化の熱処理を行って、浅い拡散層（４２２）を
形成する。次いでスパッタによりＴｉ膜（４１０）を形
成する（図４（ｃ））。
い、活性化の熱処理を行って、浅い拡散層（４２２）を
形成する。次いでスパッタによりＴｉ膜（４１０）を形
成する（図４（ｃ））。
【００１３】続いて、シンタを行ってせり上げたソース
・ドレイン（４２１）領域表面にＴｉＳｉ膜（４１１）
を形成する。これらの上層に層間膜（４０９）を堆積し
た後、配線用のコンタクト孔をドライエッチング法によ
り形成する．最後に、配線用の金属、例えばＡｌＳｉＣ
ｕ2等をスパッタしパターニングして金属配線（４１
２）を形成し、トランジスタを完成させる（図４
（ｄ））。
・ドレイン（４２１）領域表面にＴｉＳｉ膜（４１１）
を形成する。これらの上層に層間膜（４０９）を堆積し
た後、配線用のコンタクト孔をドライエッチング法によ
り形成する．最後に、配線用の金属、例えばＡｌＳｉＣ
ｕ2等をスパッタしパターニングして金属配線（４１
２）を形成し、トランジスタを完成させる（図４
（ｄ））。
【００１４】以上の製法によれば、ソース・ドレイン部
がせり上げられているために、ゲートに対して浅いソー
ス・ドレイン層の形成による短チャネル化抑制、金属シ
リサイド層による拡散層、コンタクト低抵抗化、高濃度
不純物拡散層と配線金属とのコンタクト形成プロセスマ
ージンの増加が見込めるという特徴がある。
がせり上げられているために、ゲートに対して浅いソー
ス・ドレイン層の形成による短チャネル化抑制、金属シ
リサイド層による拡散層、コンタクト低抵抗化、高濃度
不純物拡散層と配線金属とのコンタクト形成プロセスマ
ージンの増加が見込めるという特徴がある。
【００１５】
【発明が解決しようとする課題】上記の従来例では、上
述したように極微細ＭＯＳトランジスタの形成では非常
に有効な構造を提案している。
述したように極微細ＭＯＳトランジスタの形成では非常
に有効な構造を提案している。
【００１６】しかしながら、図３に示した例では、従来
の熱処理方法ではソース・ドレイン高濃度拡散層の活性
化熱処理時において不純物が深さ方向と同時に横方向に
も拡散するため、ゲート側壁のサイドウォール幅を厚く
しなければならない問題点がある。また、拡散層、ゲー
ト配線抵抗を低減するために金属シリサイド構造を用い
ることでゲート電極−ソース・ドレイン拡散層間のリー
ク電流が生じ易いという問題点がある。
の熱処理方法ではソース・ドレイン高濃度拡散層の活性
化熱処理時において不純物が深さ方向と同時に横方向に
も拡散するため、ゲート側壁のサイドウォール幅を厚く
しなければならない問題点がある。また、拡散層、ゲー
ト配線抵抗を低減するために金属シリサイド構造を用い
ることでゲート電極−ソース・ドレイン拡散層間のリー
ク電流が生じ易いという問題点がある。
【００１７】図４に示した例では、Ｓｉ膜をせり上げし
たソース・ドレイン構造を形成するためにＣＶＤ装置で
Ｓｉのエピタキシャル成長を行うにおいて、大口径化基
板を使用する必要のある近年の微細デバイスにあって
は、せり上げ層とＳｉ基板界面の清浄性の問題、ひいて
は選択Ｓｉエピタキシャル膜の成長の安定性、次いで行
う多結晶シリコン膜と単結晶シリコン膜の選択エッチン
グの安定性などの問題点がデバイスを量産していく上で
非常に重大な問題点となる。
たソース・ドレイン構造を形成するためにＣＶＤ装置で
Ｓｉのエピタキシャル成長を行うにおいて、大口径化基
板を使用する必要のある近年の微細デバイスにあって
は、せり上げ層とＳｉ基板界面の清浄性の問題、ひいて
は選択Ｓｉエピタキシャル膜の成長の安定性、次いで行
う多結晶シリコン膜と単結晶シリコン膜の選択エッチン
グの安定性などの問題点がデバイスを量産していく上で
非常に重大な問題点となる。
【００１８】そこで本発明の目的は、上記問題を解決
し、浅い高濃度不純物拡散層を有し、この拡散層と配線
金属とのコンタクト抵抗が低く、かつ十分なプロセスマ
ージンをもってコンタクト形成可能な半導体装置および
その製造方法を提供することである。
し、浅い高濃度不純物拡散層を有し、この拡散層と配線
金属とのコンタクト抵抗が低く、かつ十分なプロセスマ
ージンをもってコンタクト形成可能な半導体装置および
その製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【００２０】すなわち本発明は、半導体基板表面に半絶
縁性多結晶シリコン膜（Semi-Insulating Poly Silico
n、以下「ＳＩＰＯＳ膜」という。）が被覆され、高濃
度不純物拡散層と接している該シリコン膜の一部とその
上層に付着された金属膜とを少なくとも反応してシリサ
イド膜が設けられ、該シリサイド膜を介して該高濃度不
純物拡散層と配線金属とが接続していることを特徴とす
る半導体装置に関する。
縁性多結晶シリコン膜（Semi-Insulating Poly Silico
n、以下「ＳＩＰＯＳ膜」という。）が被覆され、高濃
度不純物拡散層と接している該シリコン膜の一部とその
上層に付着された金属膜とを少なくとも反応してシリサ
イド膜が設けられ、該シリサイド膜を介して該高濃度不
純物拡散層と配線金属とが接続していることを特徴とす
る半導体装置に関する。
【００２１】上記シリサイド膜は、層間膜に形成された
コンタクト孔底部のみに設けることが好ましい。また、
上記金属膜は、Ｔｉ、Ｃｏ、Ｎｉ若しくはＴｉＮｉから
なる金属膜、又はこれらの２種以上からなる積層金属膜
であることが好ましい。
コンタクト孔底部のみに設けることが好ましい。また、
上記金属膜は、Ｔｉ、Ｃｏ、Ｎｉ若しくはＴｉＮｉから
なる金属膜、又はこれらの２種以上からなる積層金属膜
であることが好ましい。
【００２２】また、本発明は、半導体基板表面に半絶縁
性多結晶シリコン膜を被覆し、高濃度不純物拡散層と接
している該シリコン膜の一部とその上層に付着させた金
属膜とを少なくとも反応させてシリサイド膜を設け、該
シリサイド膜を介して該高濃度不純物拡散層と配線金属
とを接続することを特徴とする半導体基板の製造方法に
関する。
性多結晶シリコン膜を被覆し、高濃度不純物拡散層と接
している該シリコン膜の一部とその上層に付着させた金
属膜とを少なくとも反応させてシリサイド膜を設け、該
シリサイド膜を介して該高濃度不純物拡散層と配線金属
とを接続することを特徴とする半導体基板の製造方法に
関する。
【００２３】上記シリサイド膜は、層間膜に形成したコ
ンタクト孔底部のみに設けることが好ましい。また、上
記金属膜としては、Ｔｉ、Ｃｏ、Ｎｉ若しくはＴｉＮｉ
からなる金属膜、又はこれらの２種以上からなる積層金
属膜を用いることが好ましい。
ンタクト孔底部のみに設けることが好ましい。また、上
記金属膜としては、Ｔｉ、Ｃｏ、Ｎｉ若しくはＴｉＮｉ
からなる金属膜、又はこれらの２種以上からなる積層金
属膜を用いることが好ましい。
【００２４】さらに本発明は、半導体基板に高濃度不純
物拡散層を形成した後に、半導体基板表面に半絶縁性多
結晶シリコン膜を被覆し、次いで層間膜を設けてコンタ
クト孔を形成し、該高濃度不純物拡散層と接している該
シリコン膜の一部とその上層に付着させた金属膜とを少
なくとも反応させて該コンタクト孔底部のみにシリサイ
ド膜を設け、該シリサイド膜を介して該高濃度不純物拡
散層と配線金属とを接続することを特徴とする半導体装
置の製造方法に関する。
物拡散層を形成した後に、半導体基板表面に半絶縁性多
結晶シリコン膜を被覆し、次いで層間膜を設けてコンタ
クト孔を形成し、該高濃度不純物拡散層と接している該
シリコン膜の一部とその上層に付着させた金属膜とを少
なくとも反応させて該コンタクト孔底部のみにシリサイ
ド膜を設け、該シリサイド膜を介して該高濃度不純物拡
散層と配線金属とを接続することを特徴とする半導体装
置の製造方法に関する。
【００２５】また本発明は、半導体基板表面に半絶縁性
多結晶シリコン膜を被覆し、次いで層間膜を設けてコン
タクト孔を形成し、その後に、半導体基板に高濃度不純
物拡散層を形成し、該高濃度不純物拡散層と接している
該シリコン膜の一部とその上層に付着させた金属膜とを
少なくとも反応させて該コンタクト孔底部のみにシリサ
イド膜を設け、該シリサイド膜を介して該高濃度不純物
拡散層と配線金属とを接続することを特徴とする半導体
装置の製造方法に関する。なお、上記不純物の導入は金
属膜を付着した後に行ってもよい。
多結晶シリコン膜を被覆し、次いで層間膜を設けてコン
タクト孔を形成し、その後に、半導体基板に高濃度不純
物拡散層を形成し、該高濃度不純物拡散層と接している
該シリコン膜の一部とその上層に付着させた金属膜とを
少なくとも反応させて該コンタクト孔底部のみにシリサ
イド膜を設け、該シリサイド膜を介して該高濃度不純物
拡散層と配線金属とを接続することを特徴とする半導体
装置の製造方法に関する。なお、上記不純物の導入は金
属膜を付着した後に行ってもよい。
【００２６】上記高濃度不純物拡散層の形成における不
純物の導入は、イオン注入法、分子イオン注入、プラズ
マドーピング、レーザードーピング等を用いて行うこと
ができる。
純物の導入は、イオン注入法、分子イオン注入、プラズ
マドーピング、レーザードーピング等を用いて行うこと
ができる。
【００２７】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。
の形態を説明する。
【００２８】実施形態１ 図１に本実施形態の製造工程断面図を示す。まず、シリ
コン基板（１）上にフィールド酸化膜（素子分離膜
（２））を形成した後、ゲート酸化膜およびゲートポリ
シリコン膜を形成し、所定のパターンに加工して、ゲー
ト酸化膜（３）及びゲートポリシリコン電極（４）を形
成する。続いて、シリコン酸化膜を堆積した後、該シリ
コン酸化膜をエッチバックし、ゲート電極側壁にサイド
ウォール（５）を形成する（図１（ａ））。
コン基板（１）上にフィールド酸化膜（素子分離膜
（２））を形成した後、ゲート酸化膜およびゲートポリ
シリコン膜を形成し、所定のパターンに加工して、ゲー
ト酸化膜（３）及びゲートポリシリコン電極（４）を形
成する。続いて、シリコン酸化膜を堆積した後、該シリ
コン酸化膜をエッチバックし、ゲート電極側壁にサイド
ウォール（５）を形成する（図１（ａ））。
【００２９】次に、浅いソース・ドレイン（拡散層
（７））を形成し（図１（ａ））、次いでＳＩＰＯＳ膜
（８）を堆積する（図１（ｂ））。
（７））を形成し（図１（ａ））、次いでＳＩＰＯＳ膜
（８）を堆積する（図１（ｂ））。
【００３０】さらに、層間膜（９）を堆積し、続いて、
コンタクト孔を形成する。このとき、一般には比較的シ
リコン基板とシリコン酸化膜とのエッチング選択比の高
いエッチング法を用いることが好ましいが、ウエハの大
口径化や層間膜厚のばらつきも考慮すると、ウエハ面内
でのコンタクト孔の抜けが完全な状態にするために、若
干のオーバーエッチングを行うことが好ましい。すなわ
ち、シリコン基板側を若干エッチングする程度（およそ
５〜２０ｎｍ程度）までエッチングすることが好まし
い。これにより、通常はエッチングによるダメージや結
晶欠陥などがシリコン基板側に導入されやすいが、トラ
ンジスタ上、層間膜との間にウエハ全面にわたってＳＩ
ＰＯＳ膜が堆積されているため、エッチングのオーバー
エッチ領域がＳＩＰＯＳ膜中でストップする。このた
め、ドライエッチングのダメージがシリコン基板側まで
影響を及ぼさない（図１（ｃ））。
コンタクト孔を形成する。このとき、一般には比較的シ
リコン基板とシリコン酸化膜とのエッチング選択比の高
いエッチング法を用いることが好ましいが、ウエハの大
口径化や層間膜厚のばらつきも考慮すると、ウエハ面内
でのコンタクト孔の抜けが完全な状態にするために、若
干のオーバーエッチングを行うことが好ましい。すなわ
ち、シリコン基板側を若干エッチングする程度（およそ
５〜２０ｎｍ程度）までエッチングすることが好まし
い。これにより、通常はエッチングによるダメージや結
晶欠陥などがシリコン基板側に導入されやすいが、トラ
ンジスタ上、層間膜との間にウエハ全面にわたってＳＩ
ＰＯＳ膜が堆積されているため、エッチングのオーバー
エッチ領域がＳＩＰＯＳ膜中でストップする。このた
め、ドライエッチングのダメージがシリコン基板側まで
影響を及ぼさない（図１（ｃ））。
【００３１】次に、配線金属と基板とのコンタクトを取
りやすくするために、Ｔｉ等の金属膜（１０）を形成
し、次いでシリサイド化シンタを行い、余剰金属膜のエ
ッチングを行う。これにより、コンタクト孔底部のＳＩ
ＰＯＳ膜全体がシリサイド化反応し、シリサイド膜（１
１）が形成される（図１（ｄ））。ＳＩＰＯＳ膜をシリ
サイド化するとシリサイド膜の層抵抗は８０ ｏｈｍ／
ｓｑ．程度になり、基板にダメージを与えることなく、
また浅い拡散層がシリサイド層で浸食されてコンタクト
の突き抜けが生じたり、接合特性が劣化したりすること
なく、浅い高濃度不純物拡散層の表面をシリサイド化し
低抵抗化することができる。最後に、金属配線（１２）
の形成を行い基本構造が完成する。
りやすくするために、Ｔｉ等の金属膜（１０）を形成
し、次いでシリサイド化シンタを行い、余剰金属膜のエ
ッチングを行う。これにより、コンタクト孔底部のＳＩ
ＰＯＳ膜全体がシリサイド化反応し、シリサイド膜（１
１）が形成される（図１（ｄ））。ＳＩＰＯＳ膜をシリ
サイド化するとシリサイド膜の層抵抗は８０ ｏｈｍ／
ｓｑ．程度になり、基板にダメージを与えることなく、
また浅い拡散層がシリサイド層で浸食されてコンタクト
の突き抜けが生じたり、接合特性が劣化したりすること
なく、浅い高濃度不純物拡散層の表面をシリサイド化し
低抵抗化することができる。最後に、金属配線（１２）
の形成を行い基本構造が完成する。
【００３２】実施形態２ 図２に本実施形態の製造工程断面図を示す。本実施形態
では実施形態１で示した場合よりさらに微細なＭＯＳデ
バイスの形成に関する例を示す。
では実施形態１で示した場合よりさらに微細なＭＯＳデ
バイスの形成に関する例を示す。
【００３３】まず、シリコン基板（２０１）上にフィー
ルド酸化膜（素子分離膜（２０２））を形成した後、ゲ
ート酸化膜およびゲートポリシリコン膜を形成し、所定
のパターンに加工し、ゲート酸化膜（２０３）及びゲー
トポリシリコン電極（２０４）を形成する。続いて、Ｓ
ｉＮ膜を堆積した後、このＳｉＮ膜をエッチバックし、
ゲート電極側壁にサイドウォール（２０５）を形成する
（図２（ａ））。
ルド酸化膜（素子分離膜（２０２））を形成した後、ゲ
ート酸化膜およびゲートポリシリコン膜を形成し、所定
のパターンに加工し、ゲート酸化膜（２０３）及びゲー
トポリシリコン電極（２０４）を形成する。続いて、Ｓ
ｉＮ膜を堆積した後、このＳｉＮ膜をエッチバックし、
ゲート電極側壁にサイドウォール（２０５）を形成する
（図２（ａ））。
【００３４】次に、ＳＩＰＯＳ膜（２０８）を堆積し
（図２（ｂ））、さらに、層間膜（２０９）を堆積し、
続いて、コンタクト孔を形成する。実施形態１に比べ
て、本デバイスでは高濃度不純物拡散層のサイズが小さ
くほとんどコンタクトと同じ大きさであるため、コンタ
クト孔はゲート電極側壁のサイドウォール端に沿って開
孔される（図２（ｃ））。このとき、一般には比較的シ
リコン基板とシリコン酸化膜とのエッチング選択比の高
いエッチング法を用いることが好ましい。コンタクト孔
はＳＩＰＯＳ膜の最表面側で止めて、最終的にはスピン
エッチングでＳＩＰＯＳ膜表面の酸化膜をエッチング
し、ＳＩＰＯＳ膜を露出させることが好ましい。
（図２（ｂ））、さらに、層間膜（２０９）を堆積し、
続いて、コンタクト孔を形成する。実施形態１に比べ
て、本デバイスでは高濃度不純物拡散層のサイズが小さ
くほとんどコンタクトと同じ大きさであるため、コンタ
クト孔はゲート電極側壁のサイドウォール端に沿って開
孔される（図２（ｃ））。このとき、一般には比較的シ
リコン基板とシリコン酸化膜とのエッチング選択比の高
いエッチング法を用いることが好ましい。コンタクト孔
はＳＩＰＯＳ膜の最表面側で止めて、最終的にはスピン
エッチングでＳＩＰＯＳ膜表面の酸化膜をエッチング
し、ＳＩＰＯＳ膜を露出させることが好ましい。
【００３５】次に、浅いソース・ドレイン（拡散層（２
０７））を形成する（図２（ｃ））。
０７））を形成する（図２（ｃ））。
【００３６】続いて、配線金属と基板とのコンタクトを
低抵抗化するために、Ｔｉ等の金属膜（２１０）を形成
し、次いでシリサイド化シンタを行い、余剰金属膜のエ
ッチングを行う。これにより、コンタクト孔底部のＳＩ
ＰＯＳ膜全体及びシリコン基板最表面１０ｎｍ程度がシ
リサイド化反応し、シリサイド膜（２１１）が形成され
る（図２（ｄ））。本実施形態では、拡散層のシリコン
基板最表面もシリサイド化反応しているが、拡散層が劣
化しない範囲で基板最表面もシリサイド化反応させても
よい。ＳＩＰＯＳ膜をシリサイド化するとシリサイド膜
の層抵抗は８０ｏｈｍ／ｓｑ．程度になり、基板にダメ
ージを与えることなく、また浅い拡散層がシリサイド層
で浸食されてコンタクトの突き抜けが生じたり、接合特
性が劣化したりすることなく、浅い高濃度不純物拡散層
表面を低抵抗シリサイド化することができる。最後に、
金属配線（２１２）の形成を行い基本構造が完成する。
低抵抗化するために、Ｔｉ等の金属膜（２１０）を形成
し、次いでシリサイド化シンタを行い、余剰金属膜のエ
ッチングを行う。これにより、コンタクト孔底部のＳＩ
ＰＯＳ膜全体及びシリコン基板最表面１０ｎｍ程度がシ
リサイド化反応し、シリサイド膜（２１１）が形成され
る（図２（ｄ））。本実施形態では、拡散層のシリコン
基板最表面もシリサイド化反応しているが、拡散層が劣
化しない範囲で基板最表面もシリサイド化反応させても
よい。ＳＩＰＯＳ膜をシリサイド化するとシリサイド膜
の層抵抗は８０ｏｈｍ／ｓｑ．程度になり、基板にダメ
ージを与えることなく、また浅い拡散層がシリサイド層
で浸食されてコンタクトの突き抜けが生じたり、接合特
性が劣化したりすることなく、浅い高濃度不純物拡散層
表面を低抵抗シリサイド化することができる。最後に、
金属配線（２１２）の形成を行い基本構造が完成する。
【００３７】
【実施例】以下、本発明を実施例によりさらに説明する
が、本発明はこれらに限定するものではない。
が、本発明はこれらに限定するものではない。
【００３８】実施例１ 図１に本実施例の製造工程断面図を示す。まず、シリコ
ン単結晶基板（１）上にフィールド酸化膜（素子分離膜
（２））を形成した後、ゲート酸化膜を厚さ５ｎｍ及び
ゲートポリシリコン膜を厚さ２５０ｎｍで形成し、ドラ
イエッチング法により所定のパターンに加工して、ゲー
ト酸化膜（３）及びゲートポリシリコン電極（４）を形
成する。続いて、ＣＶＤ−ＳｉＯ2膜を３５ｎｍ堆積し
た後、シリコン基板とシリコン酸化膜との選択比の高い
ドライエッチング法を用いてシリコン酸化膜をエッチバ
ックし、ゲート電極側壁に３５ｎｍ幅のサイドウォール
（５）を形成する（図１（ａ））。
ン単結晶基板（１）上にフィールド酸化膜（素子分離膜
（２））を形成した後、ゲート酸化膜を厚さ５ｎｍ及び
ゲートポリシリコン膜を厚さ２５０ｎｍで形成し、ドラ
イエッチング法により所定のパターンに加工して、ゲー
ト酸化膜（３）及びゲートポリシリコン電極（４）を形
成する。続いて、ＣＶＤ−ＳｉＯ2膜を３５ｎｍ堆積し
た後、シリコン基板とシリコン酸化膜との選択比の高い
ドライエッチング法を用いてシリコン酸化膜をエッチバ
ックし、ゲート電極側壁に３５ｎｍ幅のサイドウォール
（５）を形成する（図１（ａ））。
【００３９】次に、浅いソース・ドレインを形成するた
めに、以下の条件で操作を行った。初めに、Ｂイオンの
チャネリングを抑制するために、シリコン基板にＧｅ
を、加速電圧１０〜３０ＫｅＶ、ドース０．５〜５×１
０15／ｃｍ2で注入し、基板表面を非晶質化する。次い
で、Ｂを、加速電圧１〜５ＫｅＶ、ドース０．５〜５×
１０15／ｃｍ2で注入し、急速加熱法（Rapid Thermal A
nnealing：ＲＴＡ）により活性化熱処理を施し、浅いｐ
＋拡散層（７）を設けて６０ｎｍ以下の浅い接合面を形
成する（図１（ａ））。
めに、以下の条件で操作を行った。初めに、Ｂイオンの
チャネリングを抑制するために、シリコン基板にＧｅ
を、加速電圧１０〜３０ＫｅＶ、ドース０．５〜５×１
０15／ｃｍ2で注入し、基板表面を非晶質化する。次い
で、Ｂを、加速電圧１〜５ＫｅＶ、ドース０．５〜５×
１０15／ｃｍ2で注入し、急速加熱法（Rapid Thermal A
nnealing：ＲＴＡ）により活性化熱処理を施し、浅いｐ
＋拡散層（７）を設けて６０ｎｍ以下の浅い接合面を形
成する（図１（ａ））。
【００４０】次に、ＬＰＣＶＤ装置で原料ガスにＳｉＨ
4／Ｎ2Ｏガスを用い、成膜温度６５０℃でＳＩＰＯＳ膜
（８）を５０ｎｍ厚で堆積する（図１（ｂ））。
4／Ｎ2Ｏガスを用い、成膜温度６５０℃でＳＩＰＯＳ膜
（８）を５０ｎｍ厚で堆積する（図１（ｂ））。
【００４１】さらに、層間膜（９）を５００ｎｍ厚でＣ
ＶＤ法により堆積し、続いて、コンタクト孔をドライエ
ッチング法で形成する。このとき、一般には比較的シリ
コン基板とシリコン酸化膜とのエッチング選択比の高い
エッチング法を用いるが、ウエハの大口径化や層間膜厚
のばらつきも考慮すると、ウエハ面内でのコンタクト孔
の抜けが完全な状態にするために、若干のオーバーエッ
チングを行う。すなわち、シリコン基板側を若干エッチ
ングする程度（およそ５〜２０ｎｍ程度）までエッチン
グする。これにより、通常はドライエッチングによるダ
メージや結晶欠陥などがシリコン基板側に導入されやす
いが、本実施例１ではトランジスタ上、層間膜との間に
ウエハ全面にわたってＳＩＰＯＳ膜が堆積されているた
め、ドライエッチングのオーバーエッチ領域がＳＩＰＯ
Ｓ膜中でストップする。このため、ドライエッチングの
ダメージがシリコン基板側まで影響を及ぼさない（図１
（ｃ））。
ＶＤ法により堆積し、続いて、コンタクト孔をドライエ
ッチング法で形成する。このとき、一般には比較的シリ
コン基板とシリコン酸化膜とのエッチング選択比の高い
エッチング法を用いるが、ウエハの大口径化や層間膜厚
のばらつきも考慮すると、ウエハ面内でのコンタクト孔
の抜けが完全な状態にするために、若干のオーバーエッ
チングを行う。すなわち、シリコン基板側を若干エッチ
ングする程度（およそ５〜２０ｎｍ程度）までエッチン
グする。これにより、通常はドライエッチングによるダ
メージや結晶欠陥などがシリコン基板側に導入されやす
いが、本実施例１ではトランジスタ上、層間膜との間に
ウエハ全面にわたってＳＩＰＯＳ膜が堆積されているた
め、ドライエッチングのオーバーエッチ領域がＳＩＰＯ
Ｓ膜中でストップする。このため、ドライエッチングの
ダメージがシリコン基板側まで影響を及ぼさない（図１
（ｃ））。
【００４２】次に、配線金属と基板とのコンタクトを取
りやすくするために、Ｂを加速電圧２〜５ＫｅＶ、ドー
ス１〜５×１０15／ｃｍ2で注入した後、Ｔｉ膜（１
０）を膜厚３０ｎｍ厚でスパッタし、再びＲＴＡにより
６９０℃及び８９０℃程度でシリサイド化シンタを行
い、余剰Ｔｉのエッチングを行う。これにより、コンタ
クト孔底面部のＳＩＰＯＳ膜全体がシリサイド化反応
し、ＴｉＳｉ膜（１１）が形成される（図１（ｄ））。
この条件でＳＩＰＯＳ膜をシリサイド化するとＴｉＳｉ
膜の層抵抗は８０ ｏｈｍ／ｓｑ．程度になり、基板に
ダメージを与えることなく、また浅い拡散層がシリサイ
ド層で浸食されてコンタクトの突き抜けが生じたり、接
合特性が劣化したりすることなく、浅い高濃度不純物拡
散層の表面をシリサイド化し低抵抗化することができ
る。最後に、金属配線（１２）の形成を行い基本構造が
完成する。
りやすくするために、Ｂを加速電圧２〜５ＫｅＶ、ドー
ス１〜５×１０15／ｃｍ2で注入した後、Ｔｉ膜（１
０）を膜厚３０ｎｍ厚でスパッタし、再びＲＴＡにより
６９０℃及び８９０℃程度でシリサイド化シンタを行
い、余剰Ｔｉのエッチングを行う。これにより、コンタ
クト孔底面部のＳＩＰＯＳ膜全体がシリサイド化反応
し、ＴｉＳｉ膜（１１）が形成される（図１（ｄ））。
この条件でＳＩＰＯＳ膜をシリサイド化するとＴｉＳｉ
膜の層抵抗は８０ ｏｈｍ／ｓｑ．程度になり、基板に
ダメージを与えることなく、また浅い拡散層がシリサイ
ド層で浸食されてコンタクトの突き抜けが生じたり、接
合特性が劣化したりすることなく、浅い高濃度不純物拡
散層の表面をシリサイド化し低抵抗化することができ
る。最後に、金属配線（１２）の形成を行い基本構造が
完成する。
【００４３】以上により、従来のシリサイド形成プロセ
スと異なるため、ゲート電極とソース・ドレイン部との
金属シリサイド形成に関わるリーク電流の発生を防ぐこ
とができる。また、ＳＩＰＯＳ膜は膜自身が１０8 ｏ
ｈｍ-ｃｍ程度と非常に高抵抗であるため、ＳＩＰＯＳ
膜横方向のリーク電流は無視することができ、層間膜と
しての兼用が可能となる。このため、従来例に比べて、
コンタクトやシリサイド層形成のために、幅広いサイド
ウォールを設けたり、深いソース・ドレイン層を設ける
必要がなく、安定した浅接合化が行える。さらに、ＣＶ
Ｄ装置でソース・ドレイン領域のみを、界面処理を十分
に行いながらＳｉエピタキシャル成長させ、酸化膜上の
多結晶シリコン膜を選択エッチングする複雑かつ不安定
なプロセスを経ることなく、安定して、浅接合化や、高
濃度不純物拡散層と金属配線とのコンタクトを形成する
ことができる。
スと異なるため、ゲート電極とソース・ドレイン部との
金属シリサイド形成に関わるリーク電流の発生を防ぐこ
とができる。また、ＳＩＰＯＳ膜は膜自身が１０8 ｏ
ｈｍ-ｃｍ程度と非常に高抵抗であるため、ＳＩＰＯＳ
膜横方向のリーク電流は無視することができ、層間膜と
しての兼用が可能となる。このため、従来例に比べて、
コンタクトやシリサイド層形成のために、幅広いサイド
ウォールを設けたり、深いソース・ドレイン層を設ける
必要がなく、安定した浅接合化が行える。さらに、ＣＶ
Ｄ装置でソース・ドレイン領域のみを、界面処理を十分
に行いながらＳｉエピタキシャル成長させ、酸化膜上の
多結晶シリコン膜を選択エッチングする複雑かつ不安定
なプロセスを経ることなく、安定して、浅接合化や、高
濃度不純物拡散層と金属配線とのコンタクトを形成する
ことができる。
【００４４】実施例２ 図２に本実施例の製造工程断面図を示す。実施例２では
実施例１で示した場合よりさらに微細なＭＯＳデバイス
の形成に関する例を示す。
実施例１で示した場合よりさらに微細なＭＯＳデバイス
の形成に関する例を示す。
【００４５】まず、シリコン単結晶基板（２０１）上に
フィールド酸化膜（素子分離膜（２０２））を形成した
後、ゲート酸化膜を５ｎｍ及びゲートポリシリコン膜を
２５０ｎｍで形成し、ドライエッチング法により所定の
パターンに加工し、ゲート酸化膜（２０３）及びゲート
ポリシリコン電極（２０４）を形成する。続いて、ＣＶ
Ｄ−ＳｉＮ膜を２０ｎｍ堆積した後、シリコン基板とシ
リコン窒化膜との選択比の高いドライエッチング法を用
いてシリコン窒化膜をエッチバックし、ゲート電極側壁
にサイドウォール（２０５）を形成する（図２
（ａ））。
フィールド酸化膜（素子分離膜（２０２））を形成した
後、ゲート酸化膜を５ｎｍ及びゲートポリシリコン膜を
２５０ｎｍで形成し、ドライエッチング法により所定の
パターンに加工し、ゲート酸化膜（２０３）及びゲート
ポリシリコン電極（２０４）を形成する。続いて、ＣＶ
Ｄ−ＳｉＮ膜を２０ｎｍ堆積した後、シリコン基板とシ
リコン窒化膜との選択比の高いドライエッチング法を用
いてシリコン窒化膜をエッチバックし、ゲート電極側壁
にサイドウォール（２０５）を形成する（図２
（ａ））。
【００４６】次に、ＬＰＣＶＤ装置で原料ガスにＳｉＨ
4／Ｎ2Ｏガスを用い、成膜温度６５０℃でＳＩＰＯＳ膜
（２０８）を５０ｎｍ厚で堆積する（図２（ｂ））。
4／Ｎ2Ｏガスを用い、成膜温度６５０℃でＳＩＰＯＳ膜
（２０８）を５０ｎｍ厚で堆積する（図２（ｂ））。
【００４７】さらに、層間膜（２０９）を５００ｎｍ厚
でＣＶＤ法により堆積し、続いて、コンタクト孔をドラ
イエッチング法で形成する。実施例１に比べて、本デバ
イスでは高濃度不純物拡散層のサイズが小さくほとんど
コンタクトと同じ大きさであるため、コンタクト孔はゲ
ート電極側壁のサイドウォール端に沿って開孔される
（図２（ｃ））。このとき、一般には比較的シリコン基
板とシリコン酸化膜とのエッチング選択比の高いエッチ
ング法を用いる。コンタクト孔はＳＩＰＯＳ膜の最表面
側で止めて、最終的にはスピンエッチングでＳＩＰＯＳ
膜表面の酸化膜をエッチングし、ＳＩＰＯＳ膜を露出さ
せる。
でＣＶＤ法により堆積し、続いて、コンタクト孔をドラ
イエッチング法で形成する。実施例１に比べて、本デバ
イスでは高濃度不純物拡散層のサイズが小さくほとんど
コンタクトと同じ大きさであるため、コンタクト孔はゲ
ート電極側壁のサイドウォール端に沿って開孔される
（図２（ｃ））。このとき、一般には比較的シリコン基
板とシリコン酸化膜とのエッチング選択比の高いエッチ
ング法を用いる。コンタクト孔はＳＩＰＯＳ膜の最表面
側で止めて、最終的にはスピンエッチングでＳＩＰＯＳ
膜表面の酸化膜をエッチングし、ＳＩＰＯＳ膜を露出さ
せる。
【００４８】次に、浅いソース・ドレインを形成するた
めに、以下の条件で操作を行った。ＢＦ2イオンを用い
加速電圧１０ＫｅＶ、ドース３×１０15／ｃｍ2でＳＩ
ＰＯＳ膜中に注入し、急速加熱法（ＲＴＡ）により活性
化熱処理およびＢの固相拡散をさせて、浅いｐ＋拡散層
（２０７）を設け、ゲート酸化膜界面より４０ｎｍ以下
の浅い接合面を形成する（図２（ｃ））。
めに、以下の条件で操作を行った。ＢＦ2イオンを用い
加速電圧１０ＫｅＶ、ドース３×１０15／ｃｍ2でＳＩ
ＰＯＳ膜中に注入し、急速加熱法（ＲＴＡ）により活性
化熱処理およびＢの固相拡散をさせて、浅いｐ＋拡散層
（２０７）を設け、ゲート酸化膜界面より４０ｎｍ以下
の浅い接合面を形成する（図２（ｃ））。
【００４９】次に、配線金属と基板とのコンタクトを低
抵抗化するために、Ｔｉ膜（２１０）を膜厚３０ｎｍ厚
でスパッタし、再びＲＴＡを用いて６９０℃及び８９０
℃程度でシリサイド化シンタを行い、余剰Ｔｉのエッチ
ングを行う。これにより、コンタクト孔底面部のＳＩＰ
ＯＳ膜全体及びシリコン基板最表面１０ｎｍ程度がシリ
サイド化反応し、ＴｉＳｉ膜（２１１）が形成される
（図２（ｄ））。この条件でＳＩＰＯＳ膜をシリサイド
化するとＴｉＳｉ膜の層抵抗は８０ ｏｈｍ／ｓｑ．程
度になり、基板にダメージを与えることなく、また浅い
拡散層がシリサイド層で浸食されてコンタクトの突き抜
けが生じたり、接合特性が劣化したりすることなく、浅
い高濃度不純物拡散層表面を低抵抗シリサイド化するこ
とができる。最後に、金属配線（２１２）の形成を行い
本実施例２の基本構造が完成する。
抵抗化するために、Ｔｉ膜（２１０）を膜厚３０ｎｍ厚
でスパッタし、再びＲＴＡを用いて６９０℃及び８９０
℃程度でシリサイド化シンタを行い、余剰Ｔｉのエッチ
ングを行う。これにより、コンタクト孔底面部のＳＩＰ
ＯＳ膜全体及びシリコン基板最表面１０ｎｍ程度がシリ
サイド化反応し、ＴｉＳｉ膜（２１１）が形成される
（図２（ｄ））。この条件でＳＩＰＯＳ膜をシリサイド
化するとＴｉＳｉ膜の層抵抗は８０ ｏｈｍ／ｓｑ．程
度になり、基板にダメージを与えることなく、また浅い
拡散層がシリサイド層で浸食されてコンタクトの突き抜
けが生じたり、接合特性が劣化したりすることなく、浅
い高濃度不純物拡散層表面を低抵抗シリサイド化するこ
とができる。最後に、金属配線（２１２）の形成を行い
本実施例２の基本構造が完成する。
【００５０】以上により、従来のシリサイド形成プロセ
スと異なるため、ゲート電極とソース・ドレイン部との
金属シリサイド形成に関わるリーク電流の発生を防ぐこ
とができる。また、ＳＩＰＯＳ膜は膜自身が１０8 ｏ
ｈｍ-ｃｍ程度と非常に高抵抗であるため、ＳＩＰＯＳ
膜横方向のリーク電流は無視することができ、層間膜と
しての兼用が可能となる。このため、従来例に比べて、
コンタクトやシリサイド層形成のために、幅広いサイド
ウォールを設けたり、深いソース・ドレイン層を設ける
必要がなく、安定した浅接合形成が可能となる。また、
ＣＶＤ装置でソース・ドレイン領域のみを、界面処理を
十分に行いながらＳｉエピタキシャル成長させ、酸化膜
上の多結晶シリコン膜を選択エッチングする複雑かつ不
安定なプロセスを経ることなく、安定して、浅接合化
や、高濃度不純物拡散層と金属配線とのコンタクトを形
成することができる。
スと異なるため、ゲート電極とソース・ドレイン部との
金属シリサイド形成に関わるリーク電流の発生を防ぐこ
とができる。また、ＳＩＰＯＳ膜は膜自身が１０8 ｏ
ｈｍ-ｃｍ程度と非常に高抵抗であるため、ＳＩＰＯＳ
膜横方向のリーク電流は無視することができ、層間膜と
しての兼用が可能となる。このため、従来例に比べて、
コンタクトやシリサイド層形成のために、幅広いサイド
ウォールを設けたり、深いソース・ドレイン層を設ける
必要がなく、安定した浅接合形成が可能となる。また、
ＣＶＤ装置でソース・ドレイン領域のみを、界面処理を
十分に行いながらＳｉエピタキシャル成長させ、酸化膜
上の多結晶シリコン膜を選択エッチングする複雑かつ不
安定なプロセスを経ることなく、安定して、浅接合化
や、高濃度不純物拡散層と金属配線とのコンタクトを形
成することができる。
【００５１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ＳＩＰＯＳ膜自身が高抵抗であるために層間膜
として用いることができ、かつ、必要な部分のみを金属
反応させて低抵抗化が可能であるため、浅い高濃度不純
物拡散層の特性を劣化させずにコンタクト抵抗を低減で
き、かつ十分なプロセスマージンをもってコンタクトが
形成できる。
よれば、ＳＩＰＯＳ膜自身が高抵抗であるために層間膜
として用いることができ、かつ、必要な部分のみを金属
反応させて低抵抗化が可能であるため、浅い高濃度不純
物拡散層の特性を劣化させずにコンタクト抵抗を低減で
き、かつ十分なプロセスマージンをもってコンタクトが
形成できる。
【図１】本発明の半導体装置の製造工程断面図である。
【図２】本発明の半導体装置の製造工程断面図である。
【図３】従来の半導体装置の製造工程断面図である。
【図４】従来の半導体装置の製造工程断面図である。
１、２０１、３０１、４０１ シリコン基板 ２、２０２、３０２、４０２ 素子分離膜 ３、２０３、３０３ ４０３ ゲート酸化膜 ４、２０４、３０４、４０４ ゲ−トポリシリコン電極 ５、２０５、３０５、４０５ サイドウォール ６ Ｇｅ・Ｂ注入 ７、２０７ 浅い拡散層 ８、２０８ ＳＩＰＯＳ膜 ９、２０９、３０９、４０９ 層間膜 １０、２１０、３１０、４１０ 金属膜 １１、２１１、３１１、４１１ シリサイド膜 １２、２１２、３１２、４１２ 金属配線 ２０６、３１６ ＢＦ2イオン注入 ３１７ ｐ＋エクステンション ３１８、４１８ イオン注入 ３１９ 深いソース・ドレイン ４２０ Ｓｉ薄膜 ４２１ Ｓｉせり上げ層 ４２２ 浅い拡散層
Claims (8)
- 【請求項１】 半導体基板表面に半絶縁性多結晶シリコ
ン膜が被覆され、高濃度不純物拡散層と接している該シ
リコン膜の一部とその上層に付着された金属膜とを少な
くとも反応してシリサイド膜が設けられ、該シリサイド
膜を介して該高濃度不純物拡散層と配線金属とが接続し
ていることを特徴とする半導体装置。 - 【請求項２】 層間膜に形成されたコンタクト孔底部の
みにシリサイド膜が設けられた請求項１記載の半導体装
置。 - 【請求項３】 前記金属膜が、Ｔｉ、Ｃｏ、Ｎｉ若しく
はＴｉＮｉからなる金属膜、又はこれらの２種以上から
なる積層金属膜である請求項２記載の半導体装置。 - 【請求項４】 半導体基板表面に半絶縁性多結晶シリコ
ン膜を被覆し、高濃度不純物拡散層と接している該シリ
コン膜の一部とその上層に付着させた金属膜とを少なく
とも反応させてシリサイド膜を設け、該シリサイド膜を
介して該高濃度不純物拡散層と配線金属とを接続するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 層間膜に形成したコンタクト孔底部のみ
にシリサイド膜を設ける請求項４記載の半導体装置の製
造方法。 - 【請求項６】 前記金属膜が、Ｔｉ、Ｃｏ、Ｎｉ若しく
はＴｉＮｉからなる金属膜、又はこれらの２種以上から
なる積層金属膜である請求項５記載の半導体装置の製造
方法。 - 【請求項７】 半導体基板に高濃度不純物拡散層を形成
した後に、半導体基板表面に半絶縁性多結晶シリコン膜
を被覆し、次いで層間膜を設けてコンタクト孔を形成
し、該高濃度不純物拡散層と接している該シリコン膜の
一部とその上層に付着させた金属膜とを少なくとも反応
させて該コンタクト孔底部のみにシリサイド膜を設け、
該シリサイド膜を介して該高濃度不純物拡散層と配線金
属とを接続することを特徴とする半導体装置の製造方
法。 - 【請求項８】 半導体基板表面に半絶縁性多結晶シリコ
ン膜を被覆し、次いで層間膜を設けてコンタクト孔を形
成し、その後に、半導体基板に高濃度不純物拡散層を形
成し、該高濃度不純物拡散層と接している該シリコン膜
の一部とその上層に付着させた金属膜とを少なくとも反
応させて該コンタクト孔底部のみにシリサイド膜を設
け、該シリサイド膜を介して該高濃度不純物拡散層と配
線金属とを接続することを特徴とする半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27819496A JP2940492B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置およびその製造方法 |
| US09/670,289 US6291890B1 (en) | 1996-10-21 | 2000-09-25 | Semiconductor device having a silicide structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27819496A JP2940492B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125621A true JPH10125621A (ja) | 1998-05-15 |
| JP2940492B2 JP2940492B2 (ja) | 1999-08-25 |
Family
ID=17593911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27819496A Expired - Fee Related JP2940492B2 (ja) | 1996-10-21 | 1996-10-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940492B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6221760B1 (en) * | 1997-10-20 | 2001-04-24 | Nec Corporation | Semiconductor device having a silicide structure |
| US6504234B2 (en) * | 2000-02-04 | 2003-01-07 | Nec Corporation | Semiconductor device with interlayer film comprising a diffusion prevention layer to keep metal impurities from invading the underlying semiconductor substrate |
| KR100953332B1 (ko) | 2002-12-31 | 2010-04-20 | 동부일렉트로닉스 주식회사 | 반도체 장치의 제조 방법 |
-
1996
- 1996-10-21 JP JP27819496A patent/JP2940492B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100953332B1 (ko) | 2002-12-31 | 2010-04-20 | 동부일렉트로닉스 주식회사 | 반도체 장치의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP2940492B2 (ja) | 1999-08-25 |
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