JP2000188378A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000188378A JP2000188378A JP10362790A JP36279098A JP2000188378A JP 2000188378 A JP2000188378 A JP 2000188378A JP 10362790 A JP10362790 A JP 10362790A JP 36279098 A JP36279098 A JP 36279098A JP 2000188378 A JP2000188378 A JP 2000188378A
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Abstract
(57)【要約】
【課題】本発明は、ＭＯＳ型トランジスタの拡散層構造
と独立に珪化金属化合物が形成されない領域を設けるこ
とができ、珪化金属化合物の影響で発生するＰＮ接合リ
ーク電流を抑えることが可能である。 【解決手段】ＬＤＤ構造を有するＭＯＳトランジスタに
おいて、ゲート１６ａとゲート１６ｂの間隔が狭い領域
はチタンシリサイド膜を形成せず、ゲート１６ｃとゲー
ト１６ｄの間隔が広い領域にはチタンシリサイド膜２２
ｂを形成する。
と独立に珪化金属化合物が形成されない領域を設けるこ
とができ、珪化金属化合物の影響で発生するＰＮ接合リ
ーク電流を抑えることが可能である。 【解決手段】ＬＤＤ構造を有するＭＯＳトランジスタに
おいて、ゲート１６ａとゲート１６ｂの間隔が狭い領域
はチタンシリサイド膜を形成せず、ゲート１６ｃとゲー
ト１６ｄの間隔が広い領域にはチタンシリサイド膜２２
ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタを有する半導体装置及びその製造方法に関する。
スタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来よりＭＯＳ型トランジスタにおいて
は、ゲート電極及びソース・ドレイン拡散層の抵抗を低
減するために、セルファラインシリサイデーション技術
によりゲート電極及びソース・ドレイン拡散層上に珪化
金属化合物が形成されている。
は、ゲート電極及びソース・ドレイン拡散層の抵抗を低
減するために、セルファラインシリサイデーション技術
によりゲート電極及びソース・ドレイン拡散層上に珪化
金属化合物が形成されている。
【０００３】図１１に示すように、Ｐ型のシリコン基板
１１は、例えばメモリセルが形成される領域Ａと、例え
ば周辺回路が形成される領域Ｂとを有している。このシ
リコン基板１１の領域Ａ内には選択的にディープトレン
チ型のキャパシタ１２が形成される。このキャパシタ１
２はトレンチ１２ａの周辺にキャパシタ絶縁膜１３が形
成され、トレンチ１２ａの内部にストレージノード１２
ｂを形成する、例えばポリシリコンが充填されている。
また、シリコン基板１１内には例えばシリコン酸化膜か
らなるＳＴＩ（Shallow Trench Isolation）構造の素子
分離領域１４が形成される。
１１は、例えばメモリセルが形成される領域Ａと、例え
ば周辺回路が形成される領域Ｂとを有している。このシ
リコン基板１１の領域Ａ内には選択的にディープトレン
チ型のキャパシタ１２が形成される。このキャパシタ１
２はトレンチ１２ａの周辺にキャパシタ絶縁膜１３が形
成され、トレンチ１２ａの内部にストレージノード１２
ｂを形成する、例えばポリシリコンが充填されている。
また、シリコン基板１１内には例えばシリコン酸化膜か
らなるＳＴＩ（Shallow Trench Isolation）構造の素子
分離領域１４が形成される。
【０００４】次に、シリコン基板１１上にゲート酸化膜
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａに形成されたゲート
の相互間隔をＳ３、領域Ｂに形成されたゲートの相互間
隔をＳ４とする。また、このゲート１６ａ、１６ｂ、１
６ｃ、１６ｄ表面にはシリコン酸化膜１７が形成され
る。
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａに形成されたゲート
の相互間隔をＳ３、領域Ｂに形成されたゲートの相互間
隔をＳ４とする。また、このゲート１６ａ、１６ｂ、１
６ｃ、１６ｄ表面にはシリコン酸化膜１７が形成され
る。
【０００５】次に、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄと自己整合的にイオン注入及び拡散が行われ、ソー
ス・ドレイン領域に低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
６ｄと自己整合的にイオン注入及び拡散が行われ、ソー
ス・ドレイン領域に低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
【０００６】次に、図１２に示すように、全面に厚さＴ
が例えば０．０７μｍの例えばシリコン窒化膜のような
絶縁膜１９が形成される。
が例えば０．０７μｍの例えばシリコン窒化膜のような
絶縁膜１９が形成される。
【０００７】更に、図１３に示すように、異方性エッチ
ング技術により、ゲート１６ａ、１６ｂ、１６ｃ、１６
ｄの各側壁部分に絶縁膜１９が残るように絶縁膜１９が
選択的に除去され、ゲート側壁絶縁膜１９ａが形成され
る。
ング技術により、ゲート１６ａ、１６ｂ、１６ｃ、１６
ｄの各側壁部分に絶縁膜１９が残るように絶縁膜１９が
選択的に除去され、ゲート側壁絶縁膜１９ａが形成され
る。
【０００８】次に、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄ及びゲート側壁絶縁膜１９ａと自己整合的にイオン
注入及び拡散が行われ、拡散層１８ａ、１８ｂの不純物
濃度よりも高不純物濃度のＮ型拡散層２０が形成され、
ＬＤＤ（Lightly DopedDrain）構造のＭＯＳ型トランジ
スタが形成される。
６ｄ及びゲート側壁絶縁膜１９ａと自己整合的にイオン
注入及び拡散が行われ、拡散層１８ａ、１８ｂの不純物
濃度よりも高不純物濃度のＮ型拡散層２０が形成され、
ＬＤＤ（Lightly DopedDrain）構造のＭＯＳ型トランジ
スタが形成される。
【０００９】次に、拡散層２０、及びゲート１６ａ、１
６ｂ、１６ｃ、１６ｄ上のゲート酸化膜１５が除去され
る。その後、全面に金属膜として例えばチタン薄膜が形
成される。次に、シリコンと化学的反応が起こる温度ま
でアニールすることにより、シリコンを含有するゲート
１６ａ、１６ｂ、１６ｃ、１６ｄ及びシリコン基板１１
とチタン薄膜とが接している領域ではチタンとシリコン
が反応し、図１４に示すように、チタンシリサイド膜２
１ａ、２１ｂ、２１ｃが形成される。この際、絶縁膜で
シリコンが覆われているゲート側壁絶縁膜１９ａ上にチ
タンシリサイド膜は形成されない。
６ｂ、１６ｃ、１６ｄ上のゲート酸化膜１５が除去され
る。その後、全面に金属膜として例えばチタン薄膜が形
成される。次に、シリコンと化学的反応が起こる温度ま
でアニールすることにより、シリコンを含有するゲート
１６ａ、１６ｂ、１６ｃ、１６ｄ及びシリコン基板１１
とチタン薄膜とが接している領域ではチタンとシリコン
が反応し、図１４に示すように、チタンシリサイド膜２
１ａ、２１ｂ、２１ｃが形成される。この際、絶縁膜で
シリコンが覆われているゲート側壁絶縁膜１９ａ上にチ
タンシリサイド膜は形成されない。
【００１０】この後、図１４に示すように、エッチング
技術により未反応のチタン薄膜が選択的に除去される。
このように、領域Ａ及び領域Ｂにおいても拡散層領域上
にチタンシリサイド膜２１ｂ、２１ｃが形成される。
技術により未反応のチタン薄膜が選択的に除去される。
このように、領域Ａ及び領域Ｂにおいても拡散層領域上
にチタンシリサイド膜２１ｂ、２１ｃが形成される。
【００１１】
【発明が解決しようとする課題】ところで、拡散層領域
上にチタンシリサイド膜２１ｂ、２１ｃのような珪化金
属化合物を形成することは、拡散層領域の導電領域の抵
抗値を低下させ、信号処理を高速化することを目的とし
ている。
上にチタンシリサイド膜２１ｂ、２１ｃのような珪化金
属化合物を形成することは、拡散層領域の導電領域の抵
抗値を低下させ、信号処理を高速化することを目的とし
ている。
【００１２】ところが、拡散層領域の上面に珪化金属化
合物を形成すると、ＰＮ接合のリーク電流が増加すると
いう問題点がある。そのため、キャパシタ１２の電荷が
読み出される拡散層１８ａ上に珪化金属化合物が形成さ
れると、キャパシタ１２の電荷保持特性が劣化する。従
って、拡散層１８ａ上には、チタンシリサイド膜２１ｃ
が形成されない方が望ましい。
合物を形成すると、ＰＮ接合のリーク電流が増加すると
いう問題点がある。そのため、キャパシタ１２の電荷が
読み出される拡散層１８ａ上に珪化金属化合物が形成さ
れると、キャパシタ１２の電荷保持特性が劣化する。従
って、拡散層１８ａ上には、チタンシリサイド膜２１ｃ
が形成されない方が望ましい。
【００１３】つまり、領域Ａにおいてはキャパシタ１２
の電荷保持特性を向上させるためにリーク電流を抑える
ことが重要となり、また、領域Ｂにおいては抵抗を抑え
高速動作を可能とする必要がある。従って、このような
場合、領域Ａのリーク電流を抑えたい部分の拡散層領域
上にはチタンシリサイド膜を形成しない方が望ましい。
の電荷保持特性を向上させるためにリーク電流を抑える
ことが重要となり、また、領域Ｂにおいては抵抗を抑え
高速動作を可能とする必要がある。従って、このような
場合、領域Ａのリーク電流を抑えたい部分の拡散層領域
上にはチタンシリサイド膜を形成しない方が望ましい。
【００１４】しかし、上記従来の製造方法では、ゲート
の相互間隔Ｓ３、Ｓ４が（Ｓ３、Ｓ４）＞２×Ｔ（Ｔ：
シリコン窒化膜１９の膜厚）の箇所では、ゲート側壁絶
縁膜１９ａの相互間に拡散層２０が露出しているため、
この部分にチタンシリサイド膜２１ｂ、２１ｃが自己整
合的に形成される。そのため、チタンシリサイド膜が形
成されない領域を拡散層と独立に設けることが困難であ
った。
の相互間隔Ｓ３、Ｓ４が（Ｓ３、Ｓ４）＞２×Ｔ（Ｔ：
シリコン窒化膜１９の膜厚）の箇所では、ゲート側壁絶
縁膜１９ａの相互間に拡散層２０が露出しているため、
この部分にチタンシリサイド膜２１ｂ、２１ｃが自己整
合的に形成される。そのため、チタンシリサイド膜が形
成されない領域を拡散層と独立に設けることが困難であ
った。
【００１５】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、ＭＯＳ型トラ
ンジスタの拡散層構造と独立に珪化金属化合物が形成さ
れない領域を設けることができ、珪化金属化合物の影響
で発生するＰＮ接合リーク電流を抑えることが可能な半
導体装置及びその製造方法を提供することにある。
たものであり、その目的とするところは、ＭＯＳ型トラ
ンジスタの拡散層構造と独立に珪化金属化合物が形成さ
れない領域を設けることができ、珪化金属化合物の影響
で発生するＰＮ接合リーク電流を抑えることが可能な半
導体装置及びその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
成するために以下に示す手段を用いている。
【００１７】本発明の半導体装置は、半導体基板上に形
成され、第１の相互間隔を有する複数の第１のゲート
と、前記半導体基板上に形成され、前記第１の相互間隔
より広い第２の相互間隔を有する複数の第２のゲート
と、前記第１、第２のゲートの両側に位置する前記半導
体基板内にそれぞれ形成された第１の拡散層と、前記第
１のゲートの側壁に形成され、前記第１のゲート相互間
を埋める第１の側壁絶縁膜と、前記第２のゲートの両側
に形成された前記第１の拡散層と連続して前記半導体基
板表面に形成された第２の拡散層と、前記第２のゲート
の側壁で前記第２の拡散層上に延出して形成された第２
の側壁絶縁膜と、前記第２の側壁絶縁膜の相互間で前記
第２の拡散層上に形成された珪化金属化合物とを有す
る。
成され、第１の相互間隔を有する複数の第１のゲート
と、前記半導体基板上に形成され、前記第１の相互間隔
より広い第２の相互間隔を有する複数の第２のゲート
と、前記第１、第２のゲートの両側に位置する前記半導
体基板内にそれぞれ形成された第１の拡散層と、前記第
１のゲートの側壁に形成され、前記第１のゲート相互間
を埋める第１の側壁絶縁膜と、前記第２のゲートの両側
に形成された前記第１の拡散層と連続して前記半導体基
板表面に形成された第２の拡散層と、前記第２のゲート
の側壁で前記第２の拡散層上に延出して形成された第２
の側壁絶縁膜と、前記第２の側壁絶縁膜の相互間で前記
第２の拡散層上に形成された珪化金属化合物とを有す
る。
【００１８】前記第１のゲートの相互間隔をＳ１、前記
第２のゲートの相互間隔をＳ２、前記第２の側壁絶縁膜
の堆積時の膜厚をＴとした時、Ｓ１＜２×Ｔ＜Ｓ２の関
係を満たす。
第２のゲートの相互間隔をＳ２、前記第２の側壁絶縁膜
の堆積時の膜厚をＴとした時、Ｓ１＜２×Ｔ＜Ｓ２の関
係を満たす。
【００１９】前記半導体基板内にはキャパシタが形成さ
れ、このキャパシタは前記第１の拡散層に接続される。
れ、このキャパシタは前記第１の拡散層に接続される。
【００２０】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の相互間隔を有する複数の第１のゲートと
前記第１の相互間隔より広い第２の相互間隔を有する複
数のゲートを選択的に形成する工程と、前記第１、第２
のゲートをマスクとして前記半導体基板表面に第１の拡
散層を形成する工程と、全面に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜を選択的に除去して前記第
１、第２のゲートの側壁に第１の側壁絶縁膜を形成する
工程と、前記第１、第２のゲート及び第１の側壁絶縁膜
をマスクとして前記半導体基板表面に不純物を導入し、
前記第１の拡散層よりも高濃度の第２の拡散層を形成す
る工程と、前記第１の側壁絶縁膜を除去する工程と、全
面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜
をエッチングして前記第１のゲートの側壁に前記半導体
基板表面を覆う第２の側壁絶縁膜を形成し、かつ前記第
２のゲートの側壁に前記半導体基板表面を露出して第３
の側壁絶縁膜を形成する工程と、前記第３の側壁絶縁膜
相互間の前記第２の拡散層上に珪化金属化合物を形成す
る工程とを具備する。
基板上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の相互間隔を有する複数の第１のゲートと
前記第１の相互間隔より広い第２の相互間隔を有する複
数のゲートを選択的に形成する工程と、前記第１、第２
のゲートをマスクとして前記半導体基板表面に第１の拡
散層を形成する工程と、全面に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜を選択的に除去して前記第
１、第２のゲートの側壁に第１の側壁絶縁膜を形成する
工程と、前記第１、第２のゲート及び第１の側壁絶縁膜
をマスクとして前記半導体基板表面に不純物を導入し、
前記第１の拡散層よりも高濃度の第２の拡散層を形成す
る工程と、前記第１の側壁絶縁膜を除去する工程と、全
面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜
をエッチングして前記第１のゲートの側壁に前記半導体
基板表面を覆う第２の側壁絶縁膜を形成し、かつ前記第
２のゲートの側壁に前記半導体基板表面を露出して第３
の側壁絶縁膜を形成する工程と、前記第３の側壁絶縁膜
相互間の前記第２の拡散層上に珪化金属化合物を形成す
る工程とを具備する。
【００２１】前記第１のゲートの相互間隔をＳ１、前記
第２のゲートの相互間隔をＳ２、前記第２の絶縁膜の堆
積時の膜厚をＴ２とした時、Ｓ１＜２×Ｔ２＜Ｓ２の関
係を満たすように形成されている。
第２のゲートの相互間隔をＳ２、前記第２の絶縁膜の堆
積時の膜厚をＴ２とした時、Ｓ１＜２×Ｔ２＜Ｓ２の関
係を満たすように形成されている。
【００２２】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の相互間隔を有する複数の第１のゲートと
前記第１の相互間隔より広い第２の相互間隔を有する複
数のゲートを選択的に形成する工程と、前記第１、第２
のゲートをマスクとして前記半導体基板表面に第１の拡
散層を形成する工程と、全面に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜を選択的に除去して前記第
１、第２のゲートの側壁に第１の側壁絶縁膜を形成する
工程と、前記第１、第２のゲート及び第１の側壁絶縁膜
をマスクとして前記半導体基板表面に不純物を導入し、
前記第１の拡散層よりも高濃度の第２の拡散層を形成す
る工程と、全面に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜をエッチングして前記第１の側壁絶縁膜側
壁に前記半導体基板表面を覆う第２の側壁絶縁膜を形成
し、かつ前記第２のゲートの側壁に前記半導体基板表面
を露出して第３の側壁絶縁膜を形成する工程と、前記第
３の側壁絶縁膜相互間の前記第２の拡散層上に珪化金属
化合物を形成する工程とを具備する。
基板上にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に第１の相互間隔を有する複数の第１のゲートと
前記第１の相互間隔より広い第２の相互間隔を有する複
数のゲートを選択的に形成する工程と、前記第１、第２
のゲートをマスクとして前記半導体基板表面に第１の拡
散層を形成する工程と、全面に第１の絶縁膜を堆積する
工程と、前記第１の絶縁膜を選択的に除去して前記第
１、第２のゲートの側壁に第１の側壁絶縁膜を形成する
工程と、前記第１、第２のゲート及び第１の側壁絶縁膜
をマスクとして前記半導体基板表面に不純物を導入し、
前記第１の拡散層よりも高濃度の第２の拡散層を形成す
る工程と、全面に第２の絶縁膜を形成する工程と、前記
第２の絶縁膜をエッチングして前記第１の側壁絶縁膜側
壁に前記半導体基板表面を覆う第２の側壁絶縁膜を形成
し、かつ前記第２のゲートの側壁に前記半導体基板表面
を露出して第３の側壁絶縁膜を形成する工程と、前記第
３の側壁絶縁膜相互間の前記第２の拡散層上に珪化金属
化合物を形成する工程とを具備する。
【００２３】前記第１のゲートの相互間隔をＳ１、前記
第２のゲートの相互間隔をＳ２、前記第１の絶縁膜の堆
積時の膜厚をＴ１、前記第２の絶縁膜の堆積時の膜厚を
Ｔ２した時、Ｓ１＜２×（Ｔ１＋Ｔ２）＜Ｓ２の関係を
満たすように形成されている。
第２のゲートの相互間隔をＳ２、前記第１の絶縁膜の堆
積時の膜厚をＴ１、前記第２の絶縁膜の堆積時の膜厚を
Ｔ２した時、Ｓ１＜２×（Ｔ１＋Ｔ２）＜Ｓ２の関係を
満たすように形成されている。
【００２４】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００２５】［第１の実施例］図１に示すように、１つ
の半導体装置にＰＮ接合のリーク電流を特に抑制したい
領域Ａと、従来通りの拡散層構造及び拡散層部の導電領
域の抵抗値を得たい領域Ｂが存在し、領域Ａ、Ｂには後
述する複数のゲート配線が平行に配置されている。ここ
で、領域Ａは例えばメモリセルが形成される領域に相当
し、領域Ｂは高速な信号処理が要求される周辺回路領域
に相当する。
の半導体装置にＰＮ接合のリーク電流を特に抑制したい
領域Ａと、従来通りの拡散層構造及び拡散層部の導電領
域の抵抗値を得たい領域Ｂが存在し、領域Ａ、Ｂには後
述する複数のゲート配線が平行に配置されている。ここ
で、領域Ａは例えばメモリセルが形成される領域に相当
し、領域Ｂは高速な信号処理が要求される周辺回路領域
に相当する。
【００２６】まず、シリコン基板１１の領域Ａ内には選
択的にディープトレンチ型のキャパシタ１２が形成され
る。このキャパシタ１２はトレンチ１２ａの周辺にキャ
パシタ絶縁膜１３が形成され、トレンチ１２ａの内部に
ストレージノード１２ｂを形成する、例えばポリシリコ
ンが充填されている。また、シリコン基板１１内には例
えばシリコン酸化膜からなるＳＴＩ（Shallow Trench I
solation）構造の素子分離領域１４が形成される。
択的にディープトレンチ型のキャパシタ１２が形成され
る。このキャパシタ１２はトレンチ１２ａの周辺にキャ
パシタ絶縁膜１３が形成され、トレンチ１２ａの内部に
ストレージノード１２ｂを形成する、例えばポリシリコ
ンが充填されている。また、シリコン基板１１内には例
えばシリコン酸化膜からなるＳＴＩ（Shallow Trench I
solation）構造の素子分離領域１４が形成される。
【００２７】次に、シリコン基板１１上にゲート酸化膜
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａにおける隣り合うゲ
ート１６ａ、１６ｂ間の距離の最大値Ｓ１は例えば０．
２μｍ、領域Ｂにおける隣り合うゲート１６ｃ、１６ｄ
間の最小値Ｓ２は例えば０．３２μｍであり、例えば図
示せぬ領域Ａのゲートと領域Ｂのゲートの相互間隔もＳ
２とされている。その後、ゲート１６ａ、１６ｂ、１６
ｃ、１６ｄの表面にシリコン酸化膜１７が形成される。
１５が形成され、このゲート酸化膜１５上にポリシリコ
ンからなるゲート１６ａ、１６ｂ、１６ｃ、１６ｄが選
択的に形成される。この際、領域Ａにおける隣り合うゲ
ート１６ａ、１６ｂ間の距離の最大値Ｓ１は例えば０．
２μｍ、領域Ｂにおける隣り合うゲート１６ｃ、１６ｄ
間の最小値Ｓ２は例えば０．３２μｍであり、例えば図
示せぬ領域Ａのゲートと領域Ｂのゲートの相互間隔もＳ
２とされている。その後、ゲート１６ａ、１６ｂ、１６
ｃ、１６ｄの表面にシリコン酸化膜１７が形成される。
【００２８】次に、ソース・ドレイン領域にゲート１６
ａ、１６ｂ、１６ｃ、１６ｄと自己整合的にイオン注入
及び拡散が行われ、低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
ａ、１６ｂ、１６ｃ、１６ｄと自己整合的にイオン注入
及び拡散が行われ、低不純物濃度のＮ型拡散層１８ａ、
１８ｂが形成される。ここで、拡散層１８ｃはキャパシ
タ１２の電荷を読み出す領域であり、例えば、ストレー
ジノード１２ｂから不純物を外方拡散したり、別途不純
物をイオン注入して形成される。
【００２９】次に、図２に示すように、全面に例えばシ
リコン窒化膜のような絶縁膜１９が形成される。この絶
縁膜１９の膜厚Ｔ１は例えば０．０７μｍである。
リコン窒化膜のような絶縁膜１９が形成される。この絶
縁膜１９の膜厚Ｔ１は例えば０．０７μｍである。
【００３０】次に、図３に示すように、異方性エッチン
グ技術により、ゲート１６ａ、１６ｂ、１６ｃ、１６ｄ
の各側壁部分に絶縁膜１９が残るように絶縁膜１９が選
択的に除去され、ゲート側壁絶縁膜１９ａが形成され
る。
グ技術により、ゲート１６ａ、１６ｂ、１６ｃ、１６ｄ
の各側壁部分に絶縁膜１９が残るように絶縁膜１９が選
択的に除去され、ゲート側壁絶縁膜１９ａが形成され
る。
【００３１】その後、ゲート１６ａ、１６ｂ、１６ｃ、
１６ｄ及びゲート側壁絶縁膜１９ａをマスクとして高濃
度の不純物イオンが注入され、この後、注入された不純
物が拡散される。従って、拡散層１８ｂの不純物濃度よ
りも高不純物濃度のＮ型拡散層２０が形成され、ＬＤＤ
構造のＭＯＳ型トランジスタが形成される。
１６ｄ及びゲート側壁絶縁膜１９ａをマスクとして高濃
度の不純物イオンが注入され、この後、注入された不純
物が拡散される。従って、拡散層１８ｂの不純物濃度よ
りも高不純物濃度のＮ型拡散層２０が形成され、ＬＤＤ
構造のＭＯＳ型トランジスタが形成される。
【００３２】次に、図４に示すように、選択的エッチン
グによりゲート側壁絶縁膜１９ａが除去される。
グによりゲート側壁絶縁膜１９ａが除去される。
【００３３】次に、図５に示すように、全面に例えばシ
リコン窒化膜のような絶縁膜２１が形成される。この絶
縁膜２１の膜厚Ｔ２は例えば０．１３μｍである。この
絶縁膜２１の厚さＴ２と、ゲート間隔Ｓ１、Ｓ２には式
（１）に示す関係がある。
リコン窒化膜のような絶縁膜２１が形成される。この絶
縁膜２１の膜厚Ｔ２は例えば０．１３μｍである。この
絶縁膜２１の厚さＴ２と、ゲート間隔Ｓ１、Ｓ２には式
（１）に示す関係がある。
【００３４】Ｓ１＜２×Ｔ２＜Ｓ２…（１） 次に、図６に示すように、例えばＲＩＥ等の異方性エッ
チング技術により、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄの各側壁部分に絶縁膜２１が残るように絶縁膜２１
が選択的に除去され、ゲート側壁絶縁膜２１ａ、２１ｂ
が形成される。この際、領域Ａのゲート１６ａとゲート
１６ｂのように相互間隔が狭い部分は絶縁膜２１が多く
残るため、ゲート酸化膜１５が露出されずにゲート側壁
絶縁膜２１ｂが形成される。また、ゲート１６ｃとゲー
ト１６ｄのように相互間隔が広い領域はゲート酸化膜１
５が露出されてゲート側壁絶縁膜２１ａが形成される。
チング技術により、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄの各側壁部分に絶縁膜２１が残るように絶縁膜２１
が選択的に除去され、ゲート側壁絶縁膜２１ａ、２１ｂ
が形成される。この際、領域Ａのゲート１６ａとゲート
１６ｂのように相互間隔が狭い部分は絶縁膜２１が多く
残るため、ゲート酸化膜１５が露出されずにゲート側壁
絶縁膜２１ｂが形成される。また、ゲート１６ｃとゲー
ト１６ｄのように相互間隔が広い領域はゲート酸化膜１
５が露出されてゲート側壁絶縁膜２１ａが形成される。
【００３５】次に、全面に金属膜として例えばチタン薄
膜が形成される。ここで、金属膜はチタンに限定され
ず、例えばコバルト等でもよい。その後、シリコンと化
学的反応が起こる温度までアニールすることにより、チ
タン薄膜とシリコンを含有するゲート１６ａ、１６ｂ、
１６ｃ、１６ｄ及びシリコン基板１１と接している領域
ではチタンとシリコンが反応し、チタンシリサイド膜２
２ａ、２２ｂが自己整合的に形成される。この際、絶縁
膜で覆われているゲート１６ａ、１６ｂの相互間、及び
ゲート側壁絶縁膜２１ａ、２１ｂ上にチタンシリサイド
膜は形成されない。
膜が形成される。ここで、金属膜はチタンに限定され
ず、例えばコバルト等でもよい。その後、シリコンと化
学的反応が起こる温度までアニールすることにより、チ
タン薄膜とシリコンを含有するゲート１６ａ、１６ｂ、
１６ｃ、１６ｄ及びシリコン基板１１と接している領域
ではチタンとシリコンが反応し、チタンシリサイド膜２
２ａ、２２ｂが自己整合的に形成される。この際、絶縁
膜で覆われているゲート１６ａ、１６ｂの相互間、及び
ゲート側壁絶縁膜２１ａ、２１ｂ上にチタンシリサイド
膜は形成されない。
【００３６】その後、図７に示すように、エッチング技
術により未反応のチタン薄膜が選択的に除去される。こ
れより、領域Ａのゲート相互間隔の狭い部分にはチタン
シリサイド膜が形成されず、領域Ａ及び領域Ｂのゲート
相互間隔の広い部分にチタンシリサイド膜が形成された
ＭＯＳトランジスタが形成される。また、領域Ａにおい
ては、チタンシリサイド膜が形成された部分に例えばビ
ット線が接続される。
術により未反応のチタン薄膜が選択的に除去される。こ
れより、領域Ａのゲート相互間隔の狭い部分にはチタン
シリサイド膜が形成されず、領域Ａ及び領域Ｂのゲート
相互間隔の広い部分にチタンシリサイド膜が形成された
ＭＯＳトランジスタが形成される。また、領域Ａにおい
ては、チタンシリサイド膜が形成された部分に例えばビ
ット線が接続される。
【００３７】上記第１の実施例によれば、ソース・ドレ
イン領域としての拡散層の構造を変化させることなく、
領域Ａのゲート相互間隔の狭い部分に珪化金属化合物を
形成しない構造を実現できる。そのため、領域Ａのゲー
ト相互間隔の狭い部分のリーク電流を抑えることがで
き、キャパシタの電荷保持特性が改善できる。
イン領域としての拡散層の構造を変化させることなく、
領域Ａのゲート相互間隔の狭い部分に珪化金属化合物を
形成しない構造を実現できる。そのため、領域Ａのゲー
ト相互間隔の狭い部分のリーク電流を抑えることがで
き、キャパシタの電荷保持特性が改善できる。
【００３８】［第２の実施例］次に、本発明の第２の実
施例について説明する。尚、第２の実施例において、前
記第１の実施例と同一部分には同一符号を付し、異なる
部分についてのみ説明する。
施例について説明する。尚、第２の実施例において、前
記第１の実施例と同一部分には同一符号を付し、異なる
部分についてのみ説明する。
【００３９】まず、第１の実施例と同様に、図１乃至図
３に示すように、ゲート側壁絶縁膜１９ａが形成され
る。
３に示すように、ゲート側壁絶縁膜１９ａが形成され
る。
【００４０】その後、図８に示すように、ゲート側壁絶
縁膜１９ａを除去せずに、全面に例えばシリコン窒化膜
のような絶縁膜２１が形成される。この絶縁膜２１の膜
厚Ｔ２は例えば０．０６μｍである。この絶縁膜２１の
厚さＴ２、絶縁膜１９の堆積時の厚さＴ１と、ゲート間
隔Ｓ１、Ｓ２には式（２）に示す関係がある。
縁膜１９ａを除去せずに、全面に例えばシリコン窒化膜
のような絶縁膜２１が形成される。この絶縁膜２１の膜
厚Ｔ２は例えば０．０６μｍである。この絶縁膜２１の
厚さＴ２、絶縁膜１９の堆積時の厚さＴ１と、ゲート間
隔Ｓ１、Ｓ２には式（２）に示す関係がある。
【００４１】Ｓ１＜２×（Ｔ１＋Ｔ２）＜Ｓ２…（２） 次に、図９に示すように、例えばＲＩＥ等の異方性エッ
チング技術により、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄの各側壁部分に絶縁膜２１が残るように絶縁膜２１
が選択的に除去され、ゲート側壁絶縁膜２１ａ、２１ｂ
が形成される。この際、領域Ａのゲート１６ａとゲート
１６ｂのように相互間隔が狭い部分は絶縁膜２１が多く
残るため、ゲート酸化膜１５が露出されずにゲート側壁
絶縁膜２１ｂが形成される。また、ゲート１６ｃとゲー
ト１６ｄのように相互間隔が広い領域はゲート酸化膜１
５が露出されてゲート側壁絶縁膜２１ａが形成される。
チング技術により、ゲート１６ａ、１６ｂ、１６ｃ、１
６ｄの各側壁部分に絶縁膜２１が残るように絶縁膜２１
が選択的に除去され、ゲート側壁絶縁膜２１ａ、２１ｂ
が形成される。この際、領域Ａのゲート１６ａとゲート
１６ｂのように相互間隔が狭い部分は絶縁膜２１が多く
残るため、ゲート酸化膜１５が露出されずにゲート側壁
絶縁膜２１ｂが形成される。また、ゲート１６ｃとゲー
ト１６ｄのように相互間隔が広い領域はゲート酸化膜１
５が露出されてゲート側壁絶縁膜２１ａが形成される。
【００４２】次に、全面に金属膜として例えばチタン薄
膜が形成される。ここで、金属膜はチタンに限定され
ず、例えばコバルト等でもよい。その後、シリコンと化
学的反応が起こる温度までアニールすることにより、チ
タン薄膜とシリコンを含有するゲート１６ａ、１６ｂ、
１６ｃ、１６ｄ及びシリコン基板１１と接している領域
ではチタンとシリコンが反応し、チタンシリサイド膜２
２ａ、２２ｂが自己整合的に形成される。この際、絶縁
膜で覆われているゲート１６ａ、１６ｂの相互間、及び
ゲート側壁絶縁膜１９ａ、１９ｂ、２１ａ、２１ｂ上に
チタンシリサイド膜は形成されない。
膜が形成される。ここで、金属膜はチタンに限定され
ず、例えばコバルト等でもよい。その後、シリコンと化
学的反応が起こる温度までアニールすることにより、チ
タン薄膜とシリコンを含有するゲート１６ａ、１６ｂ、
１６ｃ、１６ｄ及びシリコン基板１１と接している領域
ではチタンとシリコンが反応し、チタンシリサイド膜２
２ａ、２２ｂが自己整合的に形成される。この際、絶縁
膜で覆われているゲート１６ａ、１６ｂの相互間、及び
ゲート側壁絶縁膜１９ａ、１９ｂ、２１ａ、２１ｂ上に
チタンシリサイド膜は形成されない。
【００４３】その後、図１０に示すように、エッチング
技術により未反応のチタン薄膜が選択的に除去される。
これより、領域Ａのゲート相互間隔の狭い部分にはチタ
ンシリサイド膜が形成されず、領域Ａ及び領域Ｂのゲー
ト相互間隔の広い部分にチタンシリサイド膜が形成され
たＭＯＳトランジスタが形成される。また、領域Ａにお
いては、チタンシリサイド膜が形成された部分に例えば
ビット線が接続される。
技術により未反応のチタン薄膜が選択的に除去される。
これより、領域Ａのゲート相互間隔の狭い部分にはチタ
ンシリサイド膜が形成されず、領域Ａ及び領域Ｂのゲー
ト相互間隔の広い部分にチタンシリサイド膜が形成され
たＭＯＳトランジスタが形成される。また、領域Ａにお
いては、チタンシリサイド膜が形成された部分に例えば
ビット線が接続される。
【００４４】上記第２の実施例によれば、ソース・ドレ
イン領域としての拡散層の構造を変化させることなく、
領域Ａのゲート相互間隔の狭い部分に珪化金属化合物を
形成しない構造を実現できる。そのため、領域Ａのゲー
ト相互間隔の狭い部分のリーク電流を抑えることがで
き、キャパシタの電荷保持特性が改善できる。またゲー
ト側壁絶縁膜１９ａを除去しないため製造工程が容易と
なる。
イン領域としての拡散層の構造を変化させることなく、
領域Ａのゲート相互間隔の狭い部分に珪化金属化合物を
形成しない構造を実現できる。そのため、領域Ａのゲー
ト相互間隔の狭い部分のリーク電流を抑えることがで
き、キャパシタの電荷保持特性が改善できる。またゲー
ト側壁絶縁膜１９ａを除去しないため製造工程が容易と
なる。
【００４５】その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。
範囲で、種々変形して実施することが可能である。
【００４６】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＯＳ型トランジスタの拡散層構造と独立に珪化金属化合
物が形成されない領域を設けることができ、珪化金属化
合物の影響で発生するＰＮ接合リーク電流を抑えること
が可能である半導体装置及びその製造方法を提供でき
る。
ＯＳ型トランジスタの拡散層構造と独立に珪化金属化合
物が形成されない領域を設けることができ、珪化金属化
合物の影響で発生するＰＮ接合リーク電流を抑えること
が可能である半導体装置及びその製造方法を提供でき
る。
【図１】本発明の第１の実施例に係わる半導体装置の製
造工程の断面図。
造工程の断面図。
【図２】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図３】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図４】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図５】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図６】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図７】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図８】本発明の第２の実施例に係わる半導体装置の製
造工程の断面図。
造工程の断面図。
【図９】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図１０】本発明に係わる半導体装置の製造工程の断面
図。
図。
【図１１】従来技術による半導体装置の製造工程の断面
図。
図。
【図１２】従来技術による半導体装置の製造工程の断面
図。
図。
【図１３】従来技術による半導体装置の製造工程の断面
図。
図。
【図１４】従来技術による半導体装置の製造工程の断面
図。
図。
１１…シリコン基板、 １２…キャパシタ、 １２ａ…トレンチ、 １２ｂ…ストレージノード、 １３…絶縁膜、 １４…素子分離領域、 １５…ゲート酸化膜、 １６ａ、１６ｂ、１６ｃ、１６ｄ…ゲート、 １７…シリコン酸化膜、 １８ａ、１８ｂ、１８ｃ…拡散層（低濃度）、 １９、２１…絶縁膜、 １９ａ、１９ｂ、２１ａ、２１ｂ…ゲート側壁絶縁膜、 ２０…拡散層（高濃度）、 ２２ａ、２２ｂ…チタンシリサイド膜。
Claims (7)
- 【請求項１】 半導体基板上に形成され、第１の相互間
隔を有する複数の第１のゲートと、 前記半導体基板上に形成され、前記第１の相互間隔より
広い第２の相互間隔を有する複数の第２のゲートと、 前記第１、第２のゲートの両側に位置する前記半導体基
板内にそれぞれ形成された第１の拡散層と、 前記第１のゲートの側壁に形成され、前記第１のゲート
相互間を埋める第１の側壁絶縁膜と、 前記第２のゲートの両側に形成された前記第１の拡散層
と連続して前記半導体基板表面に形成された第２の拡散
層と、 前記第２のゲートの側壁で前記第２の拡散層上に延出し
て形成された第２の側壁絶縁膜と、 前記第２の側壁絶縁膜の相互間で前記第２の拡散層上に
形成された珪化金属化合物とを有することを特徴とする
半導体装置。 - 【請求項２】 前記第１のゲートの相互間隔をＳ１、前
記第２のゲートの相互間隔をＳ２、前記第２の側壁絶縁
膜の堆積時の膜厚をＴとした時、Ｓ１＜２×Ｔ＜Ｓ２の
関係を満たすことを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記半導体基板内にはキャパシタが形成
され、このキャパシタは前記第１の拡散層に接続される
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 半導体基板上にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上に第１の相互間隔を有する複数の第
１のゲートと前記第１の相互間隔より広い第２の相互間
隔を有する複数のゲートを選択的に形成する工程と、 前記第１、第２のゲートをマスクとして前記半導体基板
表面に第１の拡散層を形成する工程と、 全面に第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜を選択的に除去して前記第１、第２の
ゲートの側壁に第１の側壁絶縁膜を形成する工程と、 前記第１、第２のゲート及び第１の側壁絶縁膜をマスク
として前記半導体基板表面に不純物を導入し、前記第１
の拡散層よりも高濃度の第２の拡散層を形成する工程
と、 前記第１の側壁絶縁膜を除去する工程と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をエッチングして前記第１のゲートの
側壁に前記半導体基板表面を覆う第２の側壁絶縁膜を形
成し、かつ前記第２のゲートの側壁に前記半導体基板表
面を露出して第３の側壁絶縁膜を形成する工程と、 前記第３の側壁絶縁膜相互間の前記第２の拡散層上に珪
化金属化合物を形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項５】 半導体基板上にゲート酸化膜を形成する
工程と、 前記ゲート酸化膜上に第１の相互間隔を有する複数の第
１のゲートと前記第１の相互間隔より広い第２の相互間
隔を有する複数のゲートを選択的に形成する工程と、 前記第１、第２のゲートをマスクとして前記半導体基板
表面に第１の拡散層を形成する工程と、 全面に第１の絶縁膜を堆積する工程と、 前記第１の絶縁膜を選択的に除去して前記第１、第２の
ゲートの側壁に第１の側壁絶縁膜を形成する工程と、 前記第１、第２のゲート及び第１の側壁絶縁膜をマスク
として前記半導体基板表面に不純物を導入し、前記第１
の拡散層よりも高濃度の第２の拡散層を形成する工程
と、 全面に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をエッチングして前記第１の側壁絶縁
膜側壁に前記半導体基板表面を覆う第２の側壁絶縁膜を
形成し、かつ前記第２のゲートの側壁に前記半導体基板
表面を露出して第３の側壁絶縁膜を形成する工程と、 前記第３の側壁絶縁膜相互間の前記第２の拡散層上に珪
化金属化合物を形成する工程とを具備することを特徴と
する半導体装置の製造方法。 - 【請求項６】 前記第１のゲートの相互間隔をＳ１、前
記第２のゲートの相互間隔をＳ２、前記第２の絶縁膜の
堆積時の膜厚をＴ２とした時、Ｓ１＜２×Ｔ２＜Ｓ２の
関係を満たすように形成されていることを特徴とする請
求項４記載の半導体装置の製造方法。 - 【請求項７】 前記第１のゲートの相互間隔をＳ１、前
記第２のゲートの相互間隔をＳ２、前記第１の絶縁膜の
堆積時の膜厚をＴ１、前記第２の絶縁膜の膜厚をＴ２し
た時、Ｓ１＜２×（Ｔ１＋Ｔ２）＜Ｓ２の関係を満たす
ように形成されていることを特徴とする請求項５記載の
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10362790A JP2000188378A (ja) | 1998-12-21 | 1998-12-21 | 半導体装置及びその製造方法 |
| TW088122035A TW429411B (en) | 1998-12-21 | 1999-12-15 | Semiconductor device and its manufacture |
| KR1019990059311A KR100320778B1 (ko) | 1998-12-21 | 1999-12-20 | 반도체장치 및 그 제조방법 |
| US09/467,078 US6339237B1 (en) | 1998-12-21 | 1999-12-20 | Semiconductor device having a memory cell region and peripheral circuit region and method of manufacturing the same |
| US09/817,275 US6551882B2 (en) | 1998-12-21 | 2001-03-27 | Semiconductor device manufacturing method permitting suppression of leak current through the PN junction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10362790A JP2000188378A (ja) | 1998-12-21 | 1998-12-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000188378A true JP2000188378A (ja) | 2000-07-04 |
Family
ID=18477736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10362790A Pending JP2000188378A (ja) | 1998-12-21 | 1998-12-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000188378A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197632A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2006503440A (ja) * | 2002-10-18 | 2006-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | キャパシタを含んだ集積回路構造およびその製造方法 |
| JP2008135777A (ja) * | 2008-01-21 | 2008-06-12 | Fujitsu Ltd | 半導体記憶装置 |
| KR101001445B1 (ko) | 2008-09-19 | 2010-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 이온 주입 방법 |
| US8278178B2 (en) | 2008-09-19 | 2012-10-02 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of manufacturing the same |
-
1998
- 1998-12-21 JP JP10362790A patent/JP2000188378A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006503440A (ja) * | 2002-10-18 | 2006-01-26 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | キャパシタを含んだ集積回路構造およびその製造方法 |
| US7820505B2 (en) | 2002-10-18 | 2010-10-26 | Infineon Technologies, Ag | Integrated circuit arrangement with capacitor and fabrication method |
| US8124475B2 (en) | 2002-10-18 | 2012-02-28 | Infineon Technologies Ag | Integrated circuit arrangement with capacitor and fabrication method |
| JP2005197632A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP4642388B2 (ja) * | 2003-12-30 | 2011-03-02 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
| JP2008135777A (ja) * | 2008-01-21 | 2008-06-12 | Fujitsu Ltd | 半導体記憶装置 |
| KR101001445B1 (ko) | 2008-09-19 | 2010-12-14 | 주식회사 하이닉스반도체 | 반도체 소자의 이온 주입 방법 |
| US8278178B2 (en) | 2008-09-19 | 2012-10-02 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of manufacturing the same |
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|---|---|---|---|
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