KR100444015B1 - 실리사이드를이용한반도체소자제조방법 - Google Patents

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Abstract

본 발명의 실리사이드를 이용한 반도체 소자 제조방법은, 전이금속과 실리콘을 반응시키지 않고 MSix 구조의 실리사이드를 물리적 기상성장법이나 화학적 기상성장법을 이용하여 원하는 곳에 직접 형성함으로써 상기 전이금속과 실리콘 반응시에 발생하는 부피팽창을 억제할 수 있다.

Description

실리사이드를 이용한 반도체 소자 제조방법
본 발명은 반도체 소자에 관한 것으로서, 특히 실리사이드를 이용한 반도체 소자 제조방법에 관한 것이다.
최근 들어 더욱더 미세화, 고속화 되어가고 있는 반도체 소자 설계에서, 채널 폭의 축소로 인한 핫 캐리어(hot-carrier)를 해결하고 기생저항을 감소시키기 위한 배선재료의 저 저항화 연구가 활발하다.
즉, 대부분의 CPU(Central Process Unit)와 에스램(SRAM:Static Random Access Memory) 또는 디램(DRAM : Dynamic Random Access Memory)에 이용되고 있는 MOS(Metal Oxide Semiconductor) 소자는 채널폭의 축소로 인한 핫 캐리어 효과를 방지하기 위해 LDD(Lightly Doped Drain) 구조를 채용하고 있으며, 소스/드레인 활성화 영역과 게이트의 배선시 접촉저항을 감소시키기 위해 Ti-실리사이드와 Co-실리사이드를 중심으로 여러가지 실리사이드(silicide)를 적용하고 있다.
또한 상기 실리사이드는 금속과 반도체를 접합시킨 쇼트키 장벽 다이오드에서 접합을 위한 금속으로서 사용된다.
도 1 및 도 2 는 실리사이드를 이용한 반도체 소자로써, 일반적인 모스 소자의 제조공정을 일부 도시한 것으로, LDD 영역(23)를 갖는 소스/드레인 영역(25) 및게이트 전극(22) 상부에 전이금속으로서 예를들면 Ti(26)를 증착시킨 후 2차에 걸쳐 열처리를 실시하여 상기 Ti가 실리콘과 반응하도록 함으로써 Ti-실리사이드(27)를 형성한다.
미설명부호 20은 반도체 기판을 표시한 것이고, 21은 게이트 산화막을 표시한 것이며, 24는 산화막으로된 스페이서를 표시한 것이다.
그러나 상기와 같은 종래의 실리사이드 제조방법은, 씨모스 소자의 경우 소스/드레인 영역(25)에 이온주입되어 있던 불순물 이온이 실리사이드의 부피변화에 따라 계면에 축적되었다가 매우 긴 거리까지 확산에 의해 재 분포되고, 특히 횡방향으로의 확산에 의해 LDD 영역까지 영향을 미치게 되며, 이러한 불순물의 재 분포는 정션 깊이가 2000Å 정도이고 미세선폭이 0.25㎛ 정도인 소자에서 저항값을 증가시키고, Idsat을 감소시키며, 저농도 기준의 Leff(effective channel length)를 작게함으로써 Idoff값을 크게하여 결과적으로 소자의 속도를 떨어뜨리고 누설전류를 증가시키며, 또한 상기 실리사이드가 수직 및 수평방향으로 성장하므로 게이트 전극 길이가 감소되는 등 많은 문제점들이 있다.
따라서 본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 전이금속에 실리콘을 첨가한 타겟을 이용하여 실리콘 구조물 위에 실리사이드를 형성함으로써 수평방향으로의 반응을 억제할 수 있는 실리사이드를 이용한 반도체 소자 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실리사이드를 이용한 반도체 소자 제조방법은, 반도체 기판의 활성영역에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 위에 도전층을 침적시킨 후 사진 및 식각공정으로 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측 하부의 활성영역에 불순물을 이온주입시키는 단계, 상기 게이트 전극 및 불순물이 이온주입된 활성영역에 전이금속과 실리콘을 반응시키지 않고, 물리적 기상 성장법이나 화학적 기상 성장법을 이용하여 한번에 전이금속-실리콘 구조(MSix)의 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 실리사이드를 이용한 반도체 소자 제조방법은, 제 1 도전형 반도체 기판 내에 제 1 도전형의 제 1 반도체층을 형성하는 단계, 상기 제 1 반도체층 내에 제 2 도전형의 제 2 반도체층을 형성하는 단계, 상기 제 1 반도체층 내에 제 1 도전형의 제 3 반도체층을 형성하는 단계, 상기 제 2 반도체층 내에 제 2 도전형의 제 4 반도체층을 형성하는 단계, 상기 제 3 반도체층, 제 4 반도체층 및 서로 접하는 상기 제 1 반도체층과 제 2 반도체층 위에 전이금속과 실리콘을 반응시키지 않고, 물리적 기상 성장법이나 화학적 기상 성장법을 이용하여 한번에 전이금속-실리콘 구조(MSix)의 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1 및 도 2 는 종래의 기술에 의한 반도체 소자의 제조방법을 도시한 것이고,
도 3 내지 도 5 는 본 발명에 의한 실리사이드를 이용한 반도체 소자 제조방법의 제 1 실시예를 도시한 것이며,
도 6 은 도 4 의 실리사이드를 형성하기 위한 스퍼터링 방법을 도시한 것이며,
도 7 내지 도 10 은 본 발명에 의한 실리사이드를 이용한 반도체 소자 제조방법의 제 2 실시예를 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
50,70 : 반도체 기판 51 : 게이트 산화막
52 : 게이트 전극 53 : LDD 영역
54 : 스페이서 55 : 소스/드레인 영역
56 : 1 차 실리사이드 57 : 2 차 실리사이드
62: 서셉터 64 : 원시 실리콘막
66 : 실리사이드 타겟 72 : 제 1 반도체층
74 : 제 1 산화막 75 : 제 2 산화막
76 : 제 2 반도체층 78 : 제 3 반도체층
80 : 제 4 반도체층 82 : 실리사이드
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
본 발명의 실리사이드를 이용한 반도체 소자 제조방법은, 제 1 실시예로서모스(MOS:Metal Oxide Semiconductor) 소자를 예를들어 설명하면, 먼저 도 3 에 도시한 바와 같이 통상적인 일련의 공정을 통해 반도체 기판(50)의 활성영역에 게이트 산화막(51)을 형성하고, 상기 게이트 산화막(51) 위에 다결정실리콘과 같은 도전물질을 침적한 후 사진 및 식각공정으로 식각하여 게이트 전극(52)을 형성하며, 상기 게이트 전극(52)을 마스크로 하여 상기 활성영역에 제 1 도전형(예:n형)의 불순물을 저농도로 이온주입시켜 LDD영역(53)을 형성한다.
이어서 도 4 및 도 5 에서는 상기 결과물의 표면에 산화막을 소정의 두께로 성장시킨 후 전면 에치백하여 상기 게이트 전극(52) 측벽에 스페이서(54)를 형성하고, 상기 게이트 전극(52) 및 스페이서(54)를 마스크로 하여 상기 LDD 영역(53)이 형성된 활성영역에 제 1 도전형의 불순물을 고농도로 이온주입시켜 소스/드레인 영역(55)을 형성하며, 계속하여 상기 게이트 전극(52) 및 소스/드레인 영역(55) 상부에 직접 TiSix, CoSix, NiSix 또는 PtSix등의 전이금속-실리콘(MSix) 구조 실리사이드를 직접 형성한다.
이때 상기 실리사이드가 TiSix 구조인 경우에는 상기 도 4 의 실리사이드를 1차 실리사이드(56)가 불안정한 상태이므로 도 5 에 도시한 바와 같이 고온에서 열처리하여 안정한 상태의 2 차 실리사이드(56)로 형성한다.
상기 실리사이드를 종래와 같이 상기 전이금속과 실리콘을 반응시키지 않고 직접 실리콘 위에 형성하는 방법은 물리적 기상 성장법(PVD)이나 화학적 기상 성장법(CVD)을 이용한 것으로, 예를들어 상기 물리적 기상성장법 중 진공증착법을 이용하는 경우에는 도 6 에 도시한 바와 같이 실리콘 구조물(64)를 서셉터(62) 위에 놓고 TiSix, CoSix, NiSix 또는 PtSix를 타겟으로 하여 스퍼터링함으로써 실리콘 구조물(64) 위에 실리사이드를 형성하거나 TiSix, CoSix, NiSix 또는 PtSix를 소스로 하여 진공증착시킴으로써 실리사이드를 형성한다.
상기 실리사이드 제조방법에 의하면, 전이금속에 포함된 실리콘이 하부의 실리콘 구조물과 반응을 하여 눈덩어리 모양으로 노듈(nodule)화 되면서 수평방향으로서 실리사이드의 성장을 억제하며, 상기 도 4 의 소스/드레인 영역 형성시 실리콘 반응에 의한 부피팽창을 최소화함으로써 살리사이드 형성에 따른 불순물의 재분포시에서 정션깊이변화, LDD 영역에서의 횡방향 확산현상을 방지할 수 있다.
도 7 내지 도 10 은 제 2 실시예로서 상기와 같이 물리적 기상 성장법이나 화학적 기상성장법에 따라 쇼트키 장벽을 형성하는 반도체 소자의 제조방법을 도시한 것으로, 먼저 도 7 에서는 제 1 도전형(예:n형)의 반도체 기판(70)에 실리콘을 에피택셜 성장시켜 제 1 도전형의 제 1 반도체층(72)을 형성한 후 상기 제 1 반도체층(72) 위에 산화막(74)을 형성한다.
이어서 도 8 에서는 사진 및 식각공정으로 상기 제 1 반도체층(72)이 일부 노출되도록 상기 제 1 산화막(74)을 식각한 후 제 2 도전형(예:p형)의 불순물을 이온주입 및 확산시켜 제 2 반도체층(76)을 형성한 다음 상기 제 1 산화막(74)을 제거한다.
이어서 도 9 에서는 상기 결과물의 표면에 제 2 산화막(75)을 형성하고 제 1 반도체층(72) 및 제 2 반도체층(76)의 일부영역이 각각 노출됨과 아울러 상기 제 1 반도체층(72)과 제 2 반도체층(76)의 인접부분이 동시에 노출되도록 사진 및 식각공정으로 상기 제 2 산화막(75)을 식각한 후 상기 각각 노출된 제 1 반도체층(72)에는 제 1 도전형의 불순물을 이온주입하여 제 3 반도체층(78)을 형성하고, 상기 각각 노출된 제 2 반도체층(72)에는 제 2 도전형의 불순물을 이온주입하여 제 4 반도체층(80)을 형성한다.
이어서 도 10 에서는 상기 제 3 및 제 4 반도체층(78,80)과, 상기 인접부분이 동시에 노출된 제 1 및 제 2 반도체층(72,76)에 상기 제 1 실시예에서와 동일한 방법으로 실리사이드(82)을 형성한다. 이때 상기 인접부분이 동시에 노출된 제 1 및 제 2 반도체층(72,76)와, 그 위에 인접하는 실리사이드(82)에 의해 쇼트키 장벽이 형성된다.
이상에서와 같이 본 발명에 의하면, 상기 소스/드레인 영역에의 실리콘 반응에 의한 부피팽창을 최소화함으로써 살리사이드 형성에 따른 불순물의 재분포시에서 정션깊이변화, LDD 영역에서의 횡방향 확산현상을 방지하여 속도를 향상시키고 누설전류를 감소시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체 기판의 활성영역에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 위에 도전층을 침적시킨 후 사진 및 식각공정으로 식각하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측 하부의 활성영역에 불순물을 이온주입시키는 단계, 상기 게이트 전극 및 불순물이 이온주입된 활성영역에 전이금속과 실리콘을 반응시키지 않고, 물리적 기상 성장법이나 화학적 기상 성장법을 이용하여 한번에 전이금속-실리콘 구조(MSix)의 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 게이트 전극 양측 하부의 활성영역에 불순물을 이온주입시키는 단계는 상기 게이트 전극 형성 후 형성된 게이트 전극을 마스크로 하여 상기 활셩영역에 저농도로 불순물을 이온주입시켜 LDD 영역을 형성하는 단계, 상기 삭이 게이트 전극 양측벽에 스페이서를 형성하는 단계, 상기 게이트 전극 및 스페이서를 마스크로 하여 상기 활성영역에 고농도로 불순물을 이온주입시켜 소스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
  3. 제 1 항에 있어서, 상기 전이금속은 Ti, Co, Ni 및 Pt 중 어느 하나로 이루어지는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
  4. 제 3 항에 있어서, 상기 전이금속이 Ti 이면 TiSix 실리사이드 형성 후 결과물을 열처리하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
  5. 제 1 항에 있어서, 상기 물리적 기상 성장법으로 실리사이드를 형성하는 단계는 상기 전이금속-실리콘(MSix)구조의 실리사이드를 타겟으로하여 상기 게이트 전극 및 불순물이 이온주입된 활성영역에 스퍼터링하는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
  6. 제 1 항에 있어서, 상기 물리적 기상 성장법으로 실리사이드를 형성하는 단계는 상기 전이금속-실리콘(MSix)구조의 실리사이드를 소스로하여 상기 게이트 전극 및 불순물이 이온주입된 활성영역에 진공증착하는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
  7. 제 1 도전형 반도체 기판 내에 제 1 도전형의 제 1 반도체층을 형성하는 단계, 상기 제 1 반도체층 내에 제 2 도전형의 제 2 반도체층을 형성하는 단계, 상기 제 1 반도체층 내에 제 1 도전형의 제 3 반도체층을 형성하는 단계, 상기 제 2 반도체층 내에 제 2 도전형의 제 4 반도체층을 형성하는 단계, 상기 제 3 반도체층, 제 4 반도체층 및 서로 접하는 상기 제 1 반도체층과 제 2 반도체층 위에 전이금속과 실리콘을 반응시키지 않고, 물리적 기상 성장법이나 화학적 기상 성장법을 이용하여 한번에 전이금속-실리콘 구조(MSix)의 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 실리사이드를 이용한 반도체 소자 제조방법.
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