JPH118361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH118361A JPH118361A JP9161671A JP16167197A JPH118361A JP H118361 A JPH118361 A JP H118361A JP 9161671 A JP9161671 A JP 9161671A JP 16167197 A JP16167197 A JP 16167197A JP H118361 A JPH118361 A JP H118361A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 周辺回路部のゲート電極側壁に絶縁膜サイド
ウォールを形成する際に、メモリセル内の拡散層部がエ
ッチング雰囲気に曝されることを、簡単に防止する。 【解決手段】 Ｐ- 半導体基板１上のメモリセル内
（ａ）に一定のゲート電極４間隔を有する多数の第１の
トランジスタを形成するとともに、Ｐ- 半導体基板１上
の周辺回路部（ｂ）（ｃ）に第１のトランジスタよりも
広いゲート電極４間隔を有する多数の第２のトランジス
タを形成し、メモリセル内（ａ）及び周辺回路部（ｂ）
（ｃ）の全面に一定の膜厚のシリコン酸化膜を被着し、
このシリコン酸化膜全体をエッチングすることにより、
第１のトランジスタのゲート電極４間には埋め込みシリ
コン酸化膜７を形成するとともに、第２のトランジスタ
のゲート電極４にはシリコン酸化膜サイドウォール８を
形成する。
ウォールを形成する際に、メモリセル内の拡散層部がエ
ッチング雰囲気に曝されることを、簡単に防止する。 【解決手段】 Ｐ- 半導体基板１上のメモリセル内
（ａ）に一定のゲート電極４間隔を有する多数の第１の
トランジスタを形成するとともに、Ｐ- 半導体基板１上
の周辺回路部（ｂ）（ｃ）に第１のトランジスタよりも
広いゲート電極４間隔を有する多数の第２のトランジス
タを形成し、メモリセル内（ａ）及び周辺回路部（ｂ）
（ｃ）の全面に一定の膜厚のシリコン酸化膜を被着し、
このシリコン酸化膜全体をエッチングすることにより、
第１のトランジスタのゲート電極４間には埋め込みシリ
コン酸化膜７を形成するとともに、第２のトランジスタ
のゲート電極４にはシリコン酸化膜サイドウォール８を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にメモリセルを含むＩＣにおけるトラン
ジスタの形成方法に特徴を有する、半導体装置の製造方
法に関する。
方法に関し、特にメモリセルを含むＩＣにおけるトラン
ジスタの形成方法に特徴を有する、半導体装置の製造方
法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表されるメモリ
は、一つのチップ内がメモリセル部と周辺回路部とに大
別される。ＤＲＡＭの場合、メモリセル内のトランジス
タには、ソース・ドレイン領域の一方の側にキャパシタ
が形成されるため、高い電荷保持特性が要求される。一
方、周辺回路部のトランジスタには、高速化を図るた
め、高い電流駆動能力が要求される。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に代表されるメモリ
は、一つのチップ内がメモリセル部と周辺回路部とに大
別される。ＤＲＡＭの場合、メモリセル内のトランジス
タには、ソース・ドレイン領域の一方の側にキャパシタ
が形成されるため、高い電荷保持特性が要求される。一
方、周辺回路部のトランジスタには、高速化を図るた
め、高い電流駆動能力が要求される。
【０００３】これらの要求を同時に満たすものとして、
高い信頼性を有しながら高い電流駆動能力を示すと言わ
れる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）トランジスタ等が知られている。ＬＤＤトランジス
タ等を形成する際には、ゲート電極側壁に絶縁膜のサイ
ドウォールを形成する必要がある。ところが、このサイ
ドウォール形成におけるエッチングの際に、メモリセル
内の拡散層もエッチング雰囲気に曝されるので、結晶欠
陥が発生し、これにより電荷保持特性が劣化するという
問題がある。
高い信頼性を有しながら高い電流駆動能力を示すと言わ
れる、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）トランジスタ等が知られている。ＬＤＤトランジス
タ等を形成する際には、ゲート電極側壁に絶縁膜のサイ
ドウォールを形成する必要がある。ところが、このサイ
ドウォール形成におけるエッチングの際に、メモリセル
内の拡散層もエッチング雰囲気に曝されるので、結晶欠
陥が発生し、これにより電荷保持特性が劣化するという
問題がある。
【０００４】この問題を解決するために、トランジスタ
形成後に、メモリセル内のみのトランジスタ表面を絶縁
膜で覆い、周辺回路部のトランジスタ表面を絶縁膜で覆
わない方法が提案されている。その中の一例が、図１２
乃至図１９に示すような方法である（特公平８−２１６
８７号公報参照）。
形成後に、メモリセル内のみのトランジスタ表面を絶縁
膜で覆い、周辺回路部のトランジスタ表面を絶縁膜で覆
わない方法が提案されている。その中の一例が、図１２
乃至図１９に示すような方法である（特公平８−２１６
８７号公報参照）。
【０００５】図１２乃至図１９は第１従来例を示す断面
図である。各図における（ａ）、（ｂ）、（ｃ）は、そ
れぞれメモリセル内、周辺回路部（Ｎｃｈ）、周辺回路
部（Ｐｃｈ）を示している。
図である。各図における（ａ）、（ｂ）、（ｃ）は、そ
れぞれメモリセル内、周辺回路部（Ｎｃｈ）、周辺回路
部（Ｐｃｈ）を示している。
【０００６】まず、図１２に示すように、Ｐ- 型半導体
基板１上に通常の選択酸化（ＬＯＣＯＳ−Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等の方
法により、フィールド酸化膜２を形成する。フィールド
酸化膜２によって区画された素子能動領域上にゲート酸
化膜３を形成した後に、例えば膜厚２００ｎｍ程度のポ
リシリコン膜やタングステンシリサイド膜のような導電
膜を全面に成長させる。この導電膜を、所定の形状にパ
ターニングを行い、ゲート電極４を形成する。続いて、
周辺回路部（Ｐｃｈ）上のみにレジストを形成し、例え
ばリンのような不純物の注入により、メモリセル内と周
辺回路部（Ｎｃｈ）の拡散層部のみにＮ- 拡散層５を形
成した後、レジストを除去する。
基板１上に通常の選択酸化（ＬＯＣＯＳ−Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等の方
法により、フィールド酸化膜２を形成する。フィールド
酸化膜２によって区画された素子能動領域上にゲート酸
化膜３を形成した後に、例えば膜厚２００ｎｍ程度のポ
リシリコン膜やタングステンシリサイド膜のような導電
膜を全面に成長させる。この導電膜を、所定の形状にパ
ターニングを行い、ゲート電極４を形成する。続いて、
周辺回路部（Ｐｃｈ）上のみにレジストを形成し、例え
ばリンのような不純物の注入により、メモリセル内と周
辺回路部（Ｎｃｈ）の拡散層部のみにＮ- 拡散層５を形
成した後、レジストを除去する。
【０００７】続いて、図１３に示すように、例えば膜厚
１００ｎｍ程度のシリコン酸化膜６を全面に成長させ
る。
１００ｎｍ程度のシリコン酸化膜６を全面に成長させ
る。
【０００８】続いて、図１４に示すように、メモリセル
内の上部のみにレジストを形成して、シリコン酸化膜６
のエッチングを行った後に、レジストを除去する。これ
により、メモリセル内にはシリコン酸化膜６が全面に残
っており、周辺回路部ではゲート側壁にシリコン酸化膜
サイドウォール８が形成される状態になる。
内の上部のみにレジストを形成して、シリコン酸化膜６
のエッチングを行った後に、レジストを除去する。これ
により、メモリセル内にはシリコン酸化膜６が全面に残
っており、周辺回路部ではゲート側壁にシリコン酸化膜
サイドウォール８が形成される状態になる。
【０００９】続いて、図１５に示すように、例えば膜厚
２００ｎｍ程度のシリコン酸化膜２５を全面に成長させ
る。
２００ｎｍ程度のシリコン酸化膜２５を全面に成長させ
る。
【００１０】続いて、図１６に示すように、シリコン酸
化膜２５のエッチングを行い、シリコン酸化膜サイドウ
ォール２６を形成する。続いて、メモリセル内と周辺回
路部（Ｐｃｈ）の上部にレジストを形成した後、例えば
リンや砒素のような不純物の注入を行い、周辺回路部
（Ｎｃｈ）のみにＮ+ 拡散層１０を形成する。さらに、
メモリセル内と周辺回路部（Ｎｃｈ）の上部にレジスト
を形成した後、例えばボロンやＢＦ2 のような不純物の
注入を行い、周辺回路部（Ｐｃｈ）のみにＰ+ 拡散層１
１を形成する。
化膜２５のエッチングを行い、シリコン酸化膜サイドウ
ォール２６を形成する。続いて、メモリセル内と周辺回
路部（Ｐｃｈ）の上部にレジストを形成した後、例えば
リンや砒素のような不純物の注入を行い、周辺回路部
（Ｎｃｈ）のみにＮ+ 拡散層１０を形成する。さらに、
メモリセル内と周辺回路部（Ｎｃｈ）の上部にレジスト
を形成した後、例えばボロンやＢＦ2 のような不純物の
注入を行い、周辺回路部（Ｐｃｈ）のみにＰ+ 拡散層１
１を形成する。
【００１１】さらに、図１７に示すように、例えば膜厚
３００ｎｍ程度の例えばリンやボロンを含むシリコン酸
化膜のような層間絶縁膜１２を全面に成長する。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。続いて、全面に例えば膜厚２
００ｎｍ程度のタングステンシリサイド膜のような導電
膜を全面に成長させ、この導電膜にパターニングを行
い、ビット線１４を形成する。
３００ｎｍ程度の例えばリンやボロンを含むシリコン酸
化膜のような層間絶縁膜１２を全面に成長する。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。続いて、全面に例えば膜厚２
００ｎｍ程度のタングステンシリサイド膜のような導電
膜を全面に成長させ、この導電膜にパターニングを行
い、ビット線１４を形成する。
【００１２】続いて、図１８に示すように、例えば膜厚
３００ｎｍ程度のリンとボロンを含むシリコン酸化膜の
ような層間絶縁膜１５を全面に形成した後、層間絶縁膜
１５の所定の領域に開口部を形成する。さらに、例えば
膜厚６００ｎｍ程度のリンを含むポリシリコンのような
導電膜を全面に形成し、所定の形状にパターニングを行
い、キャパシタ下部電極１６を形成する。
３００ｎｍ程度のリンとボロンを含むシリコン酸化膜の
ような層間絶縁膜１５を全面に形成した後、層間絶縁膜
１５の所定の領域に開口部を形成する。さらに、例えば
膜厚６００ｎｍ程度のリンを含むポリシリコンのような
導電膜を全面に形成し、所定の形状にパターニングを行
い、キャパシタ下部電極１６を形成する。
【００１３】続いて、図１９に示すように、例えば膜厚
６ｎｍ程度のシリコン窒化膜のようなキャパシタ絶縁膜
１７を全面に成長した後、例えば膜厚２００ｎｍ程度の
リンを含むポリシリコンのような導電膜を全面に成長し
た後、パターニングを行い、メモリセル内のみにキャパ
シタ上部電極１８を形成する。さらに、例えばリンとボ
ロンを含むシリコン酸化膜とノンドープのシリコン酸化
膜との複合膜による層間絶縁膜１９を全面に形成した
後、周辺回路部の所定の領域に開口部を形成する。開口
部内部に例えばタングステンのような導電膜による埋め
込み導電膜２０形成した後、例えばチタン、窒化チタ
ン、シリコンや銅を含むアルミ、窒化チタンのような膜
を順次形成した後、パターニングを行い、低抵抗配線２
１を形成する。
６ｎｍ程度のシリコン窒化膜のようなキャパシタ絶縁膜
１７を全面に成長した後、例えば膜厚２００ｎｍ程度の
リンを含むポリシリコンのような導電膜を全面に成長し
た後、パターニングを行い、メモリセル内のみにキャパ
シタ上部電極１８を形成する。さらに、例えばリンとボ
ロンを含むシリコン酸化膜とノンドープのシリコン酸化
膜との複合膜による層間絶縁膜１９を全面に形成した
後、周辺回路部の所定の領域に開口部を形成する。開口
部内部に例えばタングステンのような導電膜による埋め
込み導電膜２０形成した後、例えばチタン、窒化チタ
ン、シリコンや銅を含むアルミ、窒化チタンのような膜
を順次形成した後、パターニングを行い、低抵抗配線２
１を形成する。
【００１４】以上によりＤＲＡＭのメモリセル内及び周
辺回路部の基本的な部分を形成することが可能になる。
この第１従来例によれば、周辺回路部においてはゲート
電極４側壁に絶縁膜サイドウォールを形成することが可
能になるため、Ｎｃｈ部ではいわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）トランジスタ、Ｐｃ
ｈ部ではＢＣ−ＬＤＤ（Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ
ＬＤＤ）トランジスタを形成することが可能になり、
トランジスタの信頼性を向上しつつ、高い電流駆動能力
を得ることが可能になる。また、メモリセル内において
は、メモリセルが絶縁膜で覆われていることから、メモ
リセル内のＮ- 拡散層５がエッチング雰囲気に曝されな
いことにより、結晶欠陥発生が抑制され、メモリセルの
電荷保持特性の向上が図れる。
辺回路部の基本的な部分を形成することが可能になる。
この第１従来例によれば、周辺回路部においてはゲート
電極４側壁に絶縁膜サイドウォールを形成することが可
能になるため、Ｎｃｈ部ではいわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）トランジスタ、Ｐｃ
ｈ部ではＢＣ−ＬＤＤ（Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ
ＬＤＤ）トランジスタを形成することが可能になり、
トランジスタの信頼性を向上しつつ、高い電流駆動能力
を得ることが可能になる。また、メモリセル内において
は、メモリセルが絶縁膜で覆われていることから、メモ
リセル内のＮ- 拡散層５がエッチング雰囲気に曝されな
いことにより、結晶欠陥発生が抑制され、メモリセルの
電荷保持特性の向上が図れる。
【００１５】次に、第２従来例について説明する。第２
従来例においては、一般的な方法である拡散層部のチタ
ンシリサイド化を第１従来例に用いることにより、さら
にトランジスタの電流駆動能力の向上が図れるものであ
る。その中の一例が図２０乃至図２４に示すような方法
である。
従来例においては、一般的な方法である拡散層部のチタ
ンシリサイド化を第１従来例に用いることにより、さら
にトランジスタの電流駆動能力の向上が図れるものであ
る。その中の一例が図２０乃至図２４に示すような方法
である。
【００１６】まず、図２０に示すように、Ｐ- 型半導体
基板１上に通常の選択酸化（ＬＯＣＯＳ−Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等の方
法により、フィールド酸化膜２を形成する。フィールド
酸化膜２によって区画された素子能動領域上にゲート酸
化膜３を形成した後に、例えば膜厚２００ｎｍ程度のポ
リシリコン膜やタングステンシリサイド膜のような導電
膜を全面に成長させ、この導電膜に所定の形状にパター
ニングを行い、ゲート電極４を形成する。続いて、周辺
回路部（Ｐｃｈ）上のみにレジストを形成し、例えばリ
ンのような不純物の注入により、メモリセル内と周辺回
路部（Ｎｃｈ）の拡散層部のみにＮ- 拡散層５を形成し
た後、レジストを除去する。
基板１上に通常の選択酸化（ＬＯＣＯＳ−Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等の方
法により、フィールド酸化膜２を形成する。フィールド
酸化膜２によって区画された素子能動領域上にゲート酸
化膜３を形成した後に、例えば膜厚２００ｎｍ程度のポ
リシリコン膜やタングステンシリサイド膜のような導電
膜を全面に成長させ、この導電膜に所定の形状にパター
ニングを行い、ゲート電極４を形成する。続いて、周辺
回路部（Ｐｃｈ）上のみにレジストを形成し、例えばリ
ンのような不純物の注入により、メモリセル内と周辺回
路部（Ｎｃｈ）の拡散層部のみにＮ- 拡散層５を形成し
た後、レジストを除去する。
【００１７】続いて、図２１に示すように、例えば膜厚
１００ｎｍ程度のシリコン窒化膜２７を全面に成長させ
る。
１００ｎｍ程度のシリコン窒化膜２７を全面に成長させ
る。
【００１８】続いて、図２２に示すように、シリコン窒
化膜２７のエッチングを行い、ゲート電極４の側壁にシ
リコン窒化膜サイドウォール２２を形成する。続けて、
メモリセル内と周辺回路部（Ｐｃｈ）の上部にレジスト
を形成した後、例えばリンや砒素のような不純物の注入
を行い、周辺回路部（Ｎｃｈ）のみにＮ+ 拡散層１０を
形成する。さらに、メモリセル内と周辺回路部（Ｎｃ
ｈ）の上部にレジストを形成した後、例えばボロンやＢ
Ｆ2 のような不純物の注入を行い、周辺回路部（Ｐｃ
ｈ）のみにＰ+ 拡散層１１を形成する。
化膜２７のエッチングを行い、ゲート電極４の側壁にシ
リコン窒化膜サイドウォール２２を形成する。続けて、
メモリセル内と周辺回路部（Ｐｃｈ）の上部にレジスト
を形成した後、例えばリンや砒素のような不純物の注入
を行い、周辺回路部（Ｎｃｈ）のみにＮ+ 拡散層１０を
形成する。さらに、メモリセル内と周辺回路部（Ｎｃ
ｈ）の上部にレジストを形成した後、例えばボロンやＢ
Ｆ2 のような不純物の注入を行い、周辺回路部（Ｐｃ
ｈ）のみにＰ+ 拡散層１１を形成する。
【００１９】続いて、図２３に示すように、例えば膜厚
８０ｎｍ程度のチタンをスパッタ法により全面に成長し
た後、窒素雰囲気で熱処理を行う。さらに、未反応のチ
タンを硫酸および週酸化水素の混合液中で除去する。以
上により、ゲート上チタンシリサイド膜２３、拡散層上
チタンシリサイド膜２４を形成する。ここで、拡散層上
にチタンシリサイドを形成しているが、コバルトシリサ
イドのような、シリコンと遷移金属元素とからなるシリ
サイド膜でもよい。このような反応を、一般的にはサリ
サイド化と呼んでいる。
８０ｎｍ程度のチタンをスパッタ法により全面に成長し
た後、窒素雰囲気で熱処理を行う。さらに、未反応のチ
タンを硫酸および週酸化水素の混合液中で除去する。以
上により、ゲート上チタンシリサイド膜２３、拡散層上
チタンシリサイド膜２４を形成する。ここで、拡散層上
にチタンシリサイドを形成しているが、コバルトシリサ
イドのような、シリコンと遷移金属元素とからなるシリ
サイド膜でもよい。このような反応を、一般的にはサリ
サイド化と呼んでいる。
【００２０】続いて、図２４に示すように、例えば膜厚
３００ｎｍ程度の例えばリンやボロンを含むシリコン酸
化膜のような層間絶縁膜１２を全面に成長させる。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。全面に例えば膜厚２００ｎｍ
のタングステンシリサイド膜のような導電膜を全面に成
長した後、パターニングを行い、ビット線１４を形成す
る。続いて、例えば膜厚３００ｎｍ程度のリンとボロン
を含むシリコン酸化膜のような層間絶縁膜１５を全面に
形成した後、層間絶縁膜１５の所定の領域に開口部を形
成する。さらに、例えば膜厚６００ｎｍ程度のリンを含
むポリシリコンのような導電膜を全面に形成し、所定の
形状にパターニングを行い、キャパシタ下部電極１６を
形成する。続いて、例えば膜厚６ｎｍのシリコン窒化膜
のようなキャパシタ絶縁膜１７を全面に成長した後、例
えば膜厚２００ｎｍのリンを含むポリシリコンのような
導電膜を全面に成長した後、パターニングを行い、メモ
リセル内のみにキャパシタ上部電極１８を形成する。さ
らに、例えばリンとボロンを含むシリコン酸化膜とノン
ドープのシリコン酸化膜との複合膜による層間絶縁膜１
９を全面に形成した後、周辺回路部の所定の領域に開口
部を形成する。開口部内部に例えばタングステンのよう
な導電膜による埋め込み導電膜２０形成した後、例えば
チタン、窒化チタン、シリコンや銅を含むアルミ、窒化
チタンのような膜を順次形成した後、パターニングを行
い、低抵抗配線２１を形成する。
３００ｎｍ程度の例えばリンやボロンを含むシリコン酸
化膜のような層間絶縁膜１２を全面に成長させる。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。全面に例えば膜厚２００ｎｍ
のタングステンシリサイド膜のような導電膜を全面に成
長した後、パターニングを行い、ビット線１４を形成す
る。続いて、例えば膜厚３００ｎｍ程度のリンとボロン
を含むシリコン酸化膜のような層間絶縁膜１５を全面に
形成した後、層間絶縁膜１５の所定の領域に開口部を形
成する。さらに、例えば膜厚６００ｎｍ程度のリンを含
むポリシリコンのような導電膜を全面に形成し、所定の
形状にパターニングを行い、キャパシタ下部電極１６を
形成する。続いて、例えば膜厚６ｎｍのシリコン窒化膜
のようなキャパシタ絶縁膜１７を全面に成長した後、例
えば膜厚２００ｎｍのリンを含むポリシリコンのような
導電膜を全面に成長した後、パターニングを行い、メモ
リセル内のみにキャパシタ上部電極１８を形成する。さ
らに、例えばリンとボロンを含むシリコン酸化膜とノン
ドープのシリコン酸化膜との複合膜による層間絶縁膜１
９を全面に形成した後、周辺回路部の所定の領域に開口
部を形成する。開口部内部に例えばタングステンのよう
な導電膜による埋め込み導電膜２０形成した後、例えば
チタン、窒化チタン、シリコンや銅を含むアルミ、窒化
チタンのような膜を順次形成した後、パターニングを行
い、低抵抗配線２１を形成する。
【００２１】第２従来例によれば、拡散層上部がサリサ
イド化されることにより、トランジスタの電流駆動能力
の向上が図れる。また、ゲート電極上部がサリサイド化
されることにより、ゲート電極の低抵抗化が図れる。
イド化されることにより、トランジスタの電流駆動能力
の向上が図れる。また、ゲート電極上部がサリサイド化
されることにより、ゲート電極の低抵抗化が図れる。
【００２２】
【発明が解決しようとする課題】第１の問題点は第１従
来例に関する。すなわち、周辺回路部のゲート電極側壁
にシリコン酸化膜サイドウォール８を形成する際に、メ
モリセル内をエッチング雰囲気に曝されないようにする
ため、メモリセル内をレジストで覆う必要がある。した
がって、上記リソグラフィーと酸化膜エッチングそれぞ
れ１回の工程数の増大と、リソグラフィーのためのレチ
クルの作成が必要となってくる。
来例に関する。すなわち、周辺回路部のゲート電極側壁
にシリコン酸化膜サイドウォール８を形成する際に、メ
モリセル内をエッチング雰囲気に曝されないようにする
ため、メモリセル内をレジストで覆う必要がある。した
がって、上記リソグラフィーと酸化膜エッチングそれぞ
れ１回の工程数の増大と、リソグラフィーのためのレチ
クルの作成が必要となってくる。
【００２３】第２の問題点は第２従来例に関する。すな
わち、メモリセル内のＮ- 拡散層５では、拡散層のサリ
サイド化に耐えうるために深い接合を形成する必要があ
る。このため、トランジスタの短チャネル効果が発生し
易くなり、ＤＲＡＭメモリセルの微細化には不利とな
る。また、Ｎ- 拡散層５をサリサイド化することによ
り、欠陥が増加し、Ｎ- 拡散層５部の接合リークが増加
する。これにより、メモリセルの電荷保持特性が劣化す
る現象が起こる。
わち、メモリセル内のＮ- 拡散層５では、拡散層のサリ
サイド化に耐えうるために深い接合を形成する必要があ
る。このため、トランジスタの短チャネル効果が発生し
易くなり、ＤＲＡＭメモリセルの微細化には不利とな
る。また、Ｎ- 拡散層５をサリサイド化することによ
り、欠陥が増加し、Ｎ- 拡散層５部の接合リークが増加
する。これにより、メモリセルの電荷保持特性が劣化す
る現象が起こる。
【００２４】
【発明の目的】本発明の第１の目的は、周辺回路部に高
信頼性かつ高い電流駆動能力を有するＬＤＤトランジス
タを形成するために、ゲート電極側壁に絶縁膜サイドウ
ォールを形成する際に、特別な工程を追加することな
く、メモリセル内の拡散層部が、エッチング雰囲気に曝
されることを防止できる、半導体装置の製造方法を提供
することにある。
信頼性かつ高い電流駆動能力を有するＬＤＤトランジス
タを形成するために、ゲート電極側壁に絶縁膜サイドウ
ォールを形成する際に、特別な工程を追加することな
く、メモリセル内の拡散層部が、エッチング雰囲気に曝
されることを防止できる、半導体装置の製造方法を提供
することにある。
【００２５】本発明の第２の目的は、周辺回路部の電流
駆動能力を向上させるための拡散層部のサリサイド化を
行う際に、メモリセル内の拡散層上ではサリサイド化が
行われないようにし、メモリセル内のトランジスタの短
チャネル効果発生を抑制し、加えて接合リークの増加の
抑制できる、半導体装置の製造方法を提供することにあ
る。
駆動能力を向上させるための拡散層部のサリサイド化を
行う際に、メモリセル内の拡散層上ではサリサイド化が
行われないようにし、メモリセル内のトランジスタの短
チャネル効果発生を抑制し、加えて接合リークの増加の
抑制できる、半導体装置の製造方法を提供することにあ
る。
【００２６】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、．半導体基板上の第１の領域に一定の
ゲート電極間隔を有する多数の第１のトランジスタを形
成するとともに、前記半導体基板上の第２の領域に前記
第１のトランジスタよりも広いゲート電極間隔を有する
多数の第２のトランジスタを形成し、．これらの第１
及び第２の領域の全面に一定の膜厚の絶縁膜を被着し、
．この絶縁膜全体をエッチングすることにより、前記
第１のトランジスタのゲート電極間には前記絶縁膜から
なる埋め込み層を形成するとともに、前記第１のトラン
ジスタのゲート電極には前記絶縁膜からなる側壁を形成
する、という工程を基本的に備えている。また、絶縁膜
の膜厚Ｄと、第１のトランジスタのゲート電極間隔Ｓと
は、Ｓ＜２×Ｄの関係が成り立つように、設定すること
が好ましい。例えば、前記半導体装置はメモリ素子であ
り、前記第１の領域はメモリセル内であり、前記第２の
領域は周辺回路部である。
の製造方法は、．半導体基板上の第１の領域に一定の
ゲート電極間隔を有する多数の第１のトランジスタを形
成するとともに、前記半導体基板上の第２の領域に前記
第１のトランジスタよりも広いゲート電極間隔を有する
多数の第２のトランジスタを形成し、．これらの第１
及び第２の領域の全面に一定の膜厚の絶縁膜を被着し、
．この絶縁膜全体をエッチングすることにより、前記
第１のトランジスタのゲート電極間には前記絶縁膜から
なる埋め込み層を形成するとともに、前記第１のトラン
ジスタのゲート電極には前記絶縁膜からなる側壁を形成
する、という工程を基本的に備えている。また、絶縁膜
の膜厚Ｄと、第１のトランジスタのゲート電極間隔Ｓと
は、Ｓ＜２×Ｄの関係が成り立つように、設定すること
が好ましい。例えば、前記半導体装置はメモリ素子であ
り、前記第１の領域はメモリセル内であり、前記第２の
領域は周辺回路部である。
【００２７】工程において、第１のトランジスタでは
ゲート電極間が自己整合的に絶縁膜で埋め込まれ、第２
のトランジスタではゲート電極に絶縁膜による側壁が形
成される。これにより、工程のエッチング時におい
て、第１のトランジスタのゲート電極間すなわち拡散層
上は、絶縁膜で被覆されているので、エッチング雰囲気
に曝されることがない。
ゲート電極間が自己整合的に絶縁膜で埋め込まれ、第２
のトランジスタではゲート電極に絶縁膜による側壁が形
成される。これにより、工程のエッチング時におい
て、第１のトランジスタのゲート電極間すなわち拡散層
上は、絶縁膜で被覆されているので、エッチング雰囲気
に曝されることがない。
【００２８】さらに、工程の後に、．前記第１及び
第２の領域の全面に金属膜を被着し、．この金属膜と
前記半導体基板の母材とを加熱により反応させる、とい
う工程を付加してもよい。工程において、第１のトラ
ンジスタの拡散層上（ゲート電極間）は絶縁膜で被覆さ
れたままであり、第２のトランジスタの拡散層上（ゲー
ト電極間）は側壁のある部分を除き剥き出しとなってい
る。したがって、工程において、第１のトランジスタ
の拡散層は金属膜と反応せず、第２のトランジスタの拡
散層は金属膜と反応する。
第２の領域の全面に金属膜を被着し、．この金属膜と
前記半導体基板の母材とを加熱により反応させる、とい
う工程を付加してもよい。工程において、第１のトラ
ンジスタの拡散層上（ゲート電極間）は絶縁膜で被覆さ
れたままであり、第２のトランジスタの拡散層上（ゲー
ト電極間）は側壁のある部分を除き剥き出しとなってい
る。したがって、工程において、第１のトランジスタ
の拡散層は金属膜と反応せず、第２のトランジスタの拡
散層は金属膜と反応する。
【００２９】
【発明の実施の形態】次に、本発明の第１実施形態を図
面を参照して説明する。図１及び図２は初期工程の断面
図、図３及び図４は中期工程の断面図、図５は主要工程
の断面図、図６及び図７は後期工程の断面図、図８は最
終工程の断面図である。ここで、各図面における
（ａ）、（ｂ）、（ｃ）は、それぞれメモリセル内、周
辺回路部（Ｎｃｈ）、周辺回路部（Ｐｃｈ）を示してい
る。
面を参照して説明する。図１及び図２は初期工程の断面
図、図３及び図４は中期工程の断面図、図５は主要工程
の断面図、図６及び図７は後期工程の断面図、図８は最
終工程の断面図である。ここで、各図面における
（ａ）、（ｂ）、（ｃ）は、それぞれメモリセル内、周
辺回路部（Ｎｃｈ）、周辺回路部（Ｐｃｈ）を示してい
る。
【００３０】まず、図１に示すように、Ｐ- 型半導体基
板（シリコン）１上に通常の選択酸化（ＬＯＣＯＳ−Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法等の方法により、フィールド酸化膜２を形成す
る。フィールド酸化膜２は、基板中に開口を形成し、そ
の内部に酸化膜を埋め込むトレンチ分離等の、他の方法
により形成されたものでもよい。フィールド酸化膜２に
よって区画された素子能動領域上にゲート酸化膜３を形
成した後に、例えば膜厚２００ｎｍ程度のポリシリコン
膜やタングステンシリサイド膜のような導電膜を全面に
成長させ、この導電膜を所定の形状にパターニングし、
ゲート電極４を形成する。周辺回路部（Ｐｃｈ）上のみ
にレジストを形成し、例えばリンのような不純物の注入
により、メモリセル内と周辺回路部（Ｎｃｈ）の拡散層
部のみにＮ- 拡散層５を形成した後、レジストを除去す
る。本実施形態では、メモリセル内と周辺回路部（Ｎｃ
ｈ）のＮ- 拡散層は、同時に同じ不純物の注入を行って
いるが、それぞれ別にパターニングを行い、別の注入を
行ってもよい。
板（シリコン）１上に通常の選択酸化（ＬＯＣＯＳ−Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏ
ｎ）法等の方法により、フィールド酸化膜２を形成す
る。フィールド酸化膜２は、基板中に開口を形成し、そ
の内部に酸化膜を埋め込むトレンチ分離等の、他の方法
により形成されたものでもよい。フィールド酸化膜２に
よって区画された素子能動領域上にゲート酸化膜３を形
成した後に、例えば膜厚２００ｎｍ程度のポリシリコン
膜やタングステンシリサイド膜のような導電膜を全面に
成長させ、この導電膜を所定の形状にパターニングし、
ゲート電極４を形成する。周辺回路部（Ｐｃｈ）上のみ
にレジストを形成し、例えばリンのような不純物の注入
により、メモリセル内と周辺回路部（Ｎｃｈ）の拡散層
部のみにＮ- 拡散層５を形成した後、レジストを除去す
る。本実施形態では、メモリセル内と周辺回路部（Ｎｃ
ｈ）のＮ- 拡散層は、同時に同じ不純物の注入を行って
いるが、それぞれ別にパターニングを行い、別の注入を
行ってもよい。
【００３１】続いて、図２に示すように、シリコン酸化
膜６を全面に成長させる。このとき、ゲート電極４の間
隔をＳ、シリコン酸化膜６の膜厚をＤとすると、Ｓ＜２
×Ｄとなるように、ＤとＳを決定する。例えば、Ｓ＝１
５０ｎｍのときは、Ｄは７５ｎｍ以上あればよい。これ
により、メモリセル内では、ゲート間がシリコン酸化膜
６により埋め込まれた形態になる。
膜６を全面に成長させる。このとき、ゲート電極４の間
隔をＳ、シリコン酸化膜６の膜厚をＤとすると、Ｓ＜２
×Ｄとなるように、ＤとＳを決定する。例えば、Ｓ＝１
５０ｎｍのときは、Ｄは７５ｎｍ以上あればよい。これ
により、メモリセル内では、ゲート間がシリコン酸化膜
６により埋め込まれた形態になる。
【００３２】続いて、図３に示すように、シリコン酸化
膜６のエッチングを行う。これにより、メモリセル内で
は、シリコン酸化膜６がゲート電極間に残存し、埋め込
みシリコン酸化膜７を形成する。一方、周辺回路部にお
いては、シリコン酸化膜がゲート電極側壁のみに残存
し、シリコン酸化膜サイドウォール８が形成される。
膜６のエッチングを行う。これにより、メモリセル内で
は、シリコン酸化膜６がゲート電極間に残存し、埋め込
みシリコン酸化膜７を形成する。一方、周辺回路部にお
いては、シリコン酸化膜がゲート電極側壁のみに残存
し、シリコン酸化膜サイドウォール８が形成される。
【００３３】続いて、図４に示すように、メモリセル内
と周辺回路部（Ｐｃｈ）の上部にレジスト９を形成した
後、例えばリンや砒素のような不純物の注入を行った後
にレジスト９を除去し、周辺回路部（Ｎｃｈ）のみにＮ
+ 拡散層１０を形成する。
と周辺回路部（Ｐｃｈ）の上部にレジスト９を形成した
後、例えばリンや砒素のような不純物の注入を行った後
にレジスト９を除去し、周辺回路部（Ｎｃｈ）のみにＮ
+ 拡散層１０を形成する。
【００３４】続いて、図５に示すように、メモリセル内
と周辺回路部（Ｎｃｈ）の上部にレジストを形成した
後、例えばボロンやＢＦ2 のような不純物の注入を行っ
た後にレジストを除去し、周辺回路部（Ｐｃｈ）のみに
Ｐ+ 拡散層１１を形成する。以上により、メモリセル内
と周辺回路部のトランジスタ部が全て形成される。
と周辺回路部（Ｎｃｈ）の上部にレジストを形成した
後、例えばボロンやＢＦ2 のような不純物の注入を行っ
た後にレジストを除去し、周辺回路部（Ｐｃｈ）のみに
Ｐ+ 拡散層１１を形成する。以上により、メモリセル内
と周辺回路部のトランジスタ部が全て形成される。
【００３５】さらに、図６に示すように、例えば膜厚３
００ｎｍ程度の例えばリンやボロンを含むシリコン酸化
膜のような層間絶縁膜１２を全面に成長させる。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。続いて、全面に例えば膜厚２
００ｎｍのタングステンシリサイド膜のような導電膜を
全面に成長させた後、パターニングを行い、ビット線１
４を形成する。
００ｎｍ程度の例えばリンやボロンを含むシリコン酸化
膜のような層間絶縁膜１２を全面に成長させる。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。続いて、全面に例えば膜厚２
００ｎｍのタングステンシリサイド膜のような導電膜を
全面に成長させた後、パターニングを行い、ビット線１
４を形成する。
【００３６】続いて、図７に示すように、例えば膜厚３
００ｎｍ程度のリンとボロンを含むシリコン酸化膜のよ
うな層間絶縁膜１５を全面に形成した後、層間絶縁膜１
５の所定の領域に開口部を形成する。さらに、例えば膜
厚６００ｎｍ程度のリンを含むポリシリコンのような導
電膜を全面に形成し、所定の形状にパターニングを行
い、キャパシタ下部電極１６を形成する。キャパシタ下
部電極１６は、通常スタック型と呼ばれる円柱形状又は
長方形形状となるが、シリンダー型、フィン型等と呼ば
れる３次元構造に加工してもよい。
００ｎｍ程度のリンとボロンを含むシリコン酸化膜のよ
うな層間絶縁膜１５を全面に形成した後、層間絶縁膜１
５の所定の領域に開口部を形成する。さらに、例えば膜
厚６００ｎｍ程度のリンを含むポリシリコンのような導
電膜を全面に形成し、所定の形状にパターニングを行
い、キャパシタ下部電極１６を形成する。キャパシタ下
部電極１６は、通常スタック型と呼ばれる円柱形状又は
長方形形状となるが、シリンダー型、フィン型等と呼ば
れる３次元構造に加工してもよい。
【００３７】続いて図８に示すように、例えば膜厚６０
ｎｍのシリコン窒化膜のようなキャパシタ絶縁膜１７を
全面に成長した後、例えば膜厚２００ｎｍのリンを含む
ポリシリコンのような導電膜を全面に成長した後、パタ
ーニングを行い、メモリセル内のみにキャパシタ上部電
極１８を形成する。キャパシタ絶縁膜１７は、シリコン
窒化膜により形成されているが、シリコン窒化膜／シリ
コン酸化膜による複合膜、又は酸化タンタル膜等の高誘
電膜により形成してもよい。このような高誘電膜の場合
には、上下電極として白金、ルテニウム、イリジウムの
ような導電体が用いられる。さらに、例えばリンとボロ
ンを含むシリコン酸化膜とノンドープのシリコン酸化膜
との複合膜による層間絶縁膜１９を全面に形成した後、
周辺回路部の所定の領域に開口部を形成する。続いて、
開口部内部に例えばタングステンのような導電膜による
埋め込み導電膜２０形成した後、例えばチタン、窒化チ
タン、シリコンや銅を含むアルミ、窒化チタンのような
膜を順次形成した後、パターニングを行い、低抵抗配線
２１を形成する。以上によりＤＲＡＭのメモリセル内及
び周辺回路部の基本的な部分を形成することが可能にな
る。
ｎｍのシリコン窒化膜のようなキャパシタ絶縁膜１７を
全面に成長した後、例えば膜厚２００ｎｍのリンを含む
ポリシリコンのような導電膜を全面に成長した後、パタ
ーニングを行い、メモリセル内のみにキャパシタ上部電
極１８を形成する。キャパシタ絶縁膜１７は、シリコン
窒化膜により形成されているが、シリコン窒化膜／シリ
コン酸化膜による複合膜、又は酸化タンタル膜等の高誘
電膜により形成してもよい。このような高誘電膜の場合
には、上下電極として白金、ルテニウム、イリジウムの
ような導電体が用いられる。さらに、例えばリンとボロ
ンを含むシリコン酸化膜とノンドープのシリコン酸化膜
との複合膜による層間絶縁膜１９を全面に形成した後、
周辺回路部の所定の領域に開口部を形成する。続いて、
開口部内部に例えばタングステンのような導電膜による
埋め込み導電膜２０形成した後、例えばチタン、窒化チ
タン、シリコンや銅を含むアルミ、窒化チタンのような
膜を順次形成した後、パターニングを行い、低抵抗配線
２１を形成する。以上によりＤＲＡＭのメモリセル内及
び周辺回路部の基本的な部分を形成することが可能にな
る。
【００３８】本実施形態では、周辺回路部のゲート電極
側壁にシリコン酸化膜サイドウォール８を形成する際
に、メモリセル内ではゲート電極間が自己整合的に埋め
込みシリコン酸化膜７で埋め込まれた形態になる。これ
により、メモリセル内ではＮ- 拡散層５が、シリコン酸
化膜サイドウォール８を形成の際に、エッチング雰囲気
に曝されることがない。
側壁にシリコン酸化膜サイドウォール８を形成する際
に、メモリセル内ではゲート電極間が自己整合的に埋め
込みシリコン酸化膜７で埋め込まれた形態になる。これ
により、メモリセル内ではＮ- 拡散層５が、シリコン酸
化膜サイドウォール８を形成の際に、エッチング雰囲気
に曝されることがない。
【００３９】次に、第２実施形態に関して図面を参照し
て説明する。図９及び図１０は主要工程の断面図、図１
１は最終工程の断面図である。
て説明する。図９及び図１０は主要工程の断面図、図１
１は最終工程の断面図である。
【００４０】初期、中期及び主要工程は、第１実施形態
と全く同様にして形成され、図１乃至図５に示すとおり
である。ここまでの工程で、メモリセル内と周辺回路部
のトランジスタ部基本構造が全て形成される。
と全く同様にして形成され、図１乃至図５に示すとおり
である。ここまでの工程で、メモリセル内と周辺回路部
のトランジスタ部基本構造が全て形成される。
【００４１】続いて、図９に示すように、例えば膜厚８
０ｎｍ程度のチタンをスパッタ法により全面に成長した
後、窒素雰囲気で熱処理を行う。さらに、未反応のチタ
ンを硫酸及び過酸化水素の混合液中で除去する。以上に
より、ゲート上チタンシリサイド膜２３、拡散層上チタ
ンシリサイド膜２４を形成する。拡散層上及びゲート上
には、チタンシリサイド膜を形成しているが、コバルト
シリサイド膜等の膜を形成してもよい。
０ｎｍ程度のチタンをスパッタ法により全面に成長した
後、窒素雰囲気で熱処理を行う。さらに、未反応のチタ
ンを硫酸及び過酸化水素の混合液中で除去する。以上に
より、ゲート上チタンシリサイド膜２３、拡散層上チタ
ンシリサイド膜２４を形成する。拡散層上及びゲート上
には、チタンシリサイド膜を形成しているが、コバルト
シリサイド膜等の膜を形成してもよい。
【００４２】続いて、図１０に示すように、例えば膜厚
３００ｎｍ程度の例えばリンやボロンを含むシリコン酸
化膜のような層間絶縁膜１２を全面に成長させる。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。さらに、例えば膜厚２００ｎ
ｍのタングステンシリサイド膜のような導電膜を全面に
成長した後、パターニングを行い、ビット線１４を形成
する。
３００ｎｍ程度の例えばリンやボロンを含むシリコン酸
化膜のような層間絶縁膜１２を全面に成長させる。その
後、メモリセル内の所定の領域に開口を形成した後、開
口部内に例えばリンを含むポリシリコンのような埋め込
み導電膜１３を形成する。さらに、例えば膜厚２００ｎ
ｍのタングステンシリサイド膜のような導電膜を全面に
成長した後、パターニングを行い、ビット線１４を形成
する。
【００４３】続いて、図１１に示すように、例えば膜厚
３００ｎｍ程度のリンとボロンを含むシリコン酸化膜の
ような層間絶縁膜１５を全面に形成した後、層間絶縁膜
１５の所定の領域に開口部を形成する。さらに、例えば
膜厚６００ｎｍ程度のリンを含むポリシリコンのような
導電膜を全面に形成し、所定の形状にパターニングを行
い、キャパシタ下部電極１６を形成する。続いて、例え
ば膜厚６ｎｍのシリコン窒化膜のようなキャパシタ絶縁
膜１７を全面に成長させた後、例えば膜厚２００ｎｍの
リンを含むポリシリコンのような導電膜を全面に成長さ
せた後、パターニングを行い、メモリセル内のみにキャ
パシタ上部電極１８を形成する。さらに、例えばリンと
ボロンを含むシリコン酸化膜とノンドープのシリコン酸
化膜との複合膜による層間絶縁膜１９を全面に形成した
後、周辺回路部の所定の領域に開口部を形成する。続い
て、開口部内部に例えばタングステンのような導電膜に
よる埋め込み導電膜２０形成した後、例えばチタン、窒
化チタン、シリコンや銅を含むアルミ、窒化チタンのよ
うな膜を順次形成した後、パターニングを行い、低抵抗
配線２１を形成する。
３００ｎｍ程度のリンとボロンを含むシリコン酸化膜の
ような層間絶縁膜１５を全面に形成した後、層間絶縁膜
１５の所定の領域に開口部を形成する。さらに、例えば
膜厚６００ｎｍ程度のリンを含むポリシリコンのような
導電膜を全面に形成し、所定の形状にパターニングを行
い、キャパシタ下部電極１６を形成する。続いて、例え
ば膜厚６ｎｍのシリコン窒化膜のようなキャパシタ絶縁
膜１７を全面に成長させた後、例えば膜厚２００ｎｍの
リンを含むポリシリコンのような導電膜を全面に成長さ
せた後、パターニングを行い、メモリセル内のみにキャ
パシタ上部電極１８を形成する。さらに、例えばリンと
ボロンを含むシリコン酸化膜とノンドープのシリコン酸
化膜との複合膜による層間絶縁膜１９を全面に形成した
後、周辺回路部の所定の領域に開口部を形成する。続い
て、開口部内部に例えばタングステンのような導電膜に
よる埋め込み導電膜２０形成した後、例えばチタン、窒
化チタン、シリコンや銅を含むアルミ、窒化チタンのよ
うな膜を順次形成した後、パターニングを行い、低抵抗
配線２１を形成する。
【００４４】本実施形態によれば、周辺回路部の拡散層
がサリサイド化されるため、周辺回路部のトランジスタ
の電流駆動能力を向上させることができる。また、メモ
リセル内では、拡散層上がサリサイド化されないため、
サリサイド化に伴って発生する接合リークの増加を抑え
ることができる。
がサリサイド化されるため、周辺回路部のトランジスタ
の電流駆動能力を向上させることができる。また、メモ
リセル内では、拡散層上がサリサイド化されないため、
サリサイド化に伴って発生する接合リークの増加を抑え
ることができる。
【００４５】なお、本発明は、第１及び第２実施形態で
はストレッジノード電極がビット線よりも上層に形成さ
れているＣＯＢ構造となっているが、ビット線がストレ
ッジノード電極よりも上層に形成されている場合も、同
様にして適用することができる。また、本発明は、第１
及び第２実施形態ではメモリセル内にはＤＲＡＭを用い
ているが、ＳＲＡＭ等の他のメモリセルにも応用するこ
とができる。
はストレッジノード電極がビット線よりも上層に形成さ
れているＣＯＢ構造となっているが、ビット線がストレ
ッジノード電極よりも上層に形成されている場合も、同
様にして適用することができる。また、本発明は、第１
及び第２実施形態ではメモリセル内にはＤＲＡＭを用い
ているが、ＳＲＡＭ等の他のメモリセルにも応用するこ
とができる。
【００４６】
【発明の効果】第１の効果は次のとおりである。周辺回
路部（第２の領域）においてゲート電極側壁に絶縁膜サ
イドウォールを形成する際に、メモリセル内（第１の領
域）においてはゲート電極間が自己整合的に絶縁膜で埋
め込まれるようになる。したがって、メモリセル内の拡
散層部がエッチング雰囲気に曝されないようにするため
の、特別な工程を追加する必要がなく、工程数の削減が
図れる。
路部（第２の領域）においてゲート電極側壁に絶縁膜サ
イドウォールを形成する際に、メモリセル内（第１の領
域）においてはゲート電極間が自己整合的に絶縁膜で埋
め込まれるようになる。したがって、メモリセル内の拡
散層部がエッチング雰囲気に曝されないようにするため
の、特別な工程を追加する必要がなく、工程数の削減が
図れる。
【００４７】第２の効果は次のとおりである。周辺回路
部（第２の領域）の拡散層上のサリサイド化を行う際
に、メモリセル内（第１の領域）の拡散層のサリサイド
化は行われない。これにより、メモリセル内においてサ
リサイド化に耐えうるために深い接合を形成する必要が
ないため、トランジスタの短チャネル効果を抑制するこ
とができる。また、サリサイド化に伴って発生する結晶
欠陥によるＮ- 拡散層の接合リークの増加を抑制するこ
とが可能になる。これにより、メモリセルの電荷保持特
性を良好に保つことが可能になる。
部（第２の領域）の拡散層上のサリサイド化を行う際
に、メモリセル内（第１の領域）の拡散層のサリサイド
化は行われない。これにより、メモリセル内においてサ
リサイド化に耐えうるために深い接合を形成する必要が
ないため、トランジスタの短チャネル効果を抑制するこ
とができる。また、サリサイド化に伴って発生する結晶
欠陥によるＮ- 拡散層の接合リークの増加を抑制するこ
とが可能になる。これにより、メモリセルの電荷保持特
性を良好に保つことが可能になる。
【図１】本発明の第１実施形態の初期工程を示す断面図
であり、図１（ａ）はメモリセル内、図１（ｂ）は周辺
回路部（Ｎｃｈ）、図１（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図１（ａ）はメモリセル内、図１（ｂ）は周辺
回路部（Ｎｃｈ）、図１（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図２】本発明の第１実施形態の初期工程を示す断面図
であり、図２（ａ）はメモリセル内、図２（ｂ）は周辺
回路部（Ｎｃｈ）、図２（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図２（ａ）はメモリセル内、図２（ｂ）は周辺
回路部（Ｎｃｈ）、図２（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図３】本発明の第１実施形態の中期工程を示す断面図
であり、図３（ａ）はメモリセル内、図３（ｂ）は周辺
回路部（Ｎｃｈ）、図３（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図３（ａ）はメモリセル内、図３（ｂ）は周辺
回路部（Ｎｃｈ）、図３（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図４】本発明の第１実施形態の中期工程を示す断面図
であり、図４（ａ）はメモリセル内、図４（ｂ）は周辺
回路部（Ｎｃｈ）、図４（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図４（ａ）はメモリセル内、図４（ｂ）は周辺
回路部（Ｎｃｈ）、図４（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図５】本発明の第１実施形態の主要工程を示す断面図
であり、図５（ａ）はメモリセル内、図５（ｂ）は周辺
回路部（Ｎｃｈ）、図５（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図５（ａ）はメモリセル内、図５（ｂ）は周辺
回路部（Ｎｃｈ）、図５（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図６】本発明の第１実施形態の後期工程を示す断面図
であり、図６（ａ）はメモリセル内、図６（ｂ）は周辺
回路部（Ｎｃｈ）、図６（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図６（ａ）はメモリセル内、図６（ｂ）は周辺
回路部（Ｎｃｈ）、図６（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図７】本発明の第１実施形態の後期工程を示す断面図
であり、図７（ａ）はメモリセル内、図７（ｂ）は周辺
回路部（Ｎｃｈ）、図７（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図７（ａ）はメモリセル内、図７（ｂ）は周辺
回路部（Ｎｃｈ）、図７（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図８】本発明の第１実施形態の最終工程を示す断面図
であり、図８（ａ）はメモリセル内、図８（ｂ）は周辺
回路部（Ｎｃｈ）、図８（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図８（ａ）はメモリセル内、図８（ｂ）は周辺
回路部（Ｎｃｈ）、図８（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図９】本発明の第２実施形態の主要工程を示す断面図
であり、図９（ａ）はメモリセル内、図９（ｂ）は周辺
回路部（Ｎｃｈ）、図９（ｃ）は周辺回路部（Ｐｃｈ）
である。
であり、図９（ａ）はメモリセル内、図９（ｂ）は周辺
回路部（Ｎｃｈ）、図９（ｃ）は周辺回路部（Ｐｃｈ）
である。
【図１０】本発明の第２実施形態の主要工程を示す断面
図であり、図１０（ａ）はメモリセル内、図１０（ｂ）
は周辺回路部（Ｎｃｈ）、図１０（ｃ）は周辺回路部
（Ｐｃｈ）である。
図であり、図１０（ａ）はメモリセル内、図１０（ｂ）
は周辺回路部（Ｎｃｈ）、図１０（ｃ）は周辺回路部
（Ｐｃｈ）である。
【図１１】本発明の第２実施形態の最終工程を示す断面
図であり、図１１（ａ）はメモリセル内、図１１（ｂ）
は周辺回路部（Ｎｃｈ）、図１１（ｃ）は周辺回路部
（Ｐｃｈ）である。
図であり、図１１（ａ）はメモリセル内、図１１（ｂ）
は周辺回路部（Ｎｃｈ）、図１１（ｃ）は周辺回路部
（Ｐｃｈ）である。
【図１２】第１従来例の初期工程を示す断面図であり、
図１２（ａ）はメモリセル内、図１２（ｂ）は周辺回路
部（Ｎｃｈ）、図１２（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１２（ａ）はメモリセル内、図１２（ｂ）は周辺回路
部（Ｎｃｈ）、図１２（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１３】第１従来例の初期工程を示す断面図であり、
図１３（ａ）はメモリセル内、図１３（ｂ）は周辺回路
部（Ｎｃｈ）、図１３（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１３（ａ）はメモリセル内、図１３（ｂ）は周辺回路
部（Ｎｃｈ）、図１３（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１４】第１従来例の中期工程を示す断面図であり、
図１４（ａ）はメモリセル内、図１４（ｂ）は周辺回路
部（Ｎｃｈ）、図１４（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１４（ａ）はメモリセル内、図１４（ｂ）は周辺回路
部（Ｎｃｈ）、図１４（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１５】第１従来例の中期工程を示す断面図であり、
図１５（ａ）はメモリセル内、図１５（ｂ）は周辺回路
部（Ｎｃｈ）、図１５（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１５（ａ）はメモリセル内、図１５（ｂ）は周辺回路
部（Ｎｃｈ）、図１５（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１６】第１従来例の主要工程を示す断面図であり、
図１６（ａ）はメモリセル内、図１６（ｂ）は周辺回路
部（Ｎｃｈ）、図１６（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１６（ａ）はメモリセル内、図１６（ｂ）は周辺回路
部（Ｎｃｈ）、図１６（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１７】第１従来例の主要工程を示す断面図であり、
図１７（ａ）はメモリセル内、図１７（ｂ）は周辺回路
部（Ｎｃｈ）、図１７（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１７（ａ）はメモリセル内、図１７（ｂ）は周辺回路
部（Ｎｃｈ）、図１７（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１８】第１従来例の後期工程を示す断面図であり、
図１８（ａ）はメモリセル内、図１８（ｂ）は周辺回路
部（Ｎｃｈ）、図１８（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１８（ａ）はメモリセル内、図１８（ｂ）は周辺回路
部（Ｎｃｈ）、図１８（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図１９】第１従来例の最終工程を示す断面図であり、
図１９（ａ）はメモリセル内、図１９（ｂ）は周辺回路
部（Ｎｃｈ）、図１９（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図１９（ａ）はメモリセル内、図１９（ｂ）は周辺回路
部（Ｎｃｈ）、図１９（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図２０】第２従来例の主要工程を示す断面図であり、
図２０（ａ）はメモリセル内、図２０（ｂ）は周辺回路
部（Ｎｃｈ）、図２０（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図２０（ａ）はメモリセル内、図２０（ｂ）は周辺回路
部（Ｎｃｈ）、図２０（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図２１】第２従来例の主要工程を示す断面図であり、
図２１（ａ）はメモリセル内、図２１（ｂ）は周辺回路
部（Ｎｃｈ）、図２１（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図２１（ａ）はメモリセル内、図２１（ｂ）は周辺回路
部（Ｎｃｈ）、図２１（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図２２】第２従来例の後期工程を示す断面図であり、
図２２（ａ）はメモリセル内、図２２（ｂ）は周辺回路
部（Ｎｃｈ）、図２２（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図２２（ａ）はメモリセル内、図２２（ｂ）は周辺回路
部（Ｎｃｈ）、図２２（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図２３】第２従来例の後期工程を示す断面図であり、
図２３（ａ）はメモリセル内、図２３（ｂ）は周辺回路
部（Ｎｃｈ）、図２３（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図２３（ａ）はメモリセル内、図２３（ｂ）は周辺回路
部（Ｎｃｈ）、図２３（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
【図２４】第２従来例の最終工程を示す断面図であり、
図２４（ａ）はメモリセル内、図２４（ｂ）は周辺回路
部（Ｎｃｈ）、図２４（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
図２４（ａ）はメモリセル内、図２４（ｂ）は周辺回路
部（Ｎｃｈ）、図２４（ｃ）は周辺回路部（Ｐｃｈ）で
ある。
１ Ｐ- 型半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ- 拡散層 ６ シリコン酸化膜 ７ 埋め込みシリコン酸化膜 ８ シリコン酸化膜サイドウォール ９ レジスト １０ Ｎ+ 拡散層 １１ Ｐ+ 拡散層 １２，１５，１９ 層間絶縁膜 １３，２０ 埋め込み導電膜 １４ ビット線 １６ キャパシタ下部電極 １７ キャパシタ絶縁膜 １８ キャパシタ上部電極 ２１ 低抵抗配線 ２２ シリコン窒化膜サイドウォール ２３ ゲート上チタンシリサイド膜 ２４ 拡散層上チタンシリサイド膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｙ 21/336
Claims (8)
- 【請求項１】 半導体基板上の第１の領域に一定のゲー
ト電極間隔を有する多数の第１のトランジスタを形成す
るとともに、前記半導体基板上の第２の領域に前記第１
のトランジスタよりも広いゲート電極間隔を有する多数
の第２のトランジスタを形成し、 これらの第１及び第２の領域の全面に一定の膜厚の絶縁
膜を被着し、 この絶縁膜全体をエッチングすることにより、前記第１
のトランジスタのゲート電極間には前記絶縁膜からなる
埋め込み層を形成するとともに、前記第２のトランジス
タのゲート電極には前記絶縁膜からなる側壁を形成す
る、 半導体装置の製造方法。 - 【請求項２】 前記絶縁膜の膜厚をＤとし、前記第１の
トランジスタのゲート電極間隔をＳとしたときに、 Ｓ＜２×Ｄ の関係が成り立つ、請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記第１のトランジスタのゲート電極間
には前記絶縁膜からなる埋め込み層を形成するととも
に、前記第１のトランジスタのゲート電極には前記絶縁
膜からなる側壁を形成した後に、 前記第１及び第２の領域の全面に金属膜を被着し、この
金属膜と前記半導体基板の母材とを加熱により反応させ
る、 請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記第１のトランジスタのゲート電極間
には前記絶縁膜からなる埋め込み層を形成するととも
に、前記第１のトランジスタのゲート電極には前記絶縁
膜からなる側壁を形成した後に、 前記第１及び第２の領域の全面に金属膜を被着し、この
金属膜と前記半導体基板の母材及び前記ゲート電極とを
加熱により反応させる、 請求項１又は２記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板の母材がシリコンであ
り、前記金属膜がチタン又は遷移金属元素である、請求
項３又は４記載の半導体装置の製造方法。 - 【請求項６】 前記ゲート電極がポリシリコン又はシリ
サイドからなる、請求項４記載の半導体装置の製造方
法。 - 【請求項７】 前記半導体装置がメモリ素子であり、前
記第１の領域がメモリセル内であり、前記第２の領域が
周辺回路部である、請求項１，２，３，４，５又は６記
載の半導体装置の製造方法。 - 【請求項８】 前記メモリ素子がＤＲＡＭである請求項
７記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161671A JP3061117B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体装置の製造方法 |
| KR1019980022703A KR100283269B1 (ko) | 1997-06-18 | 1998-06-17 | 반도체디바이스제조방법 |
| US09/098,526 US6127231A (en) | 1997-06-18 | 1998-06-17 | Method of making transistors in an IC including memory cells |
| CNB981029361A CN1135615C (zh) | 1997-06-18 | 1998-06-18 | 半导体器件制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161671A JP3061117B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118361A true JPH118361A (ja) | 1999-01-12 |
| JP3061117B2 JP3061117B2 (ja) | 2000-07-10 |
Family
ID=15739637
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161671A Expired - Fee Related JP3061117B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6127231A (ja) |
| JP (1) | JP3061117B2 (ja) |
| KR (1) | KR100283269B1 (ja) |
| CN (1) | CN1135615C (ja) |
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| US6815281B1 (en) | 1999-10-27 | 2004-11-09 | Nec Electronics Corporation | Method of manufacturing a semiconductor device having a memory cell section and an adjacent circuit section |
| JP2005333165A (ja) * | 2005-08-22 | 2005-12-02 | Nec Electronics Corp | 半導体装置 |
| JP2009200517A (ja) * | 2009-04-28 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2011044724A (ja) * | 2003-02-21 | 2011-03-03 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US8492813B2 (en) | 2003-02-21 | 2013-07-23 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
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| JP3623400B2 (ja) * | 1998-07-13 | 2005-02-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6645806B2 (en) | 2001-08-07 | 2003-11-11 | Micron Technology, Inc. | Methods of forming DRAMS, methods of forming access transistors for DRAM devices, and methods of forming transistor source/drain regions |
| US9716098B2 (en) * | 2015-09-04 | 2017-07-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
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|---|---|---|---|---|
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