JPH05335515A

JPH05335515A - 半導体記憶装置の製造方法

Info

Publication number: JPH05335515A
Application number: JP4166810A
Authority: JP
Inventors: Hideaki Kuroda; 英明黒田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-06-02
Filing date: 1992-06-02
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】信頼性が高くメモリセルのデータ保持特性も
優れている半導体記憶装置を少ないリソグラフィ工程で
製造する。【構成】周辺回路領域２３における層間絶縁膜２１、
４４を除去しているので周辺回路領域２３におけるコン
タクト孔の垂直段差が小さく、周辺回路領域２３のトラ
ンジスタのみをＬＤＤ構造にしてメモリセル領域１６の
トランジスタ１７は非ＬＤＤ構造にしているのでメモリ
セルに損傷が導入されない。そして、層間絶縁膜４４の
除去と、層間絶縁膜４４を除去する際のストッパになる
多結晶Ｓｉ膜３５の除去と、ＬＤＤ構造用の側壁２４を
形成するための層間絶縁膜２１に対する異方性エッチン
グとを、同一のレジスト４５をマスクにして行ってい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、ＤＲＡＭと称され
ている半導体記憶装置の製造方法に関するものである。

【０００２】

【従来の技術】ＤＲＡＭのメモリセルを構成するトラン
ジスタをＬＤＤ構造にすると、ＬＤＤスペーサとしての
ゲート電極の側壁を異方性エッチングで形成した時に半
導体基板に導入された損傷によって、メモリセルのデー
タ保持特性が低下する。そこで、センスアンプやデコー
ダ等が形成される周辺回路領域のトランジスタのみをＬ
ＤＤ構造にして、メモリセル領域のトランジスタは非Ｌ
ＤＤ構造にしたＤＲＡＭが考えられている。

【０００３】図１１〜１４は、この様に周辺回路領域の
トランジスタのみをＬＤＤ構造にした積層キャパシタ型
ＤＲＡＭの製造方法の一従来例を示している。この一従
来例では、図１１に示す様に、Ｓｉ基板１１の表面にＬ
ＯＣＯＳ法でＳｉＯ₂膜１２を形成して素子分離を行
い、ＳｉＯ₂膜１２に囲まれている素子活性領域の表面
にゲート酸化膜としてのＳｉＯ₂膜１３を形成する。

【０００４】そして、ポリサイド膜１４でゲート電極を
形成し、このポリサイド膜１４とＳｉＯ₂膜１２とをマ
スクにして不純物をイオン注入して、Ｎ^-型の拡散層１
５ａ〜１５ｄをＳｉ基板１１に形成する。以上で、メモ
リセル領域１６の非ＬＤＤ構造のトランジスタ１７が完
成し、メモリセル領域１６のポリサイド膜１４がワード
線になる。

【０００５】その後、層間絶縁膜２１を全面に堆積さ
せ、メモリセル領域１６のみを覆うレジスト２２をマス
クにして層間絶縁膜２１を異方性エッチングして、周辺
回路領域２３のポリサイド膜１４の側部に、層間絶縁膜
２１から成る側壁２４を形成する。

【０００６】次に、ポリサイド膜１４と側壁２４とＳｉ
Ｏ₂膜１２とレジスト２２とをマスクにして不純物２５
をイオン注入して、図１２に示す様に、Ｎ⁺型の拡散層
２６ａ、２６ｂを周辺回路領域２３のＳｉ基板１１に形
成する。以上で、周辺回路領域２３のＬＤＤ構造のトラ
ンジスタ２７が完成する。

【０００７】その後、レジスト２２を除去し、層間絶縁
膜３１を全面に堆積させ、拡散層１５ｂに達するコンタ
クト孔３２を層間絶縁膜３１、２１等に開孔する。そし
て、多結晶Ｓｉ膜３３で記憶ノード電極を形成し、誘電
体膜３４と多結晶Ｓｉ膜３５とを順次に全面に堆積さ
せ、レジスト３６をマスクにして多結晶Ｓｉ膜３５と誘
電体膜３４とをプレート電極のパターンに加工する。以
上で、メモリセル領域１６のキャパシタ３７が完成す
る。

【０００８】次に、図１３に示す様に、レジスト３６を
除去した後、ＳｉＯ₂膜４１と減圧ＣＶＤ法によるＳｉ
Ｎ膜４２とを順次に全面に堆積させ、レジスト４３をマ
スクにしてメモリセル領域１６のＳｉＮ膜４２を除去す
る。これは、メモリセル領域１６に対する水素化処理が
ＳｉＮ膜４２によって阻害されるのを防止するためであ
る。

【０００９】次に、図１４に示す様に、ＢＰＳＧ膜等の
層間絶縁膜４４を全面に堆積させ、メモリセル領域１６
のみを覆うレジスト４５をマスクにすると共にＳｉＮ膜
４２をストッパにして、周辺回路領域２３の層間絶縁膜
４４を等方性エッチングで除去する。そして、レジスト
４５を除去した後、ビット線やＡｌ配線等を形成して、
ＤＲＡＭを完成させる。

【００１０】

【発明が解決しようとする課題】ところが、図１１〜１
４に示した一従来例では、周辺回路領域２３のトランジ
スタ２７のみをＬＤＤ構造にするためのレジスト２２
と、プレート電極である多結晶Ｓｉ膜３５をパターニン
グするためのレジスト３６と、メモリセル領域１６のＳ
ｉＮ膜４２を除去するためのレジスト４３と、周辺回路
領域２３の層間絶縁膜４４を除去するためのレジスト４
５とを必要としている。従って、リソグラフィ工程が多
く、このＤＲＡＭを効率的には製造することができなか
った。

【００１１】これに対しては、メモリセル領域のトラン
ジスタもＬＤＤ構造にしたり（例えば、特開平３−１０
４１４０号公報）、メモリセル領域におけるプレート電
極のパターニングと周辺回路領域におけるＬＤＤ構造用
の側壁の形成とを同一のマスク層を用いて行ったりする
ことも考えられている。しかし、これらの製造方法で
も、上述の一従来例に比べてリソグラフィ工程が１つ少
なくなるだけである。

【００１２】しかも、メモリセル領域におけるプレート
電極のパターニングと周辺回路領域におけるＬＤＤ構造
用の側壁の形成とを同一のマスク層を用いて行うと、メ
モリセル領域のトランジスタとビット線とのコンタクト
部もＬＤＤ構造になって、このコンタクト部における段
差が大きくなる。このため、メモリセル領域の平坦度が
低下して、プレート電極のパターニングよりも後の加工
が難しくなる。

【００１３】また、上述の一従来例では、メモリセル領
域１６のトランジスタ１７と周辺回路領域２３のトラン
ジスタ２７との何れの拡散層１５ａ〜１５ｄ、２６ａ、
２６ｂも、キャパシタ３７の形成前に形成しているの
で、これらの拡散層１５ａ〜１５ｄ、２６ａ、２６ｂが
その後に受ける熱処理の時間が長い。従って、何れのト
ランジスタ１７、２７でも短チャネル効果が大きく、ゲ
ート長を短くすることができなくて、集積度の高いＤＲ
ＡＭを製造することができなかった。

【００１４】これに対しては、ＬＤＤ構造のトランジス
タにおけるＮ^-型の拡散層をキャパシタの形成前に形成
し、Ｎ⁺型やＰ⁺型の拡散層はキャパシタの形成後に形
成することも考えられている。しかし、Ｎチャネルトラ
ンジスタのチャネル長はＮ^-型の拡散層で決定されるの
で、この様な製造方法でも、短チャネル効果に対する対
策としては十分ではなかった。

【００１５】

【課題を解決するための手段】請求項１の半導体記憶装
置の製造方法は、メモリセル領域１６と周辺回路領域２
３とを有しており、トランジスタ１７とキャパシタ３７
とでメモリセルが構成されている半導体記憶装置の製造
方法において、前記メモリセル領域１６における前記ト
ランジスタ１７と前記周辺回路領域２３におけるトラン
ジスタ２７とのゲート電極１４上に第１の絶縁膜２１を
形成する工程と、前記キャパシタ３７のプレート電極３
５を前記周辺回路領域２３の前記第１の絶縁膜２１上に
残して前記メモリセル領域１６でのみパターニングする
工程と、前記プレート電極３５上に第２の絶縁膜４４を
形成する工程と、前記メモリセル領域１６のみを覆うマ
スク層４５をマスクにして、前記周辺回路領域２３にお
ける前記第２の絶縁膜４４と前記プレート電極３５とを
除去すると共に、前記第１の絶縁膜２１に対する異方性
エッチングを行ってこの第１の絶縁膜２１から成る側壁
２４を前記周辺回路領域２３における前記ゲート電極１
４の側部に形成する工程とを有している。

【００１６】請求項２の半導体記憶装置の製造方法は、
メモリセル領域１６と周辺回路領域２３とを有してお
り、トランジスタ１７とキャパシタ３７とでメモリセル
が構成されている半導体記憶装置の製造方法において、
前記メモリセル領域１６における前記トランジスタ１７
と前記周辺回路領域２３におけるトランジスタ２７との
ゲート電極１４上に第１の絶縁膜２１を形成する工程
と、前記第１の絶縁膜２１上に前記キャパシタ３７を形
成する工程と、前記キャパシタ３７上に第２の絶縁膜４
４を形成する工程と、前記メモリセル領域１６のみを覆
うマスク層４５をマスクにして前記周辺回路領域２３に
おける前記第１及び第２の絶縁膜２１、４４を除去する
と共に、前記周辺回路領域２３における前記トランジス
タ２７の前記ゲート電極１４と前記マスク層４５とをマ
スクにしてこのトランジスタ２７の拡散層１５ｃ、１５
ｄ、２６ａ、２６ｂを形成する工程とを有している。

【００１７】

【作用】請求項１の半導体記憶装置の製造方法では、周
辺回路領域２３における第１及び第２の絶縁膜２１、４
４を層間絶縁膜としては除去しているので、周辺回路領
域２３におけるコンタクト孔５４の垂直段差が小さく、
周辺回路領域２３における金属配線５５の段差被覆性が
高い。また、第１の絶縁膜２１から成る側壁２４を周辺
回路領域２３におけるゲート電極１４の側部に形成して
いるので、周辺回路領域２３のトランジスタ２７のみを
ＬＤＤ構造にすることができる。

【００１８】そして、この様に周辺回路領域２３のトラ
ンジスタ２７のみがＬＤＤ構造になり、メモリセル領域
１６のトランジスタ１７とビット線５５とのコンタクト
部はＬＤＤ構造にならないので、このコンタクト部にお
ける段差が大きくなることがない。このため、メモリセ
ル領域１６の平坦度が低下せず、プレート電極３５のパ
ターニングよりも後のメモリセル領域１６における加工
が容易である。

【００１９】一方、周辺回路領域２３における第２の絶
縁膜４４の除去と、この第２の絶縁膜４４を除去する際
のストッパになる周辺回路領域２３におけるプレート電
極３５の除去と、周辺回路領域２３における第１の絶縁
膜２１に対する異方性エッチングとを、同一のマスク層
４５をマスクにして行っているので、リソグラフィ工程
が少ない。

【００２０】請求項２の半導体記憶装置の製造方法で
は、周辺回路領域２３における第１及び第２の絶縁膜２
１、４４を除去しているので、周辺回路領域２３におけ
るコンタクト孔５４の垂直段差が小さく、周辺回路領域
２３における金属配線５５の段差被覆性が高い。

【００２１】また、キャパシタ３７上の第２の絶縁膜４
４上でメモリセル領域１６のみを覆うマスク層４５と周
辺回路領域２３におけるトランジスタ２７のゲート電極
１４とをマスクにしてこのトランジスタ２７の拡散層１
５ｃ、１５ｄ、２６ａ、２６ｂを形成しているので、こ
の拡散層１５ｃ、１５ｄ、２６ａ、２６ｂはキャパシタ
３７の形成後に形成され、キャパシタ３７の形成前に形
成される場合に比べて、拡散層１５ｃ、１５ｄ、２６
ａ、２６ｂがその後に受ける熱処理の時間が短い。従っ
て、周辺回路領域２３におけるトランジスタ２７の短チ
ャネル効果を軽減して、ゲート長を短くすることができ
る。

【００２２】一方、周辺回路領域２３における第１及び
第２の絶縁膜２１、４４の除去と、周辺回路領域２３に
おけるトランジスタ２７の拡散層１５ｃ、１５ｄ、２６
ａ、２６ｂの形成とを、同一のマスク層４５をマスクに
して行っているので、リソグラフィ工程が少ない。

【００２３】

【実施例】以下、積層キャパシタ型ＤＲＡＭの製造に適
用した本願の発明の第１及び第２実施例を、図１〜１０
を参照しながら説明する。なお、図１１〜１４に示した
一従来例と対応する構成部分には、同一の符号を付して
ある。

【００２４】図１〜４が、第１実施例を示している。こ
の第１実施例でも、Ｓｉ基板１１の表面にＬＯＣＯＳ法
等でＳｉＯ₂膜１２を形成して素子分離を行い、ＳｉＯ
₂膜１２に囲まれている素子活性領域の表面にゲート酸
化膜としてのＳｉＯ₂膜１３を形成する。

【００２５】そして、ＷやＭｏ等を含むポリサイド膜１
４でゲート電極を形成し、このポリサイド膜１４とＳｉ
Ｏ₂膜１２とをマスクにして、Ｓｉ基板１１に不純物５
１としてのＰｈｏｓを、２０〜４５ｋｅＶの加速エネル
ギで１０¹³ｃｍ^-2以上のドーズ量にイオン注入する。な
お、ポリサイド膜１４の代わりに多結晶Ｓｉ膜を用いて
もよい。その後、層間絶縁膜２１として、ＰＳＧ膜、Ｓ
ｉＯ₂膜、減圧ＣＶＤ法によるＳｉＮ膜またはこれらを
組み合わせたものを、数千Åの膜厚で全面に堆積させ
る。

【００２６】イオン注入した不純物５１はその後の熱処
理で拡散し、これによって、図２に示す様に、Ｎ^-型の
拡散層１５ａ〜１５ｄが形成されて、メモリセル領域１
６の非ＬＤＤ構造のトランジスタ１７が完成する。その
後、レジスト（図示せず）をマスクにした異方性エッチ
ングで、拡散層１５ｂに達するコンタクト孔３２を層間
絶縁膜２１等に開孔する。

【００２７】その後、コンタクト孔３２を介して拡散層
１５ｂにコンタクトする様に、減圧ＣＶＤ法で多結晶Ｓ
ｉ膜３３を堆積させる。そして、多結晶Ｓｉ膜３３に不
純物としてＡｓまたはＰｈｏｓを１０²⁰ｃｍ^-3以上の量
にドープした後、この多結晶Ｓｉ膜３３を記憶ノード電
極のパターンに加工する。

【００２８】その後、数ｎｍの膜厚のＳｉＮ膜を減圧Ｃ
ＶＤ法で全面に堆積させ、このＳｉＮ膜の表面を数ｎｍ
の厚さに酸化して、誘電体膜３４を形成する。そして、
不純物をドープした多結晶Ｓｉ膜３５と誘電体膜３４と
のうちでメモリセル領域１６におけるビット線とのコン
タクト部のみを除去する様に、これらの多結晶Ｓｉ膜３
５等をパターニングする。従って、周辺回路領域２３に
は全面に多結晶Ｓｉ膜３５等が残る。

【００２９】次に、図３に示す様に、数千Åの膜厚のＢ
ＰＳＧ膜である層間絶縁膜４４をＣＶＤ法で全面に堆積
させ、８００〜９００℃程度の温度の熱処理で層間絶縁
膜４４をフローさせて、メモリセル領域１６を平坦化す
る。なお、ＢＰＳＧ膜の代わりに、ＢＰＳＧ膜とＰＳＧ
膜との２層膜や、ＳｉＯ₂膜とＢＰＳＧ膜とＰＳＧ膜と
の３層膜等の複合膜を用いてもよい。また、ＣＶＤ法で
堆積させたＢＰＳＧ膜上にレジストを塗布し、これらの
レジストとＢＰＳＧ膜とをエッチバックして、平坦化を
行ってもよい。

【００３０】その後、メモリセル領域１６のみを覆うレ
ジスト４５をパターニングし、このレジスト４５をマス
クにすると共に周辺回路領域２３の全面に残しておいた
多結晶Ｓｉ膜３５をストッパにして、ＮＨ₄ＦとＨＦと
の混合液等で層間絶縁膜４４を等方性エッチングする。
そして更に、同じレジスト４５をマスクにして、多結晶
Ｓｉ膜３５と層間絶縁膜２１とを連続して異方性エッチ
ングする。以上で、メモリセル領域１６のキャパシタ３
７が完成すると共に、周辺回路領域２３のポリサイド膜
１４の側部に、層間絶縁膜２１から成る側壁２４が形成
される。

【００３１】次に、レジスト４５を除去した後、ポリサ
イド膜１４と側壁２４と層間絶縁膜４４等とをマスクに
して、周辺回路領域２３のうちでＮチャネル領域にはＡ
ｓをＰチャネル領域にはＢまたはＢＦ₂を夫々１０¹⁵ｃ
ｍ^-2以上のドーズ量にイオン注入して、図４に示す様
に、Ｎ⁺型の拡散層２６ａ、２６ｂとＰ⁺型の拡散層
（図示せず）とを形成する。以上で、周辺回路領域２３
のＬＤＤ構造のトランジスタ２７が完成する。

【００３２】その後、数百〜１０００Å程度の膜厚のＰ
ＳＧ膜またはＳｉＯ₂膜またはＰＳＧ膜とＳｉＮ膜との
２層膜等である層間絶縁膜５２をＣＶＤ法で全面に堆積
させ、拡散層１５ａ、２６ｂに達するコンタクト孔５
３、５４を層間絶縁膜５２、４４、２１等に開孔する。
そして、ＷやＭｏ等を含むポリサイド膜や高融点金属膜
等をパターニングして、ビット線５５を形成する。そし
て更に、層間絶縁膜（図示せず）を堆積させ、周辺回路
領域２３におけるＡｌ配線用のコンタクト孔（図示せ
ず）、Ａｌ配線（図示せず）及び表面保護膜（図示せ
ず）を形成して、ＤＲＡＭを完成させる。

【００３３】図１〜４に示した以上の様な第１実施例と
図１１〜１４に示した一従来例とを比較すると、この第
１実施例では２つのリソグラフィ工程が削減されてい
る。また、既述の別の従来例と比較しても、この第１実
施例では１つのリソグラフィ工程が削減されている。

【００３４】図５〜１０は、第２実施例を示している。
この第２実施例でも、ポリサイド膜１４でゲート電極を
形成するまでは、上述の第１実施例と実質的に同様の工
程を実行する。この第２実施例では、その後、乾燥Ｏ₂
雰囲気中で８００〜１０００℃程度の温度の熱酸化を行
って、数〜数十ｎｍの膜厚のＳｉＯ₂膜５６をポリサイ
ド膜１４の表面に成長させる。

【００３５】次に、図６に示す様に、数十ｎｍの膜厚の
多結晶Ｓｉ膜５７を減圧ＣＶＤ法で全面に堆積させ、周
辺回路領域２３のみを覆うレジスト４３を多結晶Ｓｉ膜
５７上でパターニングする。そして、レジスト４３をマ
スクにして、ＳｉＯ₂膜１２、１３、５６に対して高い
選択比で、多結晶Ｓｉ膜５７を等方性エッチングする。
その後、レジスト４３とポリサイド膜１４とＳｉＯ₂膜
１２とをマスクにして、Ｎ^-型の拡散層１５ａ、１５ｂ
を形成するための不純物６１としてＰｈｏｓまたはＡｓ
またはＳｂを、Ｓｉ基板１１に１０¹²〜１０¹⁴ｃｍ^-2の
ドーズ量にイオン注入する。

【００３６】次に、上述の第１実施例と同様の工程を経
て、図７に示す様に、多結晶Ｓｉ膜３５の堆積までを行
う。そして、この第２実施例では、この状態から直ちに
多結晶Ｓｉ膜３５をプレート電極のパターンに加工し
て、キャパシタ３７を完成させる。

【００３７】次に、再び上述の第１実施例と同様の工程
を経て、図８に示す様に、層間絶縁膜４４の等方性エッ
チングまでを行う。そして、この第２実施例では、この
状態から、レジスト４５をマスクにして、引き続き層間
絶縁膜２１と多結晶Ｓｉ膜５７とを等方性エッチングし
て除去する。その後、レジスト４３とポリサイド膜１４
とＳｉＯ₂膜１２とをマスクにして、Ｎ^-型の拡散層１
５ｃ、１５ｄを形成するための不純物６２としてＰｈｏ
ｓまたはＡｓを、Ｓｉ基板１１に１０¹²〜１０¹⁴ｃｍ^-2
のドーズ量にイオン注入する。

【００３８】次に、図９に示す様に、レジスト４５を除
去し、膜厚が数百ｎｍのＳｉＯ₂膜または多結晶Ｓｉ膜
をＣＶＤ法で全面に堆積させる。そして、これらのＳｉ
Ｏ₂膜等の全面をエッチバックして、周辺回路領域２３
のポリサイド膜１４の側部に、ＳｉＯ₂膜等からなる側
壁２４を形成する。

【００３９】その後、第１実施例と同様の工程を経て、
Ｎ⁺型の拡散層２６ａ、２６ｂとＰ⁺型の拡散層（図示
せず）とを周辺回路領域２３に形成し、更に図１０に示
す様に層間絶縁膜５２やビット線５５等を形成して、Ｄ
ＲＡＭを完成させる。

【００４０】以上の様な第２実施例では、図８からも明
らかな様に、メモリセル領域１６のキャパシタ３７を形
成した後に周辺回路領域２３のトランジスタ２７の拡散
層１５ｃ、１５ｄ、２６ａ、２６ｂを形成しているの
で、これらの拡散層１５ｃ、１５ｄ、２６ａ、２６ｂが
その後に受ける熱処理の時間が短い。従って、周辺回路
領域２３におけるトランジスタ２７の短チャネル効果を
軽減して、ゲート長を短くすることができる。

【００４１】

【発明の効果】請求項１の半導体記憶装置の製造方法で
は、周辺回路領域における金属配線の段差被覆性が高く
且つメモリセル領域における加工も容易であるので信頼
性が高く、しかも周辺回路領域のトランジスタのみをＬ
ＤＤ構造にすることができるのでメモリセルに損傷が導
入されなくてメモリセルのデータ保持特性が優れている
半導体記憶装置を製造することができるにも拘らず、リ
ソグラフィ工程が少ないのでこの半導体記憶装置を効率
的に製造することができる。

【００４２】請求項２の半導体記憶装置の製造方法で
は、周辺回路領域における金属配線の段差被覆性が高い
ので信頼性が高く且つ周辺回路領域におけるトランジス
タの短チャネル効果を軽減してゲート長を短くすること
ができるので集積度が高い半導体記憶装置を製造するこ
とができるにも拘らず、リソグラフィ工程が少ないので
この半導体記憶装置を効率的に製造することができ
る。。

【図面の簡単な説明】

【図１】本願の発明の第１実施例の最初の製造工程にあ
る積層キャパシタ型ＤＲＡＭの側断面図である。

【図２】図１に続く製造工程を示す側断面図である。

【図３】図２に続く製造工程を示す側断面図である。

【図４】図３に続く製造工程を示す側断面図である。

【図５】本願の発明の第２実施例の最初の製造工程にあ
る積層キャパシタ型ＤＲＡＭの側断面図である。

【図６】図５に続く製造工程を示す側断面図である。

【図７】図６に続く製造工程を示す側断面図である。

【図８】図７に続く製造工程を示す側断面図である。

【図９】図８に続く製造工程を示す側断面図である。

【図１０】図９に続く製造工程を示す側断面図である。

【図１１】本願の発明の一従来例の最初の製造工程にあ
る積層キャパシタ型ＤＲＡＭの側断面図である。

【図１２】図１１に続く製造工程を示す側断面図であ
る。

【図１３】図１２に続く製造工程を示す側断面図であ
る。

【図１４】図１３に続く製造工程を示す側断面図であ
る。

【符号の説明】

１４ポリサイド膜１５ｃ拡散層１５ｄ拡散層１６メモリセル領域１７トランジスタ２１層間絶縁膜２３周辺回路領域２４側壁２６ａ拡散層２６ｂ拡散層２７トランジスタ３５多結晶Ｓｉ膜３７キャパシタ４４層間絶縁膜４５レジスト

Claims

【特許請求の範囲】

【請求項１】メモリセル領域と周辺回路領域とを有し
ており、トランジスタとキャパシタとでメモリセルが構
成されている半導体記憶装置の製造方法において、前記メモリセル領域における前記トランジスタと前記周
辺回路領域におけるトランジスタとのゲート電極上に第
１の絶縁膜を形成する工程と、前記キャパシタのプレート電極を前記周辺回路領域の前
記第１の絶縁膜上に残して前記メモリセル領域でのみパ
ターニングする工程と、前記プレート電極上に第２の絶縁膜を形成する工程と、前記メモリセル領域のみを覆うマスク層をマスクにし
て、前記周辺回路領域における前記第２の絶縁膜と前記
プレート電極とを除去すると共に、前記第１の絶縁膜に
対する異方性エッチングを行ってこの第１の絶縁膜から
成る側壁を前記周辺回路領域における前記ゲート電極の
側部に形成する工程とを有する半導体記憶装置の製造方
法。
【請求項２】メモリセル領域と周辺回路領域とを有し
ており、トランジスタとキャパシタとでメモリセルが構
成されている半導体記憶装置の製造方法において、前記メモリセル領域における前記トランジスタと前記周
辺回路領域におけるトランジスタとのゲート電極上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記キャパシタを形成する工程
と、前記キャパシタ上に第２の絶縁膜を形成する工程と、前記メモリセル領域のみを覆うマスク層をマスクにして
前記周辺回路領域における前記第１及び第２の絶縁膜を
除去すると共に、前記周辺回路領域における前記トラン
ジスタの前記ゲート電極と前記マスク層とをマスクにし
てこのトランジスタの拡散層を形成する工程とを有する
半導体記憶装置の製造方法。