JPH0936319A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0936319A JPH0936319A JP7181613A JP18161395A JPH0936319A JP H0936319 A JPH0936319 A JP H0936319A JP 7181613 A JP7181613 A JP 7181613A JP 18161395 A JP18161395 A JP 18161395A JP H0936319 A JPH0936319 A JP H0936319A
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Abstract
(57)【要約】
【課題】ビット線とワード線の短絡およびビット線間の
短絡を確実に防止することができるセルフアラインコン
タクトの製造方法を提供する。 【解決手段】半導体基板１上のゲート絶縁膜２を介して
ワード線３および絶縁膜５を形成し、異方性エッチング
によりワード線３の側壁に絶縁膜６を除いて除去し、絶
縁膜９および１１を堆積し、これを開孔して孔の底にお
いてゲート絶縁膜２を露出し孔の側面において絶縁膜６
の一部を露出し、絶縁膜１２を堆積し、開孔部側壁に絶
縁膜１２を異方性エッチングにより残存させて残りの絶
縁膜１２を除去する。
短絡を確実に防止することができるセルフアラインコン
タクトの製造方法を提供する。 【解決手段】半導体基板１上のゲート絶縁膜２を介して
ワード線３および絶縁膜５を形成し、異方性エッチング
によりワード線３の側壁に絶縁膜６を除いて除去し、絶
縁膜９および１１を堆積し、これを開孔して孔の底にお
いてゲート絶縁膜２を露出し孔の側面において絶縁膜６
の一部を露出し、絶縁膜１２を堆積し、開孔部側壁に絶
縁膜１２を異方性エッチングにより残存させて残りの絶
縁膜１２を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴのコ
ンタクト孔の製造方法に関する。
ンタクト孔の製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化のためには、素子
の微細化のみならず、コンタクト孔とこのコンタクト孔
に隣接する配線層との間の間隔も小さくする必要があ
る。しかし、従来のリソグラフィー技術においてはコン
タクト孔と配線層のマスクの合わせずれが生じ、また、
プロセスのばらつきに起因してコンタクト孔の開口径が
ばらつく可能性もある。このため、これらのずれやばら
つき等を考慮してコンタクト孔と配線層の間に余裕をと
る必要があり、高集積化を妨げている。
の微細化のみならず、コンタクト孔とこのコンタクト孔
に隣接する配線層との間の間隔も小さくする必要があ
る。しかし、従来のリソグラフィー技術においてはコン
タクト孔と配線層のマスクの合わせずれが生じ、また、
プロセスのばらつきに起因してコンタクト孔の開口径が
ばらつく可能性もある。このため、これらのずれやばら
つき等を考慮してコンタクト孔と配線層の間に余裕をと
る必要があり、高集積化を妨げている。
【０００３】上記の問題を解決する方法として、“セル
フアラインーコンタクト技術”が提案されている（特開
平２−３０１２４）。これは、配線層の側面上に絶縁膜
の側壁（サイドウォール）を形成し、この側壁絶縁膜に
よりコンタクト孔と配線層の間の絶縁を確保するもので
ある。
フアラインーコンタクト技術”が提案されている（特開
平２−３０１２４）。これは、配線層の側面上に絶縁膜
の側壁（サイドウォール）を形成し、この側壁絶縁膜に
よりコンタクト孔と配線層の間の絶縁を確保するもので
ある。
【０００４】以下、ＤＲＡＭのメモリセルにおいて、２
つの隣接するワード線（ＷＬ）間にビット線（ＢＬ）コ
ンタクトを形成する時に、“セルフアライン−コンタク
ト技術”を適用した場合を、図３〜図７を用いて説明す
る。
つの隣接するワード線（ＷＬ）間にビット線（ＢＬ）コ
ンタクトを形成する時に、“セルフアライン−コンタク
ト技術”を適用した場合を、図３〜図７を用いて説明す
る。
【０００５】半導体基板１上にゲート酸化膜２を介し
て、ワード線３とワード線３上の絶縁膜５が形成され
る。このパターニングされたワード線３と絶縁膜５上
に、例えば減圧ＣＶＤ（Chemical Vapour Deposition）
により窒化膜（ＳｉＮ膜）６を堆積する（図３）。
て、ワード線３とワード線３上の絶縁膜５が形成され
る。このパターニングされたワード線３と絶縁膜５上
に、例えば減圧ＣＶＤ（Chemical Vapour Deposition）
により窒化膜（ＳｉＮ膜）６を堆積する（図３）。
【０００６】次に、ＲＩＥ（Reactive Ion Etching) 等
の異方性エッチングにより窒化膜６のエッチングを行
い、ワード線３および絶縁膜５の側壁にこの窒化膜６を
残存させて残りを除去する（図４）。
の異方性エッチングにより窒化膜６のエッチングを行
い、ワード線３および絶縁膜５の側壁にこの窒化膜６を
残存させて残りを除去する（図４）。
【０００７】この後、例えば減圧ＣＶＤにより窒化膜９
を堆積し、さらに多結晶シリコン膜１０、およびＢＰＳ
Ｇ膜（ボロンとリンを含有した絶縁膜）１１を堆積す
る。次にフォトレジスト７のマスクを形成し、通常のリ
ソグラフィー技術を用いてコンタクト孔のパターニング
を行い、ＢＰＳＧ膜１１を例えばＲＩＥを用いて除去す
る。この時、ＢＰＳＧ膜１１の下の多結晶シリコン膜１
０がエッチングストッパーとなり、ＢＰＳＧ膜１１の下
の絶縁膜５もエッチングされワード線３が露出すること
を防止する。さらに、例えばＣＤＥ（ケミカルドライエ
ッチング）等の等方性エッチングを用いて、露出した多
結晶シリコン膜１０を除去する（図５）。
を堆積し、さらに多結晶シリコン膜１０、およびＢＰＳ
Ｇ膜（ボロンとリンを含有した絶縁膜）１１を堆積す
る。次にフォトレジスト７のマスクを形成し、通常のリ
ソグラフィー技術を用いてコンタクト孔のパターニング
を行い、ＢＰＳＧ膜１１を例えばＲＩＥを用いて除去す
る。この時、ＢＰＳＧ膜１１の下の多結晶シリコン膜１
０がエッチングストッパーとなり、ＢＰＳＧ膜１１の下
の絶縁膜５もエッチングされワード線３が露出すること
を防止する。さらに、例えばＣＤＥ（ケミカルドライエ
ッチング）等の等方性エッチングを用いて、露出した多
結晶シリコン膜１０を除去する（図５）。
【０００８】次に、例えば温度９００℃の酸素雰囲気中
において熱処理を行い、ＢＰＳＧ膜１１の平坦化と、残
存する多結晶シリコン膜１０の酸化を行う。その後、ビ
ット線コンタクト領域の窒化膜９と酸化膜２を例えばＲ
ＩＥにより除去する（図６）。
において熱処理を行い、ＢＰＳＧ膜１１の平坦化と、残
存する多結晶シリコン膜１０の酸化を行う。その後、ビ
ット線コンタクト領域の窒化膜９と酸化膜２を例えばＲ
ＩＥにより除去する（図６）。
【０００９】この後、減圧ＣＶＤ法により多結晶シリコ
ン膜１３を堆積し、イオン注入法により多結晶シリコン
膜１３に不純物としてリンを添加する。さらにＤＣマグ
ネトロン・スパッタ法により、タングステンシリサイド
（ＷＳｉ）膜１４を堆積する。その後、タングステンシ
リサイド膜１４および多結晶シリコン膜１３を例えばＲ
ＩＥによりエッチングしてビット線を形成し、メモリセ
ルが完成する（図７）。
ン膜１３を堆積し、イオン注入法により多結晶シリコン
膜１３に不純物としてリンを添加する。さらにＤＣマグ
ネトロン・スパッタ法により、タングステンシリサイド
（ＷＳｉ）膜１４を堆積する。その後、タングステンシ
リサイド膜１４および多結晶シリコン膜１３を例えばＲ
ＩＥによりエッチングしてビット線を形成し、メモリセ
ルが完成する（図７）。
【００１０】
【発明が解決しようとする課題】このような従来方法に
おいては、コンタクト孔開口のためのＲＩＥにおいて、
一般にイオンスッパタリングの効果によりワード線３の
肩部のように突出した部分は他の部分より速くエッチン
グされる。このため、ワード線３の側壁窒化膜６の肩部
が局所的にエッチングされて、ワード線３が露出し、こ
の部分に直接堆積されるビット線１３と短絡してしま
う。
おいては、コンタクト孔開口のためのＲＩＥにおいて、
一般にイオンスッパタリングの効果によりワード線３の
肩部のように突出した部分は他の部分より速くエッチン
グされる。このため、ワード線３の側壁窒化膜６の肩部
が局所的にエッチングされて、ワード線３が露出し、こ
の部分に直接堆積されるビット線１３と短絡してしま
う。
【００１１】また、ＲＩＥのストッパーである多結晶シ
リコン膜１０の膜厚が十分に厚くない場合に、ＢＰＳＧ
膜１１のＲＩＥ時に、多結晶シリコン膜１０のピンホー
ルを通してワード線３上の窒化膜９および絶縁膜５がエ
ッチングされ、ワード線３が露出し、その上に直接堆積
されるビット線１３との間に短絡が発生する。
リコン膜１０の膜厚が十分に厚くない場合に、ＢＰＳＧ
膜１１のＲＩＥ時に、多結晶シリコン膜１０のピンホー
ルを通してワード線３上の窒化膜９および絶縁膜５がエ
ッチングされ、ワード線３が露出し、その上に直接堆積
されるビット線１３との間に短絡が発生する。
【００１２】一方、多結晶シリコン膜１０の膜厚が厚い
場合には、後の酸化工程において十分に酸化することが
できないため、導電性の多結晶シリコンとして残り、例
えば隣り合うビット線コンタクト間やその他様々なコン
タクト間において短絡の原因となる可能性がある。ま
た、多結晶シリコン膜１０を充分に酸化するために酸化
時間を長くすると、基板１中に先に形成されている拡散
層が深く拡散しすぎることにより、素子分離耐圧が劣化
するというような弊害が生じる。
場合には、後の酸化工程において十分に酸化することが
できないため、導電性の多結晶シリコンとして残り、例
えば隣り合うビット線コンタクト間やその他様々なコン
タクト間において短絡の原因となる可能性がある。ま
た、多結晶シリコン膜１０を充分に酸化するために酸化
時間を長くすると、基板１中に先に形成されている拡散
層が深く拡散しすぎることにより、素子分離耐圧が劣化
するというような弊害が生じる。
【００１３】さらに、一般にＢＰＳＧ膜１１はワード線
間の狭い空間に埋まりにくく、ボイドが発生しやすい。
このため、ビット線として多結晶シリコン膜１３を堆積
する前に、コンタクト孔内の基板上の自然酸化膜を除去
するための処理を行う時に、この処理液がボイド中に侵
入してワード線方向に溝を形成する可能性がある。この
ような溝内においては段差によりビット線の加工が困難
なため、ワード線方向に隣合うビット線間の短絡の原因
となる。
間の狭い空間に埋まりにくく、ボイドが発生しやすい。
このため、ビット線として多結晶シリコン膜１３を堆積
する前に、コンタクト孔内の基板上の自然酸化膜を除去
するための処理を行う時に、この処理液がボイド中に侵
入してワード線方向に溝を形成する可能性がある。この
ような溝内においては段差によりビット線の加工が困難
なため、ワード線方向に隣合うビット線間の短絡の原因
となる。
【００１４】本発明の目的は、ＤＲＡＭセルのビット線
コンタクトをワード線に対してセルフアラインに形成す
る工程において、ビット線とワード線の短絡を確実に防
止し、さらにビット線間の短絡も防止することができる
半導体装置の製造方法を提供することである。
コンタクトをワード線に対してセルフアラインに形成す
る工程において、ビット線とワード線の短絡を確実に防
止し、さらにビット線間の短絡も防止することができる
半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に導電膜を堆積する工程と、前記導電
膜上に第２の絶縁膜を堆積する工程と、前記第２の絶縁
膜上に配線のパターンを有するレジストを形成する工程
と、前記レジストをマスクに前記第２の絶縁膜および前
記導電膜を異方性エッチングにより除去して前記第１の
絶縁膜を露出し残存する導電膜により配線層を形成する
工程と、露出した前記第１の絶縁膜と残存する前記第２
の絶縁膜上に第３の絶縁膜を堆積する工程と、前記第３
の絶縁膜を異方性エッチングにより前記第２の絶縁膜と
導電膜の側壁を除いて除去する工程と、前記第１の絶縁
膜と前記第２の絶縁膜と前記第３の絶縁膜との上に第４
の絶縁膜を堆積する工程と、前記第４の絶縁膜を開孔し
て孔の底において前記第１の絶縁膜を露出し孔の側面に
おいて前記第３の絶縁膜を露出する工程と、露出した前
記第１の絶縁膜と前記第３の絶縁膜および第４の絶縁膜
上に第５の絶縁膜を堆積する工程と、異方性エッチング
により前記開孔部の側壁に前記第５の絶縁膜を残存させ
て残りの第５の絶縁膜を除去する工程とを具備すること
を特徴とする。
達成するために、本発明による半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜上に導電膜を堆積する工程と、前記導電
膜上に第２の絶縁膜を堆積する工程と、前記第２の絶縁
膜上に配線のパターンを有するレジストを形成する工程
と、前記レジストをマスクに前記第２の絶縁膜および前
記導電膜を異方性エッチングにより除去して前記第１の
絶縁膜を露出し残存する導電膜により配線層を形成する
工程と、露出した前記第１の絶縁膜と残存する前記第２
の絶縁膜上に第３の絶縁膜を堆積する工程と、前記第３
の絶縁膜を異方性エッチングにより前記第２の絶縁膜と
導電膜の側壁を除いて除去する工程と、前記第１の絶縁
膜と前記第２の絶縁膜と前記第３の絶縁膜との上に第４
の絶縁膜を堆積する工程と、前記第４の絶縁膜を開孔し
て孔の底において前記第１の絶縁膜を露出し孔の側面に
おいて前記第３の絶縁膜を露出する工程と、露出した前
記第１の絶縁膜と前記第３の絶縁膜および第４の絶縁膜
上に第５の絶縁膜を堆積する工程と、異方性エッチング
により前記開孔部の側壁に前記第５の絶縁膜を残存させ
て残りの第５の絶縁膜を除去する工程とを具備すること
を特徴とする。
【００１６】
【発明の実施の形態】本発明による半導体装置の製造方
法では、上面の第２の絶縁膜および側壁の第３の絶縁膜
によりワード線を構成する配線層を覆った後に層間絶縁
膜である第４の絶縁膜を堆積する。この後、コンタクト
孔を開孔するためにこの第４の絶縁膜をエッチングする
時に、このコンタクト孔をワード線と余裕なくパターニ
ングすると、第２の絶縁膜および第３の絶縁膜の一部も
エッチングされてワード線が露出されてしまい、コンタ
クト孔に充填した導電性材料と接触して短絡を生じる危
険がある。しかし、第５の絶縁膜を堆積して異方性エッ
チングにより開孔されたコンタクト孔の側壁部分に第５
の絶縁膜を残すことによって、露出したワード線にビッ
ト線を構成する堆積された導電性材料が直接接触するこ
とを防止することができる。このようにして、ワード線
に対してセルフアラインにコンタクト孔を形成すること
が可能となる。
法では、上面の第２の絶縁膜および側壁の第３の絶縁膜
によりワード線を構成する配線層を覆った後に層間絶縁
膜である第４の絶縁膜を堆積する。この後、コンタクト
孔を開孔するためにこの第４の絶縁膜をエッチングする
時に、このコンタクト孔をワード線と余裕なくパターニ
ングすると、第２の絶縁膜および第３の絶縁膜の一部も
エッチングされてワード線が露出されてしまい、コンタ
クト孔に充填した導電性材料と接触して短絡を生じる危
険がある。しかし、第５の絶縁膜を堆積して異方性エッ
チングにより開孔されたコンタクト孔の側壁部分に第５
の絶縁膜を残すことによって、露出したワード線にビッ
ト線を構成する堆積された導電性材料が直接接触するこ
とを防止することができる。このようにして、ワード線
に対してセルフアラインにコンタクト孔を形成すること
が可能となる。
【００１７】以下、本発明の実施の形態について図面を
参照して説明する。図１の（ａ）〜（ｄ）は本発明によ
る第１の実施の形態を説明する工程断面図である。前記
従来の工程と同様に、半導体基板１を例えば酸化するこ
とにより基板１上に第１の絶縁膜としてゲート絶縁膜２
を形成し、この絶縁膜２上に導電膜として多結晶シリコ
ン膜３を堆積し、さらに第２の絶縁膜として絶縁膜５を
堆積する。絶縁膜５上に配線のパターンを有するレジス
トを形成し、このレジストをマスクに前記絶縁膜５およ
び多結晶シリコン膜３をエッチングしてゲート絶縁膜を
露出し配線層としてワード線３とワード線３上の絶縁膜
５を形成する。このパターニングされたワード線３と絶
縁膜５の側壁に第３の絶縁膜として例えば窒化膜６を残
存させる（図１の（ａ））。
参照して説明する。図１の（ａ）〜（ｄ）は本発明によ
る第１の実施の形態を説明する工程断面図である。前記
従来の工程と同様に、半導体基板１を例えば酸化するこ
とにより基板１上に第１の絶縁膜としてゲート絶縁膜２
を形成し、この絶縁膜２上に導電膜として多結晶シリコ
ン膜３を堆積し、さらに第２の絶縁膜として絶縁膜５を
堆積する。絶縁膜５上に配線のパターンを有するレジス
トを形成し、このレジストをマスクに前記絶縁膜５およ
び多結晶シリコン膜３をエッチングしてゲート絶縁膜を
露出し配線層としてワード線３とワード線３上の絶縁膜
５を形成する。このパターニングされたワード線３と絶
縁膜５の側壁に第３の絶縁膜として例えば窒化膜６を残
存させる（図１の（ａ））。
【００１８】この後、例えば減圧ＣＶＤにより窒化膜９
を堆積する。この後、従来のように多結晶シリコン膜を
堆積しないで、窒化膜９上に直接、ＢＰＳＧ膜１１を堆
積する。これらの窒化膜９およびＢＰＳＧ膜が第４の絶
縁膜に相当する。また窒化膜９はＢＰＳＧ膜１１から酸
化膜２を通ってボロンが基板中へ拡散することを防止す
るためのものである。通常のリソグラフィー技術を用い
て、コンタクト孔のパターニングを行い、ＢＰＳＧ膜１
１および窒化膜９を例えばＲＩＥにより除去する（図１
の（ｂ））。
を堆積する。この後、従来のように多結晶シリコン膜を
堆積しないで、窒化膜９上に直接、ＢＰＳＧ膜１１を堆
積する。これらの窒化膜９およびＢＰＳＧ膜が第４の絶
縁膜に相当する。また窒化膜９はＢＰＳＧ膜１１から酸
化膜２を通ってボロンが基板中へ拡散することを防止す
るためのものである。通常のリソグラフィー技術を用い
て、コンタクト孔のパターニングを行い、ＢＰＳＧ膜１
１および窒化膜９を例えばＲＩＥにより除去する（図１
の（ｂ））。
【００１９】次に、第５の絶縁膜として、例えば減圧Ｃ
ＶＤにより窒化膜１２を堆積し、例えばＲＩＥ等の異方
性エッチングによりエッチングを行い、ＢＰＳＧ膜１１
および窒化膜９の側壁に窒化膜１２を残存させる（図１
の（ｃ））。この時、図１の（ｃ）に示すように窒化膜
１２は窒化膜６上に残存するように窒化膜１２の堆積膜
厚を適宜設定する必要がある。このように膜厚を選ぶこ
とによりコンタクト孔開孔のためのＲＩＥにおいて窒化
膜６の肩部がエッチングされてワード線３が露出してい
る場合にも、窒化膜１２により覆うことが可能である。
ＶＤにより窒化膜１２を堆積し、例えばＲＩＥ等の異方
性エッチングによりエッチングを行い、ＢＰＳＧ膜１１
および窒化膜９の側壁に窒化膜１２を残存させる（図１
の（ｃ））。この時、図１の（ｃ）に示すように窒化膜
１２は窒化膜６上に残存するように窒化膜１２の堆積膜
厚を適宜設定する必要がある。このように膜厚を選ぶこ
とによりコンタクト孔開孔のためのＲＩＥにおいて窒化
膜６の肩部がエッチングされてワード線３が露出してい
る場合にも、窒化膜１２により覆うことが可能である。
【００２０】この後は従来と同様に、例えば減圧ＣＶＤ
により多結晶シリコン膜１３を堆積し、イオン注入法に
より多結晶シリコン膜１３に不純物としてリンを添加す
る。さらにＤＣマグネトロン・スパッタ法により、タン
グステンシリサイド（ＷＳｉ）膜１４を堆積する。その
後、タングステンシリサイド膜１４および多結晶シリコ
ン膜１３を例えばＲＩＥによりエッチングしてビット線
を形成し、メモリセルが完成する（図１の（ｄ））。
により多結晶シリコン膜１３を堆積し、イオン注入法に
より多結晶シリコン膜１３に不純物としてリンを添加す
る。さらにＤＣマグネトロン・スパッタ法により、タン
グステンシリサイド（ＷＳｉ）膜１４を堆積する。その
後、タングステンシリサイド膜１４および多結晶シリコ
ン膜１３を例えばＲＩＥによりエッチングしてビット線
を形成し、メモリセルが完成する（図１の（ｄ））。
【００２１】このような実施の形態によれば、窒化膜１
２を窒化膜６上に残存させるために、それより以前のコ
ンタクト孔開孔のためのＲＩＥにおいて窒化膜６の肩部
がエッチングされてワード線３が露出している場合に
も、窒化膜１２により覆い、ワード線３とビット線１３
の短絡を防止することが可能である。
２を窒化膜６上に残存させるために、それより以前のコ
ンタクト孔開孔のためのＲＩＥにおいて窒化膜６の肩部
がエッチングされてワード線３が露出している場合に
も、窒化膜１２により覆い、ワード線３とビット線１３
の短絡を防止することが可能である。
【００２２】さらに上記の理由により、コンタクト開孔
のためのＲＩＥを充分に長い時間行うことができるた
め、従来のように多結晶シリコン膜１０において一度エ
ッチングをストップさせ、多結晶シリコン膜１０はＣＤ
Ｅにより除去し、ＲＩＥは最後の窒化膜９を除去する時
間だけ行うというような複雑な工程を必要としない。さ
らに、この多結晶シリコン膜１０を酸化するための熱工
程を必要としないため、この熱工程により拡散層が伸び
て素子分離耐圧が劣化するというような問題はない。ま
た、酸化が充分行われないために多結晶シリコン膜１０
が残存し、これに起因してコンタクト間の短絡が発生す
るという問題を防止することができる。
のためのＲＩＥを充分に長い時間行うことができるた
め、従来のように多結晶シリコン膜１０において一度エ
ッチングをストップさせ、多結晶シリコン膜１０はＣＤ
Ｅにより除去し、ＲＩＥは最後の窒化膜９を除去する時
間だけ行うというような複雑な工程を必要としない。さ
らに、この多結晶シリコン膜１０を酸化するための熱工
程を必要としないため、この熱工程により拡散層が伸び
て素子分離耐圧が劣化するというような問題はない。ま
た、酸化が充分行われないために多結晶シリコン膜１０
が残存し、これに起因してコンタクト間の短絡が発生す
るという問題を防止することができる。
【００２３】また、コンタクト孔の側壁を窒化膜１２で
覆っているため、ビット線１３を堆積する前に行われる
自然酸化膜除去のための処理により、ＢＰＳＧ膜のボイ
ドが拡大して溝を形成し、この溝内のおけるビット線の
加工が困難なためにビット線間の短絡を招くというよう
な問題を防止することができる。
覆っているため、ビット線１３を堆積する前に行われる
自然酸化膜除去のための処理により、ＢＰＳＧ膜のボイ
ドが拡大して溝を形成し、この溝内のおけるビット線の
加工が困難なためにビット線間の短絡を招くというよう
な問題を防止することができる。
【００２４】次に、本発明による第２の実施の形態につ
いて図２の（ａ）〜（ｄ）を用いて説明する。第１の実
施の形態と同様に、半導体基板１上にゲート酸化膜２を
介して、ワード線３とワード線３上の絶縁膜５を形成
し、このパターニングされたワード線３と絶縁膜５の側
壁に窒化膜６を残存させる（図１の（ａ））。
いて図２の（ａ）〜（ｄ）を用いて説明する。第１の実
施の形態と同様に、半導体基板１上にゲート酸化膜２を
介して、ワード線３とワード線３上の絶縁膜５を形成
し、このパターニングされたワード線３と絶縁膜５の側
壁に窒化膜６を残存させる（図１の（ａ））。
【００２５】この後、例えば減圧ＣＶＤにより窒化膜９
を堆積し、さらに多結晶シリコン膜１０、およびＢＰＳ
Ｇ膜（ボロンとリンを含有した絶縁膜）１１を堆積す
る。通常のリソグラフィー技術を用いてコンタクト孔の
パターニングを行い、ＢＰＳＧ膜１１を例えばＲＩＥを
用いて除去する。この時、従来と同様にＢＰＳＧ膜１１
の下の多結晶シリコン膜１０がエッチングストッパーと
なり、ＢＰＳＧ膜１１の下の絶縁膜５がエッチングされ
てワード線３が露出することを防止する。さらに、例え
ばＣＤＥ等の等方性エッチングを用いて、露出した多結
晶シリコン膜１０を除去する。この後、従来のように熱
処理を行わないで、例えばＲＩＥにより窒化膜９を除去
する（図１の（ｂ））。
を堆積し、さらに多結晶シリコン膜１０、およびＢＰＳ
Ｇ膜（ボロンとリンを含有した絶縁膜）１１を堆積す
る。通常のリソグラフィー技術を用いてコンタクト孔の
パターニングを行い、ＢＰＳＧ膜１１を例えばＲＩＥを
用いて除去する。この時、従来と同様にＢＰＳＧ膜１１
の下の多結晶シリコン膜１０がエッチングストッパーと
なり、ＢＰＳＧ膜１１の下の絶縁膜５がエッチングされ
てワード線３が露出することを防止する。さらに、例え
ばＣＤＥ等の等方性エッチングを用いて、露出した多結
晶シリコン膜１０を除去する。この後、従来のように熱
処理を行わないで、例えばＲＩＥにより窒化膜９を除去
する（図１の（ｂ））。
【００２６】次に、例えば減圧ＣＶＤにより窒化膜１２
を堆積し、例えばＲＩＥ等の異方性エッチングによりエ
ッチングを行い、ＢＰＳＧ膜１１、多結晶シリコン膜１
０、窒化膜９および窒化膜６の側壁に窒化膜１２を残存
させる（図１の（ｃ））。この時、第１の実施の形態と
同様に、窒化膜１２が窒化膜６上に残存するように窒化
膜１２の堆積膜厚を適宜設定する必要がある。
を堆積し、例えばＲＩＥ等の異方性エッチングによりエ
ッチングを行い、ＢＰＳＧ膜１１、多結晶シリコン膜１
０、窒化膜９および窒化膜６の側壁に窒化膜１２を残存
させる（図１の（ｃ））。この時、第１の実施の形態と
同様に、窒化膜１２が窒化膜６上に残存するように窒化
膜１２の堆積膜厚を適宜設定する必要がある。
【００２７】この後は従来と同様に、例えば減圧ＣＶＤ
により多結晶シリコン膜１３を堆積し、イオン注入法に
より多結晶シリコン膜１３に不純物としてリンを添加す
る。さらにＤＣマグネトロン・スパッタ法により、タン
グステンシリサイド（ＷＳｉ）膜１４を堆積する。その
後、タングステンシリサイド膜１４および多結晶シリコ
ン膜１３を例えばＲＩＥによりエッチングしてビット線
を形成し、メモリセルが完成する（図１の（ｄ））。
により多結晶シリコン膜１３を堆積し、イオン注入法に
より多結晶シリコン膜１３に不純物としてリンを添加す
る。さらにＤＣマグネトロン・スパッタ法により、タン
グステンシリサイド（ＷＳｉ）膜１４を堆積する。その
後、タングステンシリサイド膜１４および多結晶シリコ
ン膜１３を例えばＲＩＥによりエッチングしてビット線
を形成し、メモリセルが完成する（図１の（ｄ））。
【００２８】上記第２の実施の形態によれば、第１の実
施の形態と同様に、窒化膜１２を窒化膜６上に残存させ
るために、その前のコンタクト孔開孔のためのＲＩＥに
おいて窒化膜６の肩部がエッチングされてワード線３が
露出している場合にも、窒化膜１２により覆い、ワード
線３とビット線１３の短絡を防止することが可能であ
る。
施の形態と同様に、窒化膜１２を窒化膜６上に残存させ
るために、その前のコンタクト孔開孔のためのＲＩＥに
おいて窒化膜６の肩部がエッチングされてワード線３が
露出している場合にも、窒化膜１２により覆い、ワード
線３とビット線１３の短絡を防止することが可能であ
る。
【００２９】さらに第２の実施の形態によれば、従来と
同様に多結晶シリコン膜１０において一度エッチングを
ストップさせ、多結晶シリコン膜１０はＣＤＥにより除
去し、ＲＩＥは最後の窒化膜９を除去する時間だけ行
う。このため、第１の実施の形態に比べて、窒化膜６が
ＲＩＥにさらされる時間が少ないので、ワード線が露出
する確率を小さくすることができ、よりマージンの高い
製造方法となっている。
同様に多結晶シリコン膜１０において一度エッチングを
ストップさせ、多結晶シリコン膜１０はＣＤＥにより除
去し、ＲＩＥは最後の窒化膜９を除去する時間だけ行
う。このため、第１の実施の形態に比べて、窒化膜６が
ＲＩＥにさらされる時間が少ないので、ワード線が露出
する確率を小さくすることができ、よりマージンの高い
製造方法となっている。
【００３０】また、コンタクト孔の側壁部分が窒化膜１
２により覆われていて、残存する多結晶シリコン膜１０
はこの窒化膜１２によりコンタクト内のビット線と絶縁
されているため、ビット線コンタクト間の短絡を防止す
るために多結晶シリコン膜を酸化する必要がない。した
がって、この酸化工程により拡散層が伸びて素子分離耐
圧が劣化するというような問題がない。
２により覆われていて、残存する多結晶シリコン膜１０
はこの窒化膜１２によりコンタクト内のビット線と絶縁
されているため、ビット線コンタクト間の短絡を防止す
るために多結晶シリコン膜を酸化する必要がない。した
がって、この酸化工程により拡散層が伸びて素子分離耐
圧が劣化するというような問題がない。
【００３１】さらに、コンタクト孔の側壁を窒化膜１２
で覆っているため、第１の実施の形態と同様に、ＢＰＳ
Ｇ膜のボイドに起因したビット線間の短絡を防止するこ
とができる。
で覆っているため、第１の実施の形態と同様に、ＢＰＳ
Ｇ膜のボイドに起因したビット線間の短絡を防止するこ
とができる。
【００３２】
【発明の効果】以上のように本発明による半導体装置の
製造方法では、ＤＲＡＭセルのビット線コンタクトをワ
ード線に対してセルフアラインに形成する工程におい
て、ビット線とワード線の短絡を確実に防止し、さらに
ビット線間の短絡も防止することができる半導体装置の
製造方法を提供することができる。
製造方法では、ＤＲＡＭセルのビット線コンタクトをワ
ード線に対してセルフアラインに形成する工程におい
て、ビット線とワード線の短絡を確実に防止し、さらに
ビット線間の短絡も防止することができる半導体装置の
製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態を示す図。
【図２】本発明による第２の実施の形態を示す図。
【図３】従来の半導体装置の製造方法を示す図。
【図４】従来の半導体装置の製造方法を示す図。
【図５】従来の半導体装置の製造方法を示す図。
【図６】従来の半導体装置の製造方法を示す図。
【図７】従来の半導体装置の製造方法を示す図。
１…半導体基板、２…ゲート絶縁膜、３…ワード線、
５、６…絶縁膜、９、１２…窒化膜、１０、１３…多結
晶シリコン膜、１１…ＢＰＳＧ膜、１４…タングステン
シリサイド膜、１５…酸化膜
５、６…絶縁膜、９、１２…窒化膜、１０、１３…多結
晶シリコン膜、１１…ＢＰＳＧ膜、１４…タングステン
シリサイド膜、１５…酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336
Claims (4)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に導電膜を堆積する工程
と、前記導電膜上に第２の絶縁膜を堆積する工程と、前
記第２の絶縁膜上に配線のパターンを有するレジストを
形成する工程と、前記レジストをマスクに前記第２の絶
縁膜および前記導電膜を異方性エッチングにより除去し
て前記第１の絶縁膜を露出し残存する導電膜により配線
層を形成する工程と、露出した前記第１の絶縁膜と残存
する前記第２の絶縁膜上に第３の絶縁膜を堆積する工程
と、前記第３の絶縁膜を異方性エッチングにより前記第
２の絶縁膜と導電膜の側壁を除いて除去する工程と、前
記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜
との上に第４の絶縁膜を堆積する工程と、前記第４の絶
縁膜を開孔して孔の底において前記第１の絶縁膜を露出
し孔の側面において前記第３の絶縁膜を露出する工程
と、露出した前記第１の絶縁膜と前記第３の絶縁膜およ
び第４の絶縁膜上に第５の絶縁膜を堆積する工程と、異
方性エッチングにより前記開孔部の側壁に前記第５の絶
縁膜を残存させて残りの第５の絶縁膜を除去する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第５の絶縁膜は窒化膜であることを
特徴とする前記請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第４の絶縁膜は窒化膜と酸化膜とに
より構成される前記請求項１または２記載の半導体装置
の製造方法。 - 【請求項４】 前記第４の絶縁膜は窒化膜と多結晶シリ
コン膜と酸化膜とにより構成される前記請求項１または
２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181613A JPH0936319A (ja) | 1995-07-18 | 1995-07-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181613A JPH0936319A (ja) | 1995-07-18 | 1995-07-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936319A true JPH0936319A (ja) | 1997-02-07 |
Family
ID=16103871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7181613A Pending JPH0936319A (ja) | 1995-07-18 | 1995-07-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936319A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521938B2 (en) | 1997-12-04 | 2003-02-18 | Kabushiki Kaisha Toshiba | Dynamic-type semiconductor memory device |
| KR20130046339A (ko) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법 |
| JP2016028462A (ja) * | 2009-12-30 | 2016-02-25 | インテル コーポレイション | トランジスタ及びその製造方法 |
-
1995
- 1995-07-18 JP JP7181613A patent/JPH0936319A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521938B2 (en) | 1997-12-04 | 2003-02-18 | Kabushiki Kaisha Toshiba | Dynamic-type semiconductor memory device |
| JP2016028462A (ja) * | 2009-12-30 | 2016-02-25 | インテル コーポレイション | トランジスタ及びその製造方法 |
| KR20130046339A (ko) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | 자기 정렬 콘택 형성 기술을 이용한 집적 회로 장치의 제조 방법 |
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