JPH05275367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05275367A JPH05275367A JP6713092A JP6713092A JPH05275367A JP H05275367 A JPH05275367 A JP H05275367A JP 6713092 A JP6713092 A JP 6713092A JP 6713092 A JP6713092 A JP 6713092A JP H05275367 A JPH05275367 A JP H05275367A
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Abstract
(57)【要約】
【目的】 この発明は、セルフアライン−コンタクト技
術に準ずる方法で、配線層相互間の絶縁性が良好となる
コンタクト孔を形成できる半導体装置の製造方法を提供
しようとするものである。 【構成】 第１の導電膜(14)上に障壁層(16,18) を形成
し、障壁層(16,18) および導電膜(14)を一括してパタ−
ニングし、第１の配線層パタ−ン(22)を形成する。次い
で、配線層パタ−ン(22)を覆うように絶縁膜(28)を形成
する。次に半導体基板(10)に到達する開口部(34)を、障
壁層(16,18) をエッチングの障壁に用いて形成する。次
に開口部(34)の側壁上にサイドウォ−ル(38A) を形成す
る。次に開口部を(34)介して基板(10)にコンタクトされ
る第２の配線層(40)を形成するようにしている。
術に準ずる方法で、配線層相互間の絶縁性が良好となる
コンタクト孔を形成できる半導体装置の製造方法を提供
しようとするものである。 【構成】 第１の導電膜(14)上に障壁層(16,18) を形成
し、障壁層(16,18) および導電膜(14)を一括してパタ−
ニングし、第１の配線層パタ−ン(22)を形成する。次い
で、配線層パタ−ン(22)を覆うように絶縁膜(28)を形成
する。次に半導体基板(10)に到達する開口部(34)を、障
壁層(16,18) をエッチングの障壁に用いて形成する。次
に開口部(34)の側壁上にサイドウォ−ル(38A) を形成す
る。次に開口部を(34)介して基板(10)にコンタクトされ
る第２の配線層(40)を形成するようにしている。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に係わり、特に配線層パタ−ンに対して自己整合的にコ
ンタクト孔を形成する半導体装置の製造方法に関する。
に係わり、特に配線層パタ−ンに対して自己整合的にコ
ンタクト孔を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、内部配線層
パタ−ン相互間に形成するコンタクト孔とこの孔に隣接
する配線層パタ−ンとの間にデザイン的な余裕が得られ
にくくなってきている。
パタ−ン相互間に形成するコンタクト孔とこの孔に隣接
する配線層パタ−ンとの間にデザイン的な余裕が得られ
にくくなってきている。
【０００３】また、従来のリソグラフィ技術では、コン
タクト孔と配線層パタ−ンとの間にマスクズレを考慮し
た合わせ余裕や、孔の開口径ばらつきの余裕まで含める
必要があり、デザイン的にも微細化の妨げともなってい
る。
タクト孔と配線層パタ−ンとの間にマスクズレを考慮し
た合わせ余裕や、孔の開口径ばらつきの余裕まで含める
必要があり、デザイン的にも微細化の妨げともなってい
る。
【０００４】上記問題の対策として、配線層パタ−ンの
側面上に、絶縁膜で成る側壁（サイドウォ−ル）を設
け、この配線層パタ−ンとコンタクト孔とを互いに絶縁
する、いわゆる“セルフアライン−コンタクト技術”が
開発されてきた。従来の一般的な“セルフアライン−コ
ンタクト技術”は、特開平２−３０１２４号公報に開示
されている。この公報に開示されている“セルフアライ
ン−コンタクト技術”は、概略的に次のようなものであ
る。
側面上に、絶縁膜で成る側壁（サイドウォ−ル）を設
け、この配線層パタ−ンとコンタクト孔とを互いに絶縁
する、いわゆる“セルフアライン−コンタクト技術”が
開発されてきた。従来の一般的な“セルフアライン−コ
ンタクト技術”は、特開平２−３０１２４号公報に開示
されている。この公報に開示されている“セルフアライ
ン−コンタクト技術”は、概略的に次のようなものであ
る。
【０００５】ポリシリコン膜とＣＶＤシリコン酸化膜と
を一括してパタ−ニングし、シリコン基板上に内部配線
層（以下、ゲ−トと称す）を含むパタ−ンを得る。次い
で、ゲ−トを含むパタ−ンの側面上にＣＶＤシリコン酸
化膜で成るサイドウォ−ルを形成する。次いで、ゲ−ト
を含むパタ−ン上およびサイドウォ−ル上をそれぞれ含
み基板上に、シリコン窒化膜、ポリシリコン膜を順次形
成する。このポリシコン膜は、後に開口部（以下、コン
タクト孔と称す）を形成する際のエッチング障壁、すな
わち、ストッパ層となる。次いで、ポリシリコン膜上
に、ボロン−リン−シリケ−トガラス（以下、ＢＰＳＧ
と称す）膜を形成する。次いで、ポリシリコン膜をエッ
チング障壁に用いて、ＢＰＳＧ膜をＲＩＥ法によりパタ
−ニングし、ゲ−トを含むパタ−ン相互間の基板表面に
実質的に達するコンタクト孔を得る。次いで、このコン
タクト孔より、シリコン窒化膜をエッチング障壁に用い
て、ポリシリコン膜をＣＤＥ法により除去する。次い
で、シリコン窒化膜を酸化障壁に用いて、ポリシリコン
膜を熱酸化させながら、ＢＰＳＧ膜をリフロ−する。次
いで、コンタクト孔より、ＢＰＳＧ膜をエッチング障壁
に用いて、シリコン窒化膜および基板表面に形成された
酸化膜をＲＩＥ法により除去する。次いで、コンタクト
孔内を含みＢＰＳＧ膜上に、アルミニウム合金膜を形成
し、このアルミニウム合金膜をパタ−ニングすることに
より、基板に接続される内部配線層を形成する。しか
し、上記のような“セルフアライン−コンタクト技術”
では次のような問題があった。
を一括してパタ−ニングし、シリコン基板上に内部配線
層（以下、ゲ−トと称す）を含むパタ−ンを得る。次い
で、ゲ−トを含むパタ−ンの側面上にＣＶＤシリコン酸
化膜で成るサイドウォ−ルを形成する。次いで、ゲ−ト
を含むパタ−ン上およびサイドウォ−ル上をそれぞれ含
み基板上に、シリコン窒化膜、ポリシリコン膜を順次形
成する。このポリシコン膜は、後に開口部（以下、コン
タクト孔と称す）を形成する際のエッチング障壁、すな
わち、ストッパ層となる。次いで、ポリシリコン膜上
に、ボロン−リン−シリケ−トガラス（以下、ＢＰＳＧ
と称す）膜を形成する。次いで、ポリシリコン膜をエッ
チング障壁に用いて、ＢＰＳＧ膜をＲＩＥ法によりパタ
−ニングし、ゲ−トを含むパタ−ン相互間の基板表面に
実質的に達するコンタクト孔を得る。次いで、このコン
タクト孔より、シリコン窒化膜をエッチング障壁に用い
て、ポリシリコン膜をＣＤＥ法により除去する。次い
で、シリコン窒化膜を酸化障壁に用いて、ポリシリコン
膜を熱酸化させながら、ＢＰＳＧ膜をリフロ−する。次
いで、コンタクト孔より、ＢＰＳＧ膜をエッチング障壁
に用いて、シリコン窒化膜および基板表面に形成された
酸化膜をＲＩＥ法により除去する。次いで、コンタクト
孔内を含みＢＰＳＧ膜上に、アルミニウム合金膜を形成
し、このアルミニウム合金膜をパタ−ニングすることに
より、基板に接続される内部配線層を形成する。しか
し、上記のような“セルフアライン−コンタクト技術”
では次のような問題があった。
【０００６】すなわち、サイドウォ−ルを形成した後に
層間絶縁膜を形成し、この層間絶縁膜をＲＩＥ法により
エッチングしてコンタクト孔を得る。このため、ゲ−ト
の絶縁性に最も重要な影響を与える絶縁膜、すなわち、
サイドウォ−ルがエッチングに用いるイオンにさらされ
る機会が生じ、その残膜の制御が困難となる。もし、サ
イドウォ−ルが薄くなり過ぎると、後に形成される配線
層とゲ−トとの間に電気的なリ−クパスが生じ、絶縁不
良を起こす。
層間絶縁膜を形成し、この層間絶縁膜をＲＩＥ法により
エッチングしてコンタクト孔を得る。このため、ゲ−ト
の絶縁性に最も重要な影響を与える絶縁膜、すなわち、
サイドウォ−ルがエッチングに用いるイオンにさらされ
る機会が生じ、その残膜の制御が困難となる。もし、サ
イドウォ−ルが薄くなり過ぎると、後に形成される配線
層とゲ−トとの間に電気的なリ−クパスが生じ、絶縁不
良を起こす。
【０００７】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みてなされたもので、その目的は、セルフアラ
イン−コンタクト技術に準ずる方法で、配線層相互間の
絶縁性が良好となるコンタクト孔を形成できる半導体装
置の製造方法を提供することにある。
な点に鑑みてなされたもので、その目的は、セルフアラ
イン−コンタクト技術に準ずる方法で、配線層相互間の
絶縁性が良好となるコンタクト孔を形成できる半導体装
置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この発明に係わる半導体
装置の製造方法は、第１の導電膜上に、障壁層を形成
し、前記障壁層および第１の導電膜を一括してパタ−ニ
ングし、第１の配線層パタ−ンを形成する。次いで、前
記第１の配線層パタ−ンを覆うように前記基板の表面上
方に、第２の絶縁膜を形成する。次いで、前記半導体基
板に到達する開口部を、前記障壁層をエッチングの障壁
に用いて前記第１、第２の絶縁膜を貫通させて形成し、
この開口部の側壁上に、第３の絶縁膜で成るサイドウォ
−ルを形成する。次いで、前記開口部を介して前記基板
にコンタクトされる第２の配線層パタ−ンを形成するよ
うにしたことを特徴とする。
装置の製造方法は、第１の導電膜上に、障壁層を形成
し、前記障壁層および第１の導電膜を一括してパタ−ニ
ングし、第１の配線層パタ−ンを形成する。次いで、前
記第１の配線層パタ−ンを覆うように前記基板の表面上
方に、第２の絶縁膜を形成する。次いで、前記半導体基
板に到達する開口部を、前記障壁層をエッチングの障壁
に用いて前記第１、第２の絶縁膜を貫通させて形成し、
この開口部の側壁上に、第３の絶縁膜で成るサイドウォ
−ルを形成する。次いで、前記開口部を介して前記基板
にコンタクトされる第２の配線層パタ−ンを形成するよ
うにしたことを特徴とする。
【０００９】また、前記障壁層を第１の物質で成る第１
の物質膜とこの第１の物質と異なる第２の物質で成る第
２の物質膜とを積み重ねて形成するようにしたことを特
徴とする。
の物質膜とこの第１の物質と異なる第２の物質で成る第
２の物質膜とを積み重ねて形成するようにしたことを特
徴とする。
【００１０】また、前記第１の物質には絶縁性を有する
物質が選ばれ、前記第２の物質には少なくとも活性化さ
せることによって絶縁性を示す物質が選ばれ、前記開口
部を形成した後、前記第２の物質を活性化させる工程を
さらに具備することを特徴とする。
物質が選ばれ、前記第２の物質には少なくとも活性化さ
せることによって絶縁性を示す物質が選ばれ、前記開口
部を形成した後、前記第２の物質を活性化させる工程を
さらに具備することを特徴とする。
【００１１】また、前記活性化させる工程は熱処理工程
であり、前記第２の絶縁膜は熱処理によりリフロ−され
る物質を含み、前記熱処理工程で前記第２の物質を活性
化させるとともに前記第２の絶縁膜をリフロ−するよう
にしたことを特徴とする。
であり、前記第２の絶縁膜は熱処理によりリフロ−され
る物質を含み、前記熱処理工程で前記第２の物質を活性
化させるとともに前記第２の絶縁膜をリフロ−するよう
にしたことを特徴とする。
【００１２】
【作用】上記のような半導体装置の製造方法にあって
は、第２の絶縁膜に開口部を形成してから、第３の絶縁
膜で成るサイドウォ−ルを形成するようにしている。こ
のため、サイドウォ−ルが第２の絶縁膜に開口部を形成
する際に用いるエッチャントにされされなくなる。この
ため、サイドウォ−ルの残膜の制御性が向上し、常に、
充分な膜厚を残すことができる。従って、配線層パタ−
ン相互間の絶縁性を向上できる。さらに、前記障壁層
が、第１の物質で成る膜とこの第１の物質と異なる第２
の物質で成る膜とが積み重ねて形成される。
は、第２の絶縁膜に開口部を形成してから、第３の絶縁
膜で成るサイドウォ−ルを形成するようにしている。こ
のため、サイドウォ−ルが第２の絶縁膜に開口部を形成
する際に用いるエッチャントにされされなくなる。この
ため、サイドウォ−ルの残膜の制御性が向上し、常に、
充分な膜厚を残すことができる。従って、配線層パタ−
ン相互間の絶縁性を向上できる。さらに、前記障壁層
が、第１の物質で成る膜とこの第１の物質と異なる第２
の物質で成る膜とが積み重ねて形成される。
【００１３】このような方法によれば、第１のエッチャ
ントに対してはいずれかの一方の膜が、また第１のエッ
チャントと異なる第２のエッチャントに対しては他方の
膜がというようにそれぞれエッチング耐性を発揮させる
ことが可能であり、障壁層のエッチング耐性を全体的に
強化することができる。
ントに対してはいずれかの一方の膜が、また第１のエッ
チャントと異なる第２のエッチャントに対しては他方の
膜がというようにそれぞれエッチング耐性を発揮させる
ことが可能であり、障壁層のエッチング耐性を全体的に
強化することができる。
【００１４】さらに、前記第１の物質には絶縁性を有す
る物質を選び、前記第２の物質には活性化することによ
って絶縁性を示す物質を選ぶ。そして、前記開口部を形
成した後、前記第２の物質を活性化させる。
る物質を選び、前記第２の物質には活性化することによ
って絶縁性を示す物質を選ぶ。そして、前記開口部を形
成した後、前記第２の物質を活性化させる。
【００１５】このような方法によれば、第２の物質に導
電性を有する物質が選ばれたとしても、この第２の物質
が少なくとも活性化させることによって絶縁性を示す物
質であっても、活性化させることにより絶縁体化させる
ことができる。障壁層を介して第２の配線層パタ−ンど
うしが短絡する問題を解消できる。
電性を有する物質が選ばれたとしても、この第２の物質
が少なくとも活性化させることによって絶縁性を示す物
質であっても、活性化させることにより絶縁体化させる
ことができる。障壁層を介して第２の配線層パタ−ンど
うしが短絡する問題を解消できる。
【００１６】このような方法を実現できる物質には、シ
リコン、ハフニウム、タンタル、ジルコニウム、タング
ステン−シリサイド、モリブデン−シリサイド、ハフニ
ウム−シリサイド、タンタル−シリサイド、ジルコニウ
ム−シリサイドがある。これらの物質の場合、前記活性
化は酸化である。上記物質を酸化させると、その抵抗値
を絶縁体と同等まで上げることができる。
リコン、ハフニウム、タンタル、ジルコニウム、タング
ステン−シリサイド、モリブデン−シリサイド、ハフニ
ウム−シリサイド、タンタル−シリサイド、ジルコニウ
ム−シリサイドがある。これらの物質の場合、前記活性
化は酸化である。上記物質を酸化させると、その抵抗値
を絶縁体と同等まで上げることができる。
【００１７】また、前記活性化させる工程を熱処理工程
とし、前記第２の絶縁膜は熱処理によりリフロ−される
物質を含むようにしている。そして、この熱処理工程で
前記第２の物質を活性化させるとともに前記第２の絶縁
膜をリフロ−するようにしている。これによれば、第２
の物質の活性化工程と第２の絶縁膜のリフロ−工程とを
一つの工程に集約することができ、工程を簡略化でき
る。
とし、前記第２の絶縁膜は熱処理によりリフロ−される
物質を含むようにしている。そして、この熱処理工程で
前記第２の物質を活性化させるとともに前記第２の絶縁
膜をリフロ−するようにしている。これによれば、第２
の物質の活性化工程と第２の絶縁膜のリフロ−工程とを
一つの工程に集約することができ、工程を簡略化でき
る。
【００１８】
【実施例】以下、図面を参照して、この発明を実施例に
より説明する。この説明において、全図にわたり共通部
分には共通の参照符号を付し、重複する説明は避けるも
のとする。
より説明する。この説明において、全図にわたり共通部
分には共通の参照符号を付し、重複する説明は避けるも
のとする。
【００１９】図１〜図９は、この発明の第１の実施例に
係わる半導体装置の製造方法に従って工程順に示す断面
図である。なお、実施例は、この発明が適用される装置
として、ダイナミック型ＲＡＭのメモリセルにおけるビ
ット線コンタクト部を一例に用いて説明する。
係わる半導体装置の製造方法に従って工程順に示す断面
図である。なお、実施例は、この発明が適用される装置
として、ダイナミック型ＲＡＭのメモリセルにおけるビ
ット線コンタクト部を一例に用いて説明する。
【００２０】まず、Ｐ型シリコン基板１０の表面を熱酸
化し、約１００オングストロ−ムの厚みを有するゲ−ト
酸化膜１２を得る。次いで、ゲ−ト酸化膜１２上に、減
圧ＣＶＤ法（以下、ＬＰＣＶＤ法と称す）により、約３
０００オングストロ−ムの厚みを有するポリシリコン膜
１４を堆積する。次いで、ポリシリコン膜１４に、ＰＯ
Ｃｌ3 をソ−スとした気相拡散法により、リンを拡散
し、ポリシリコン膜１４を導電体化（Ｎ型化）する。次
いで、ポリシリコン膜１４上に、ＬＰＣＶＤ法により、
約３０００オングストロ−ムの厚みを有するシリコン酸
化膜（ＳｉＯ2 ）１６を堆積する。次いで、シリコン酸
化膜１６上に、ＬＰＣＶＤ法により、約２００オングス
トロ−ムの厚みを有するポリシリコン膜１８を堆積する
（図１）。
化し、約１００オングストロ−ムの厚みを有するゲ−ト
酸化膜１２を得る。次いで、ゲ−ト酸化膜１２上に、減
圧ＣＶＤ法（以下、ＬＰＣＶＤ法と称す）により、約３
０００オングストロ−ムの厚みを有するポリシリコン膜
１４を堆積する。次いで、ポリシリコン膜１４に、ＰＯ
Ｃｌ3 をソ−スとした気相拡散法により、リンを拡散
し、ポリシリコン膜１４を導電体化（Ｎ型化）する。次
いで、ポリシリコン膜１４上に、ＬＰＣＶＤ法により、
約３０００オングストロ−ムの厚みを有するシリコン酸
化膜（ＳｉＯ2 ）１６を堆積する。次いで、シリコン酸
化膜１６上に、ＬＰＣＶＤ法により、約２００オングス
トロ−ムの厚みを有するポリシリコン膜１８を堆積する
（図１）。
【００２１】次いで、ポリシリコン膜１８上に、フォト
レジストを塗布し、フォトリソグラフィ法により、この
フォトレジストをエッチングし、ゲ−ト（ワ−ド線）に
対応したレジストパタ−ン２０を形成する。次いで、レ
ジストパタ−ン２０をマスクとして、ポリシリコン膜１
８、シリコン酸化膜１６、Ｎ型ポリシリコン膜１４、ゲ
−ト酸化膜１２を順次、ＲＩＥ法によりエッチングす
る。これにより、Ｎ型ポリシリコン膜１４で成るゲ−ト
とシリコン酸化膜１６およびポリシリコン膜１８で成る
障壁層とを含む配線層パタ−ン２２が得られる。次い
で、配線層パタ−ン２２をマスクとして、Ｎ型の不純物
イオン、例えばヒ素（Ａｓ）イオンをＰ型基板１０内に
注入し、トランジスタのソ−ス／ドレインとなるＮ型の
不純物層２４を得る（図２）。
レジストを塗布し、フォトリソグラフィ法により、この
フォトレジストをエッチングし、ゲ−ト（ワ−ド線）に
対応したレジストパタ−ン２０を形成する。次いで、レ
ジストパタ−ン２０をマスクとして、ポリシリコン膜１
８、シリコン酸化膜１６、Ｎ型ポリシリコン膜１４、ゲ
−ト酸化膜１２を順次、ＲＩＥ法によりエッチングす
る。これにより、Ｎ型ポリシリコン膜１４で成るゲ−ト
とシリコン酸化膜１６およびポリシリコン膜１８で成る
障壁層とを含む配線層パタ−ン２２が得られる。次い
で、配線層パタ−ン２２をマスクとして、Ｎ型の不純物
イオン、例えばヒ素（Ａｓ）イオンをＰ型基板１０内に
注入し、トランジスタのソ−ス／ドレインとなるＮ型の
不純物層２４を得る（図２）。
【００２２】次いで、レジストパタ−ン２０を除去した
後、上記配線層パタ−ン２２を覆うように、ＬＰＣＶＤ
法により、約５００オングストロ−ムの厚みを有するシ
リコン酸化膜（ＳｉＯ2 ）２６、約５０００オングスト
ロ−ムの厚みを有するＢＰＳＧ膜２８を順次形成する。
シリコン酸化膜２６およびＢＰＳＧ膜２８は、層間絶縁
膜として機能する（図３）。
後、上記配線層パタ−ン２２を覆うように、ＬＰＣＶＤ
法により、約５００オングストロ−ムの厚みを有するシ
リコン酸化膜（ＳｉＯ2 ）２６、約５０００オングスト
ロ−ムの厚みを有するＢＰＳＧ膜２８を順次形成する。
シリコン酸化膜２６およびＢＰＳＧ膜２８は、層間絶縁
膜として機能する（図３）。
【００２３】次いで、フォトレジストを塗布し、フォト
リソグラフィ法により、このフォトレジストをエッチン
グし、配線層パタ−ン２２相互間上に窓３２を有するレ
ジストパタ−ン３０を形成する。この時、窓３２は、例
えば配線層パタ−ン２２相互間の幅より拡い幅を有する
ように形成され、窓３２の側壁３１は配線層パタ−ン２
２上方に配置される（図４）。
リソグラフィ法により、このフォトレジストをエッチン
グし、配線層パタ−ン２２相互間上に窓３２を有するレ
ジストパタ−ン３０を形成する。この時、窓３２は、例
えば配線層パタ−ン２２相互間の幅より拡い幅を有する
ように形成され、窓３２の側壁３１は配線層パタ−ン２
２上方に配置される（図４）。
【００２４】次いで、レジストパタ−ン３０をマスクと
して、ＢＰＳＧ膜２８およびシリコン酸化膜２６を順
次、例えばＣＨＦ3 ／ＣＯイオンをエッチャントとした
ＲＩＥ法によりエッチングし、パタ−ン２２相互間にお
ける基板１０（図中ではＮ型不純物層２４）上に達する
開口部３３を得る。この時、ＢＰＳＧ膜２８やＳｉＯ2
に比べてポリシリコン膜１８のエッチング速度は１／６
０以下と十分遅いため、ポリシリコン膜１８はエッチン
グの障壁となる。よって、ポリシリコン膜１８下のシリ
コン酸化膜１６およびＮ型ポリシリコン膜１４で成るゲ
−トはエッチングされない。この後、レジストパタ−ン
３０を除去する（図５）。
して、ＢＰＳＧ膜２８およびシリコン酸化膜２６を順
次、例えばＣＨＦ3 ／ＣＯイオンをエッチャントとした
ＲＩＥ法によりエッチングし、パタ−ン２２相互間にお
ける基板１０（図中ではＮ型不純物層２４）上に達する
開口部３３を得る。この時、ＢＰＳＧ膜２８やＳｉＯ2
に比べてポリシリコン膜１８のエッチング速度は１／６
０以下と十分遅いため、ポリシリコン膜１８はエッチン
グの障壁となる。よって、ポリシリコン膜１８下のシリ
コン酸化膜１６およびＮ型ポリシリコン膜１４で成るゲ
−トはエッチングされない。この後、レジストパタ−ン
３０を除去する（図５）。
【００２５】次いで、ポリシリコン膜１８を、温度７０
０℃以上、例えば温度８５０℃の水素燃焼酸化法により
全て酸化し、酸化物（ＳｉＯ2 ）１８Ａに変え、絶縁体
化する。また、ＢＰＳＧ膜２８は、熱酸化時の温度７０
０℃以上の熱によってリフロ−される。さらに、開口部
３３内に露出する基板１０（図中ではＮ型不純物層２
４）上には、約１５０オングストロ−ムの厚みを有する
シリコン酸化膜（ＳｉＯ2 ）３６が形成され、ポリシリ
コン膜１４の側面上にも酸化物１４Ａが形成される。
（図６）。
０℃以上、例えば温度８５０℃の水素燃焼酸化法により
全て酸化し、酸化物（ＳｉＯ2 ）１８Ａに変え、絶縁体
化する。また、ＢＰＳＧ膜２８は、熱酸化時の温度７０
０℃以上の熱によってリフロ−される。さらに、開口部
３３内に露出する基板１０（図中ではＮ型不純物層２
４）上には、約１５０オングストロ−ムの厚みを有する
シリコン酸化膜（ＳｉＯ2 ）３６が形成され、ポリシリ
コン膜１４の側面上にも酸化物１４Ａが形成される。
（図６）。
【００２６】次いで、開口部３３内を含み基板１０の上
方全面に、ＬＰＣＶＤ法により、約２０００オングスト
ロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）３８
を形成する（図７）。
方全面に、ＬＰＣＶＤ法により、約２０００オングスト
ロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）３８
を形成する（図７）。
【００２７】次いで、シリコン窒化膜３８をＲＩＥ法に
よりエッチバックし、コンタクト孔３４を形成する。こ
の時、開口部３３内に露出した配線層パタ−ン２２の側
壁上にはシリコン窒化膜３８が残り、サイドウォ−ル絶
縁膜３８Ａが形成される。また、酸化膜３６も除去され
ることにより、コンタクト孔３４内には基板１０（図中
ではＮ型不純物層２４）の表面が露出する（図８）。
よりエッチバックし、コンタクト孔３４を形成する。こ
の時、開口部３３内に露出した配線層パタ−ン２２の側
壁上にはシリコン窒化膜３８が残り、サイドウォ−ル絶
縁膜３８Ａが形成される。また、酸化膜３６も除去され
ることにより、コンタクト孔３４内には基板１０（図中
ではＮ型不純物層２４）の表面が露出する（図８）。
【００２８】次いで、コンタクト孔３４内を含み基板１
０の上方全面に、スパッタ法により、シリコンおよび銅
を含むアルミニウム合金をスパッタし、アルミニウム合
金膜を得る。次いで、フォトリソグラフィ法により、ビ
ット線等の配線層パタ−ンを有するレジストパタ−ン
（図示せず）を形成し、このパタ−ンをマスクとして、
アルミニウム合金膜を、ＲＩＥ法によりエッチングし、
ビット線４０等のアルミニウム合金で成る内部配線層を
形成する。この後、レジストパタ−ンを除去する（図
９）。図１０〜図１６は、この発明の第２の実施例に係
わる半導体装置の製造方法に従って工程順に示す断面図
である。
０の上方全面に、スパッタ法により、シリコンおよび銅
を含むアルミニウム合金をスパッタし、アルミニウム合
金膜を得る。次いで、フォトリソグラフィ法により、ビ
ット線等の配線層パタ−ンを有するレジストパタ−ン
（図示せず）を形成し、このパタ−ンをマスクとして、
アルミニウム合金膜を、ＲＩＥ法によりエッチングし、
ビット線４０等のアルミニウム合金で成る内部配線層を
形成する。この後、レジストパタ−ンを除去する（図
９）。図１０〜図１６は、この発明の第２の実施例に係
わる半導体装置の製造方法に従って工程順に示す断面図
である。
【００２９】図１〜図３を参照して説明した方法と同様
な方法により、ＢＰＳＧ膜２８まで形成した後、このＢ
ＰＳＧ膜２８を温度８５０℃の窒素雰囲気中にてリフロ
−し、ＢＰＳＧ膜２８の表面を平坦化する（図１０）。
な方法により、ＢＰＳＧ膜２８まで形成した後、このＢ
ＰＳＧ膜２８を温度８５０℃の窒素雰囲気中にてリフロ
−し、ＢＰＳＧ膜２８の表面を平坦化する（図１０）。
【００３０】次いで、配線層パタ−ン２２相互間上に窓
３２を有するレジストパタ−ン３０を形成する。この
時、窓３２は、例えば配線層パタ−ン２２相互間の幅よ
り拡い幅を有するよう、窓３２の側壁３１が配線層パタ
−ン２２上方に配置されて形成される（図１１）。
３２を有するレジストパタ−ン３０を形成する。この
時、窓３２は、例えば配線層パタ−ン２２相互間の幅よ
り拡い幅を有するよう、窓３２の側壁３１が配線層パタ
−ン２２上方に配置されて形成される（図１１）。
【００３１】次いで、図５を参照して説明した方法と同
様な方法により、配線層パタ−ン２２相互間における基
板１０（図中ではＮ型不純物層２４）上に達するコンタ
クト孔３４を形成する（図１２）。
様な方法により、配線層パタ−ン２２相互間における基
板１０（図中ではＮ型不純物層２４）上に達するコンタ
クト孔３４を形成する（図１２）。
【００３２】次いで、温度８５０℃の水素燃焼酸化法に
より、ポリシリコン膜１８を酸化し、少なくとも開口部
３３内に露出するポリシリコン膜１８を酸化物１８Ａに
変え、絶縁体化する。この時、開口部３３内に露出する
基板１０（図中ではＮ型不純物層２４）上には酸化膜３
６が、またポリシリコン膜１４の側面上には酸化物１４
Ａがそれぞれ形成される。（図１３）。次いで、図７を
参照して説明した方法と同様な方法により、開口部３３
内を含み基板１０の上方全面に、シリコン窒化膜３８を
形成する（図１４）。
より、ポリシリコン膜１８を酸化し、少なくとも開口部
３３内に露出するポリシリコン膜１８を酸化物１８Ａに
変え、絶縁体化する。この時、開口部３３内に露出する
基板１０（図中ではＮ型不純物層２４）上には酸化膜３
６が、またポリシリコン膜１４の側面上には酸化物１４
Ａがそれぞれ形成される。（図１３）。次いで、図７を
参照して説明した方法と同様な方法により、開口部３３
内を含み基板１０の上方全面に、シリコン窒化膜３８を
形成する（図１４）。
【００３３】次いで、図８を参照して説明した方法と同
様な方法により、シリコン窒化膜３８をエッチバック
し、コンタクト孔３４を形成する。この時、配線層パタ
−ン２２の側壁上、およびＢＰＳＧ膜２８の側壁上には
それぞれ、シリコン窒化膜３８が残り、サイドウォ−ル
絶縁膜３８Ａ、３８Ｂが形成される。また、酸化膜３６
も除去されることにより、コンタクト孔３４内には基板
１０（図中ではＮ型不純物層２４）の表面が露出する
（図１５）。
様な方法により、シリコン窒化膜３８をエッチバック
し、コンタクト孔３４を形成する。この時、配線層パタ
−ン２２の側壁上、およびＢＰＳＧ膜２８の側壁上には
それぞれ、シリコン窒化膜３８が残り、サイドウォ−ル
絶縁膜３８Ａ、３８Ｂが形成される。また、酸化膜３６
も除去されることにより、コンタクト孔３４内には基板
１０（図中ではＮ型不純物層２４）の表面が露出する
（図１５）。
【００３４】次いで、図９を参照して説明した方法と同
様な方法により、コンタクト孔３４を介してＮ型不純物
層２４にコンタクトされるビット線４０等のアルミニウ
ム合金で成る内部配線層を形成する（図１６）。
様な方法により、コンタクト孔３４を介してＮ型不純物
層２４にコンタクトされるビット線４０等のアルミニウ
ム合金で成る内部配線層を形成する（図１６）。
【００３５】このように、ＢＰＳＧ膜２８は、コンタク
ト孔３４が開口される前にリフロ−しても良く、また、
ポリシリコン膜１８は全て酸化されなくても、少なくと
も開口部３３内に露出するポリシリコン膜１８を酸化物
１８Ａに変えるだけでも良い。
ト孔３４が開口される前にリフロ−しても良く、また、
ポリシリコン膜１８は全て酸化されなくても、少なくと
も開口部３３内に露出するポリシリコン膜１８を酸化物
１８Ａに変えるだけでも良い。
【００３６】上記第１、第２の実施例により説明した半
導体装置の製造方法であると、ＢＰＳＧ膜２８に開口部
３３を形成してから、この開口部３３の側壁、例えば開
口部内に露出する配線層パタ−ン２２の側壁上にサイド
ウォ−ル絶縁膜３８Ａを形成する。このため、サイドウ
ォ−ル３８Ａ（３８Ｂ）等は開口部３３を形成する際の
エッチングに用いるイオンにさらされなくなる。従って
サイドウォ−ル絶縁膜３８Ａ（３８Ｂ）の高さ、またそ
の膜厚等の残膜の制御が容易となる。サイドウォ−ル絶
縁膜３８Ａ（３８Ｂ）が充分に開口部３３（またはコン
タクト孔３４）内に残れば配線層相互間に良好な絶縁性
が得られるようになる。
導体装置の製造方法であると、ＢＰＳＧ膜２８に開口部
３３を形成してから、この開口部３３の側壁、例えば開
口部内に露出する配線層パタ−ン２２の側壁上にサイド
ウォ−ル絶縁膜３８Ａを形成する。このため、サイドウ
ォ−ル３８Ａ（３８Ｂ）等は開口部３３を形成する際の
エッチングに用いるイオンにさらされなくなる。従って
サイドウォ−ル絶縁膜３８Ａ（３８Ｂ）の高さ、またそ
の膜厚等の残膜の制御が容易となる。サイドウォ−ル絶
縁膜３８Ａ（３８Ｂ）が充分に開口部３３（またはコン
タクト孔３４）内に残れば配線層相互間に良好な絶縁性
が得られるようになる。
【００３７】特にポリシリコン膜１４でなるゲ−トとビ
ット線４０との間に、充分な膜厚を有するサイドウォ−
ル３８Ａ（３８Ｂ）とシリコン酸化膜１６とが残るの
で、ゲ−ト〜ビット線間の絶縁耐圧が向上する。
ット線４０との間に、充分な膜厚を有するサイドウォ−
ル３８Ａ（３８Ｂ）とシリコン酸化膜１６とが残るの
で、ゲ−ト〜ビット線間の絶縁耐圧が向上する。
【００３８】また、上記製造方法では、導電性を有する
ポリシリコン膜１４とともに、障壁層となるポリシリコ
ン膜１８およびシリコン酸化膜１６を一括してパタ−ニ
ングしている。このため、ポリシリコン膜１８が、例え
ばゲ−トパタ−ンと同じようなパタ−ンとなり、ゲ−ト
どうしがこのポリシリコン膜１８を介してショ−トする
こともなくなる。
ポリシリコン膜１４とともに、障壁層となるポリシリコ
ン膜１８およびシリコン酸化膜１６を一括してパタ−ニ
ングしている。このため、ポリシリコン膜１８が、例え
ばゲ−トパタ−ンと同じようなパタ−ンとなり、ゲ−ト
どうしがこのポリシリコン膜１８を介してショ−トする
こともなくなる。
【００３９】さらに、このパタ−ニング時、すでにポリ
シリコン膜１８が、コンタクト孔２６を形成すべき基板
１０上から除去されるため、後にポリシリコン膜１８を
基板１０上から除去する工程等も必要なくなる。従っ
て、工程が簡略化されるようにようになり、この発明を
適用して形成される半導体装置は、その生産性が向上す
る。
シリコン膜１８が、コンタクト孔２６を形成すべき基板
１０上から除去されるため、後にポリシリコン膜１８を
基板１０上から除去する工程等も必要なくなる。従っ
て、工程が簡略化されるようにようになり、この発明を
適用して形成される半導体装置は、その生産性が向上す
る。
【００４０】さらに、第１の実施例では、ＢＰＳＧ膜２
２のリフロ−とポリシリコン膜１８の酸化とを一体化し
ている。このような方法を用いれば、さらに工程を簡略
化させることもできる。
２のリフロ−とポリシリコン膜１８の酸化とを一体化し
ている。このような方法を用いれば、さらに工程を簡略
化させることもできる。
【００４１】また、パタ−ニング後、ポリシリコン膜１
８はゲ−ト上方のみしか残らないので、その残留量を減
らせる。よって、その酸化も容易となり、コンタクト孔
２６どうしがショ−トしてしまう可能性もほぼ解決する
ことができる。
８はゲ−ト上方のみしか残らないので、その残留量を減
らせる。よって、その酸化も容易となり、コンタクト孔
２６どうしがショ−トしてしまう可能性もほぼ解決する
ことができる。
【００４２】尚、この発明は上記実施例に限定されるも
のではなく、ダイナミック型のメモリセルのビット線コ
ンタクト部以外においても、この発明に係わるコンタク
ト孔の形成方法を適用できることはいうまでもない。
のではなく、ダイナミック型のメモリセルのビット線コ
ンタクト部以外においても、この発明に係わるコンタク
ト孔の形成方法を適用できることはいうまでもない。
【００４３】また、上記実施例では、Ｎ型ポリシリコン
膜１４を導電物とする下層内部配線層とアルミニウム合
金を導電物とする上層内部配線層とが示されているが、
導電物に上記以外のものを使用しても良い。
膜１４を導電物とする下層内部配線層とアルミニウム合
金を導電物とする上層内部配線層とが示されているが、
導電物に上記以外のものを使用しても良い。
【００４４】また、ストッパ層としてポリシリコンを用
いたが、ストッパ層を、ハフニウム（Ｈｆ）、タンタル
（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン−シリ
サイド（ＷＳｉ2 ）、モリブデン−シリサイド（ＭｏＳ
ｉ2 ）、ハフニウム−シリサイド（ＨｆＳｉ2 ）、タン
タル−シリサイド（ＴａＳｉ2 ）、ジルコニウム−シリ
サイド（ＺｒＳｉ2 ）等により構成しても良い。これら
の物質は全て、ポリシリコンと同様、酸化性雰囲気中で
温度７００℃以上の熱処理を施すことにより酸化物とな
り、絶縁体化される。
いたが、ストッパ層を、ハフニウム（Ｈｆ）、タンタル
（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン−シリ
サイド（ＷＳｉ2 ）、モリブデン−シリサイド（ＭｏＳ
ｉ2 ）、ハフニウム−シリサイド（ＨｆＳｉ2 ）、タン
タル−シリサイド（ＴａＳｉ2 ）、ジルコニウム−シリ
サイド（ＺｒＳｉ2 ）等により構成しても良い。これら
の物質は全て、ポリシリコンと同様、酸化性雰囲気中で
温度７００℃以上の熱処理を施すことにより酸化物とな
り、絶縁体化される。
【００４５】また、障壁層をシリコン酸化膜とポリシリ
コンとを積み重ねて形成している。これによれば、ＣＨ
Ｆ3 ／ＣＯのエッチャントに対してはいずれかのポリシ
リコンが、またＣｌ2 エッチャントに対してはシリコン
酸化膜がというようにそれぞれエッチング耐性を発揮さ
せることが可能である。このため、障壁層のエッチング
耐性を全体的に強化できるという効果が得られる。
コンとを積み重ねて形成している。これによれば、ＣＨ
Ｆ3 ／ＣＯのエッチャントに対してはいずれかのポリシ
リコンが、またＣｌ2 エッチャントに対してはシリコン
酸化膜がというようにそれぞれエッチング耐性を発揮さ
せることが可能である。このため、障壁層のエッチング
耐性を全体的に強化できるという効果が得られる。
【００４６】また、層間絶縁膜としてＢＰＳＧを用いた
が、層間絶縁膜を、リン−シリコンガラス（ＰＳＧ）、
ボロン−シリコンガラス（ＢＳＧ）により構成しても良
い。これらの物質も全て、ＢＰＳＧと同様、酸化性雰囲
気中で温度７００℃以上の熱処理を施すことによりリフ
ロ−できるとともに、Ｓｉ、Ｈｆ、Ｔａ、Ｚｒ、ＷＳｉ
2 、ＭｏＳｉ2 、ＨｆＳｉ2 、ＴａＳｉ2 、ＺｒＳｉ2
とエッチングの選択性を得ることができる。また、サイ
ドウォ−ルとしてシリコン窒化膜を用いたが、サイドウ
ォ−ルも、絶縁物であればシリコン窒化膜に限られるこ
とはない。
が、層間絶縁膜を、リン−シリコンガラス（ＰＳＧ）、
ボロン−シリコンガラス（ＢＳＧ）により構成しても良
い。これらの物質も全て、ＢＰＳＧと同様、酸化性雰囲
気中で温度７００℃以上の熱処理を施すことによりリフ
ロ−できるとともに、Ｓｉ、Ｈｆ、Ｔａ、Ｚｒ、ＷＳｉ
2 、ＭｏＳｉ2 、ＨｆＳｉ2 、ＴａＳｉ2 、ＺｒＳｉ2
とエッチングの選択性を得ることができる。また、サイ
ドウォ−ルとしてシリコン窒化膜を用いたが、サイドウ
ォ−ルも、絶縁物であればシリコン窒化膜に限られるこ
とはない。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、セルフアライン−コンタクト技術に準ずる方法で、
配線層相互間の絶縁性が良好となるコンタクト孔を形成
できる半導体装置の製造方法を提供できる。
ば、セルフアライン−コンタクト技術に準ずる方法で、
配線層相互間の絶縁性が良好となるコンタクト孔を形成
できる半導体装置の製造方法を提供できる。
【図１】図１はこの発明の第１の実施例に係わる半導体
装置の製造方法の第１の工程を示す断面図である。
装置の製造方法の第１の工程を示す断面図である。
【図２】図２はこの発明の第１の実施例に係わる半導体
装置の製造方法の第２の工程を示す断面図である。
装置の製造方法の第２の工程を示す断面図である。
【図３】図３はこの発明の第１の実施例に係わる半導体
装置の製造方法の第３の工程を示す断面図である。
装置の製造方法の第３の工程を示す断面図である。
【図４】図４はこの発明の第１の実施例に係わる半導体
装置の製造方法の第４の工程を示す断面図である。
装置の製造方法の第４の工程を示す断面図である。
【図５】図５はこの発明の第１の実施例に係わる半導体
装置の製造方法の第５の工程を示す断面図である。
装置の製造方法の第５の工程を示す断面図である。
【図６】図６はこの発明の第１の実施例に係わる半導体
装置の製造方法の第６の工程を示す断面図である。
装置の製造方法の第６の工程を示す断面図である。
【図７】図７はこの発明の第１の実施例に係わる半導体
装置の製造方法の第７の工程を示す断面図である。
装置の製造方法の第７の工程を示す断面図である。
【図８】図８はこの発明の第１の実施例に係わる半導体
装置の製造方法の第８の工程を示す断面図である。
装置の製造方法の第８の工程を示す断面図である。
【図９】図９はこの発明の第１の実施例に係わる半導体
装置の製造方法の第９の工程を示す断面図である。
装置の製造方法の第９の工程を示す断面図である。
【図１０】図１０はこの発明の第２の実施例に係わる半
導体装置の製造方法の第１の工程を示す断面図である。
導体装置の製造方法の第１の工程を示す断面図である。
【図１１】図１１はこの発明の第２の実施例に係わる半
導体装置の製造方法の第２の工程を示す断面図である。
導体装置の製造方法の第２の工程を示す断面図である。
【図１２】図１２はこの発明の第２の実施例に係わる半
導体装置の製造方法の第３の工程を示す断面図である。
導体装置の製造方法の第３の工程を示す断面図である。
【図１３】図１３はこの発明の第２の実施例に係わる半
導体装置の製造方法の第４の工程を示す断面図である。
導体装置の製造方法の第４の工程を示す断面図である。
【図１４】図１４はこの発明の第２の実施例に係わる半
導体装置の製造方法の第５の工程を示す断面図である。
導体装置の製造方法の第５の工程を示す断面図である。
【図１５】図１５はこの発明の第２の実施例に係わる半
導体装置の製造方法の第６の工程を示す断面図である。
導体装置の製造方法の第６の工程を示す断面図である。
【図１６】図１６はこの発明の第２の実施例に係わる半
導体装置の製造方法の第７の工程を示す断面図である。
導体装置の製造方法の第７の工程を示す断面図である。
１０…Ｐ型シリコン基板、１２…ゲ−ト酸化膜、１４…
導電性を有するポリシリコン膜、１６…シリコン酸化
膜、１８…ポリシリコン膜（ストッパ層）、１８Ａ…絶
縁体化されたストッパ層、２２…ゲ−トおよびストッパ
層を含むパタ−ン、２８…ＢＰＳＧ膜、３０…レジスト
パタ−ン、３１…開口端、３２…窓、３４…コンタクト
孔、３６…酸化膜、３８…シリコン窒化膜、３８Ａ、３
８Ｂ…サイドウォ−ル、４０…ビット線。
導電性を有するポリシリコン膜、１６…シリコン酸化
膜、１８…ポリシリコン膜（ストッパ層）、１８Ａ…絶
縁体化されたストッパ層、２２…ゲ−トおよびストッパ
層を含むパタ−ン、２８…ＢＰＳＧ膜、３０…レジスト
パタ−ン、３１…開口端、３２…窓、３４…コンタクト
孔、３６…酸化膜、３８…シリコン窒化膜、３８Ａ、３
８Ｂ…サイドウォ−ル、４０…ビット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (5)
- 【請求項１】 半導体基板の表面上に、第１の絶縁膜を
形成する工程と、 前記第１の絶縁膜上に、第１の導電膜を形成する工程
と、 前記第１の導電膜上に、障壁層を形成する工程と、 前記障壁層および第１の導電膜を一括してパタ−ニング
し、第１の配線層パタ−ンを形成する工程と、 前記第１の配線層パタ−ンを覆うように前記基板の表面
上方に、第２の絶縁膜を形成する工程と、 前記半導体基板に到達する開口部を、前記障壁層をエッ
チングの障壁に用いて前記第１、第２の絶縁膜を貫通さ
せて形成する工程と、 前記開口部の側壁上に、第３の絶縁膜で成るサイドウォ
−ルを形成する工程と、 前記開口部を介して前記基板にコンタクトされる第２の
配線層パタ−ンを形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記障壁層を第１の物質で成る第１の物
質膜とこの第１の物質と異なる第２の物質で成る第２の
物質膜とを積み重ねて形成するようにしたことを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第１の物質には絶縁性を有する物質
が選ばれ、前記第２の物質には少なくとも活性化させる
ことによって絶縁性を示す物質が選ばれ、前記開口部を
形成した後、前記第２の物質を活性化させる工程をさら
に具備することを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項４】 前記活性化させる工程は熱処理工程であ
り、 前記第２の絶縁膜は熱処理によりリフロ−される物質を
含み、前記熱処理工程で前記第２の物質を活性化させる
とともに前記第２の絶縁膜をリフロ−するようにしたこ
とを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 前記第１の物質は、少なくともシリコン
と酸素とが化合した化合物より選ばれ、 前記第２の物質は、シリコン、ハフニウム、タンタル、
ジルコニウム、タングステン−シリサイド、モリブデン
−シリサイド、ハフニウム−シリサイド、タンタル−シ
リサイド、ジルコニウム−シリサイドのうちのいずれか
より選ばれ、前記活性化は酸化であることを特徴とする
請求項３または４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06713092A JP3202307B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
| US08/035,656 US5356834A (en) | 1992-03-24 | 1993-03-23 | Method of forming contact windows in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06713092A JP3202307B2 (ja) | 1992-03-25 | 1992-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275367A true JPH05275367A (ja) | 1993-10-22 |
| JP3202307B2 JP3202307B2 (ja) | 2001-08-27 |
Family
ID=13336014
Family Applications (1)
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|---|---|---|---|
| JP06713092A Expired - Fee Related JP3202307B2 (ja) | 1992-03-24 | 1992-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202307B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2006080129A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 半導体装置の製造方法 |
| US7579647B2 (en) | 2000-08-11 | 2009-08-25 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device having memory cell array suitable for high density and high integration |
-
1992
- 1992-03-25 JP JP06713092A patent/JP3202307B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
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| KR100416607B1 (ko) * | 2001-10-19 | 2004-02-05 | 삼성전자주식회사 | 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 |
| JP2006080129A (ja) * | 2004-09-07 | 2006-03-23 | Toshiba Corp | 半導体装置の製造方法 |
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|---|---|
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