JP2522616B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2522616B2 JP2522616B2 JP4066431A JP6643192A JP2522616B2 JP 2522616 B2 JP2522616 B2 JP 2522616B2 JP 4066431 A JP4066431 A JP 4066431A JP 6643192 A JP6643192 A JP 6643192A JP 2522616 B2 JP2522616 B2 JP 2522616B2
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Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に係わり、特に配線層パタ−ンに対して自己整合的にコ
ンタクト孔を形成する半導体装置の製造方法に関する。
に係わり、特に配線層パタ−ンに対して自己整合的にコ
ンタクト孔を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体素子の微細化に伴い、内部配線層
パタ−ン相互間に形成するコンタクト孔とこの孔に隣接
する配線層パタ−ンとの間にデザイン的な余裕が得られ
にくくなってきている。
パタ−ン相互間に形成するコンタクト孔とこの孔に隣接
する配線層パタ−ンとの間にデザイン的な余裕が得られ
にくくなってきている。
【０００３】また、従来のリソグラフィ技術では、コン
タクト孔と配線層パタ−ンとの間にマスクズレを考慮し
た合わせ余裕や、孔の開口径ばらつきの余裕まで含める
必要があり、デザイン的にも微細化の妨げになってい
る。
タクト孔と配線層パタ−ンとの間にマスクズレを考慮し
た合わせ余裕や、孔の開口径ばらつきの余裕まで含める
必要があり、デザイン的にも微細化の妨げになってい
る。
【０００４】上記問題の対策として、配線層パタ−ンの
側面上に、絶縁膜で成る側壁（サイドウォ−ル）を設
け、この配線層パタ−ンとコンタクト孔とを互いに絶縁
する、いわゆる“セルフアライン−コンタクト技術”が
開発されてきた。従来の一般的な“セルフアライン−コ
ンタクト技術”は、特開平２−３０１２４号公報に開示
されている。この公報に開示されている“セルフアライ
ン−コンタクト技術”は、概略的に次のようなものであ
る。
側面上に、絶縁膜で成る側壁（サイドウォ−ル）を設
け、この配線層パタ−ンとコンタクト孔とを互いに絶縁
する、いわゆる“セルフアライン−コンタクト技術”が
開発されてきた。従来の一般的な“セルフアライン−コ
ンタクト技術”は、特開平２−３０１２４号公報に開示
されている。この公報に開示されている“セルフアライ
ン−コンタクト技術”は、概略的に次のようなものであ
る。
【０００５】ポリシリコン膜とＣＶＤシリコン酸化膜と
を一括してパタ−ニングし、シリコン基板上に内部配線
層（以下、ゲ−トと称す）を含むパタ−ンを得る。次い
で、ゲ−トを含むパタ−ンの側面上にＣＶＤシリコン酸
化膜で成るサイドウォ−ルを形成する。次いで、ゲ−ト
を含むパタ−ン上およびサイドウォ−ル上をそれぞれ含
み基板上に、シリコン窒化膜、ポリシリコン膜を順次形
成する。このポリシコン膜は、後に開口部（以下、コン
タクト孔と称す）を形成する際のエッチング障壁、すな
わち、ストッパ層となる。次いで、ポリシリコン膜上
に、ボロン−リン−シリコンガラス（以下、ＢＰＳＧと
称す）膜を形成する。次いで、ポリシリコン膜をエッチ
ング障壁に用いて、ＢＰＳＧ膜をＲＩＥ法によりパタ−
ニングし、ゲ−トを含むパタ−ン相互間の基板表面に実
質的に達するコンタクト孔を得る。次いで、このコンタ
クト孔より、シリコン窒化膜をエッチング障壁に用い
て、ポリシリコン膜をＣＤＥ法により除去する。次い
で、シリコン窒化膜を酸化障壁に用いて、ポリシリコン
膜を熱酸化させながら、ＢＰＳＧ膜をリフロ−する。次
いで、コンタクト孔より、ＢＰＳＧ膜をエッチング障壁
に用いて、シリコン窒化膜および基板表面に形成された
酸化膜をＲＩＥ法により除去する。次いで、コンタクト
孔内を含みＢＰＳＧ膜上に、アルミニウム合金膜を形成
し、このアルミニウム合金膜をパタ−ニングすることに
より、基板に接続される内部配線層を形成する。しか
し、上記のような“セルフアライン−コンタクト技術”
は、１つの層により成る配線層パタ−ンを使用する場合
のみしか適用できない方法である。
を一括してパタ−ニングし、シリコン基板上に内部配線
層（以下、ゲ−トと称す）を含むパタ−ンを得る。次い
で、ゲ−トを含むパタ−ンの側面上にＣＶＤシリコン酸
化膜で成るサイドウォ−ルを形成する。次いで、ゲ−ト
を含むパタ−ン上およびサイドウォ−ル上をそれぞれ含
み基板上に、シリコン窒化膜、ポリシリコン膜を順次形
成する。このポリシコン膜は、後に開口部（以下、コン
タクト孔と称す）を形成する際のエッチング障壁、すな
わち、ストッパ層となる。次いで、ポリシリコン膜上
に、ボロン−リン−シリコンガラス（以下、ＢＰＳＧと
称す）膜を形成する。次いで、ポリシリコン膜をエッチ
ング障壁に用いて、ＢＰＳＧ膜をＲＩＥ法によりパタ−
ニングし、ゲ−トを含むパタ−ン相互間の基板表面に実
質的に達するコンタクト孔を得る。次いで、このコンタ
クト孔より、シリコン窒化膜をエッチング障壁に用い
て、ポリシリコン膜をＣＤＥ法により除去する。次い
で、シリコン窒化膜を酸化障壁に用いて、ポリシリコン
膜を熱酸化させながら、ＢＰＳＧ膜をリフロ−する。次
いで、コンタクト孔より、ＢＰＳＧ膜をエッチング障壁
に用いて、シリコン窒化膜および基板表面に形成された
酸化膜をＲＩＥ法により除去する。次いで、コンタクト
孔内を含みＢＰＳＧ膜上に、アルミニウム合金膜を形成
し、このアルミニウム合金膜をパタ−ニングすることに
より、基板に接続される内部配線層を形成する。しか
し、上記のような“セルフアライン−コンタクト技術”
は、１つの層により成る配線層パタ−ンを使用する場合
のみしか適用できない方法である。
【０００６】今後、半導体装置は、より微細化、より高
集積化を辿ることは必至である。この傾向に伴って、現
在、半導体装置の内部配線層は、ポリシリコンとアルミ
ニウム合金でなる配線層の２層だけから、３層、４層、
…、の多層の配線となりつつある。
集積化を辿ることは必至である。この傾向に伴って、現
在、半導体装置の内部配線層は、ポリシリコンとアルミ
ニウム合金でなる配線層の２層だけから、３層、４層、
…、の多層の配線となりつつある。
【０００７】しかしながら、例えば基板上より第２層目
の配線層から第１層目の配線層を貫通して基板にコンタ
クトするといったような多層の配線層を有する半導体装
置に有効な“セルフアライン−コンタクト技術”は開発
されていないのが現状である。
の配線層から第１層目の配線層を貫通して基板にコンタ
クトするといったような多層の配線層を有する半導体装
置に有効な“セルフアライン−コンタクト技術”は開発
されていないのが現状である。
【０００８】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みてなされたもので、その目的は、多層の配線
層を有する半導体装置に有効な、配線層に対して自己整
合的にコンタクト孔を形成できる半導体装置の製造方法
を提供することにある。
な点に鑑みてなされたもので、その目的は、多層の配線
層を有する半導体装置に有効な、配線層に対して自己整
合的にコンタクト孔を形成できる半導体装置の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に形成された第１の導電膜上
に第１の障壁層を形成し、前記第１の障壁層および前記
第１の導電膜を一括してパタ−ニングして第１の配線層
パタ−ンを形成する。次いで、第１の配線層パタ−ンを
覆うように前記基板の表面上方に第２の絶縁膜を形成
し、この第２の絶縁膜上に、第２の導電膜、第２の障壁
層を順次形成する。次いで、第２の障壁層および前記第
２の導電膜を一括してパタ−ニングし、第２の配線層パ
タ−ンを形成する。次いで、第２のパタ−ンを覆うよう
に前記基板の表面上方に、第３の絶縁膜を形成する。次
いで、前記半導体基板に到達する開口部を、前記第１、
第２の障壁層の少なくとも１つをエッチングの障壁とし
て用いて前記第１、第２、第３の絶縁膜を貫通させて形
成し、この開口部の側壁上に、第４の絶縁膜で成るサイ
ドウォ−ルを形成する。次いで、前記開口部を介して前
記基板にコンタクトされる第３の配線層パタ−ンを形成
するようにしたことを特徴とする。
製造方法は、半導体基板上に形成された第１の導電膜上
に第１の障壁層を形成し、前記第１の障壁層および前記
第１の導電膜を一括してパタ−ニングして第１の配線層
パタ−ンを形成する。次いで、第１の配線層パタ−ンを
覆うように前記基板の表面上方に第２の絶縁膜を形成
し、この第２の絶縁膜上に、第２の導電膜、第２の障壁
層を順次形成する。次いで、第２の障壁層および前記第
２の導電膜を一括してパタ−ニングし、第２の配線層パ
タ−ンを形成する。次いで、第２のパタ−ンを覆うよう
に前記基板の表面上方に、第３の絶縁膜を形成する。次
いで、前記半導体基板に到達する開口部を、前記第１、
第２の障壁層の少なくとも１つをエッチングの障壁とし
て用いて前記第１、第２、第３の絶縁膜を貫通させて形
成し、この開口部の側壁上に、第４の絶縁膜で成るサイ
ドウォ−ルを形成する。次いで、前記開口部を介して前
記基板にコンタクトされる第３の配線層パタ−ンを形成
するようにしたことを特徴とする。
【００１０】また、前記第１、第２の障壁層を各々、第
１の物質で成る第１の物質膜とこの第１の物質と異なる
第２の物質で成る第２の物質膜とを積み重ねて形成する
ようにしたことを特徴とする。
１の物質で成る第１の物質膜とこの第１の物質と異なる
第２の物質で成る第２の物質膜とを積み重ねて形成する
ようにしたことを特徴とする。
【００１１】また、前記第１の物質には絶縁性を有する
物質が選ばれ、前記第２の物質には活性化することによ
って絶縁性を示す物質が選ばれ、前記開口部を形成した
後、前記第２の物質を活性化させる工程をさらに具備す
ることを特徴とする。
物質が選ばれ、前記第２の物質には活性化することによ
って絶縁性を示す物質が選ばれ、前記開口部を形成した
後、前記第２の物質を活性化させる工程をさらに具備す
ることを特徴とする。
【００１２】
【作用】上記のような製造方法にあっては、第１の障壁
層および第１の導電膜を一括してパタ−ニングすること
により第１の配線層パタ−ンが形成される。また、第２
の絶縁膜によって第１の配線層パタ−ンと電気的に分離
される第２の配線層パタ−ンが、第２の障壁層および第
２の導電膜を一括してパタ−ニングすることにより形成
される。
層および第１の導電膜を一括してパタ−ニングすること
により第１の配線層パタ−ンが形成される。また、第２
の絶縁膜によって第１の配線層パタ−ンと電気的に分離
される第２の配線層パタ−ンが、第２の障壁層および第
２の導電膜を一括してパタ−ニングすることにより形成
される。
【００１３】このような方法であると、第２の絶縁膜等
をエッチングして半導体基板表面に到達する開口部を得
る際、エッチャントが第１の配線層パタ−ンや第２の配
線層パタ−ンに接触したとしても、第１、第２の導電膜
はそれぞれ、第１、第２の障壁層によって保護される。
従って、第１、第２の導電膜がエッチングされてしまう
問題を解消できる。さらに、開口部の側壁上には、第４
の絶縁膜で成るサイドウォ−ルが形成される。
をエッチングして半導体基板表面に到達する開口部を得
る際、エッチャントが第１の配線層パタ−ンや第２の配
線層パタ−ンに接触したとしても、第１、第２の導電膜
はそれぞれ、第１、第２の障壁層によって保護される。
従って、第１、第２の導電膜がエッチングされてしまう
問題を解消できる。さらに、開口部の側壁上には、第４
の絶縁膜で成るサイドウォ−ルが形成される。
【００１４】この方法によれば、開口部から第１、第２
の導電膜が露出したとしても、その露出面は第４の絶縁
膜によって覆われるので、開口部内にさらに第３の配線
層パタ−ンが形成されても、第１、第２の導電膜と第３
の配線層パタ−ンとは互いに短絡しない。さらに、前記
第１、第２の障壁層が各々、第１の物質で成る膜とこの
第１の物質と異なる第２の物質で成る膜とが積み重ねて
形成される。
の導電膜が露出したとしても、その露出面は第４の絶縁
膜によって覆われるので、開口部内にさらに第３の配線
層パタ−ンが形成されても、第１、第２の導電膜と第３
の配線層パタ−ンとは互いに短絡しない。さらに、前記
第１、第２の障壁層が各々、第１の物質で成る膜とこの
第１の物質と異なる第２の物質で成る膜とが積み重ねて
形成される。
【００１５】このような方法によれば、第１のエッチャ
ントに対してはいずれかの一方の膜が、また第１のエッ
チャントと異なる第２のエッチャントに対しては他方の
膜がというようにそれぞれエッチング耐性を発揮させる
ことが可能であり、第１の障壁層、および第２の障壁層
それぞれのエッチング耐性を全体的に強化することがで
きる。
ントに対してはいずれかの一方の膜が、また第１のエッ
チャントと異なる第２のエッチャントに対しては他方の
膜がというようにそれぞれエッチング耐性を発揮させる
ことが可能であり、第１の障壁層、および第２の障壁層
それぞれのエッチング耐性を全体的に強化することがで
きる。
【００１６】さらに、前記第１の物質には絶縁性を有す
る物質を選び、前記第２の物質には活性化することによ
って絶縁性を示す物質を選ぶ。そして、前記開口部を形
成した後、前記第２の物質を活性化させる。
る物質を選び、前記第２の物質には活性化することによ
って絶縁性を示す物質を選ぶ。そして、前記開口部を形
成した後、前記第２の物質を活性化させる。
【００１７】このような方法によれば、第２の物質に導
電性を有する物質が選ばれたとしても、この第２の物質
が少なくとも活性化させることによって絶縁性を示す物
質であっても、活性化させることにより絶縁体化させる
ことができる。第１の障壁層、または第２の障壁層を介
して第３の配線層パタ−ンどうしが短絡する問題を解消
できる。
電性を有する物質が選ばれたとしても、この第２の物質
が少なくとも活性化させることによって絶縁性を示す物
質であっても、活性化させることにより絶縁体化させる
ことができる。第１の障壁層、または第２の障壁層を介
して第３の配線層パタ−ンどうしが短絡する問題を解消
できる。
【００１８】このような方法を実現できる物質には、シ
リコン、ハフニウム、タンタル、ジルコニウム、タング
ステン−シリサイド、モリブデン−シリサイド、ハフニ
ウム−シリサイド、タンタル−シリサイド、ジルコニウ
ム−シリサイドがある。これらの物質の場合、前記活性
化は酸化である。上記物質を酸化させると、その抵抗値
を絶縁体と同等まで上げることができる。
リコン、ハフニウム、タンタル、ジルコニウム、タング
ステン−シリサイド、モリブデン−シリサイド、ハフニ
ウム−シリサイド、タンタル−シリサイド、ジルコニウ
ム−シリサイドがある。これらの物質の場合、前記活性
化は酸化である。上記物質を酸化させると、その抵抗値
を絶縁体と同等まで上げることができる。
【００１９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において、全図にわたり共通部分
には共通の参照符号を付し、重複する説明は避けること
にする。図１〜図１４は、この発明の第１の実施例に係
わる半導体装置の製造方法に従って工程順に示された断
面図である。
り説明する。この説明において、全図にわたり共通部分
には共通の参照符号を付し、重複する説明は避けること
にする。図１〜図１４は、この発明の第１の実施例に係
わる半導体装置の製造方法に従って工程順に示された断
面図である。
【００２０】まず、Ｐ型シリコン基板１０の表面を熱酸
化し、約２００オングストロ−ムの厚みを有するシリコ
ン酸化膜（ＳｉＯ2 ；以下、ゲ−ト酸化膜と称す）１２
を得る。次いで、ゲ−ト酸化膜１２上に、減圧ＣＶＤ法
（以下、ＬＰＣＶＤ法と称す）により、約３０００オン
グストロ−ムの厚みを有するポリシリコン膜１４を堆積
する。次いで、ポリシリコン膜１４に、ＰＯＣｌ3 をソ
−スとした気相拡散法により、リンを拡散し、ポリシリ
コン膜１４を導電体化（Ｎ型化）する。次いで、ポリシ
リコン膜１４上に、ＬＰＣＶＤ法により、約３０００オ
ングストロ−ムの厚みを有するシリコン酸化膜（ＳｉＯ
2 ）１６を堆積する。次いで、シリコン酸化膜１６上
に、ＬＰＣＶＤ法により、約２００オングストロ−ムの
厚みを有するポリシリコン膜１８を堆積する（図１）。
化し、約２００オングストロ−ムの厚みを有するシリコ
ン酸化膜（ＳｉＯ2 ；以下、ゲ−ト酸化膜と称す）１２
を得る。次いで、ゲ−ト酸化膜１２上に、減圧ＣＶＤ法
（以下、ＬＰＣＶＤ法と称す）により、約３０００オン
グストロ−ムの厚みを有するポリシリコン膜１４を堆積
する。次いで、ポリシリコン膜１４に、ＰＯＣｌ3 をソ
−スとした気相拡散法により、リンを拡散し、ポリシリ
コン膜１４を導電体化（Ｎ型化）する。次いで、ポリシ
リコン膜１４上に、ＬＰＣＶＤ法により、約３０００オ
ングストロ−ムの厚みを有するシリコン酸化膜（ＳｉＯ
2 ）１６を堆積する。次いで、シリコン酸化膜１６上
に、ＬＰＣＶＤ法により、約２００オングストロ−ムの
厚みを有するポリシリコン膜１８を堆積する（図１）。
【００２１】次いで、ポリシリコン膜１８上にフォトレ
ジストを塗布する。次いで、フォトリソグラフィ法によ
り、このフォトレジストをエッチングし、ゲ−ト（ワ−
ド線）に対応したレジストパタ−ン２０を形成する。次
いで、レジストパタ−ン２０をマスクに用いて、ポリシ
リコン膜１８、シリコン酸化膜１６、Ｎ型ポリシリコン
膜１４を順次、ＲＩＥ法によりエッチングし、Ｎ型ポリ
シリコン膜１４で成るゲ−トパタ−ンと、シリコン酸化
膜１６およびポリシリコン膜１８で成る障壁層とを含む
第１層め配線層パタ−ン２２を得る。次いで、配線層パ
タ−ン２２をマスクに用いて、Ｎ型の不純物イオン、例
えばヒ素（Ａｓ）イオンをＰ型の基板１０内にイオン注
入し、将来においてトランジスタのソ−ス／ドレインと
なるＮ型の不純物層２４を得る（図２）。
ジストを塗布する。次いで、フォトリソグラフィ法によ
り、このフォトレジストをエッチングし、ゲ−ト（ワ−
ド線）に対応したレジストパタ−ン２０を形成する。次
いで、レジストパタ−ン２０をマスクに用いて、ポリシ
リコン膜１８、シリコン酸化膜１６、Ｎ型ポリシリコン
膜１４を順次、ＲＩＥ法によりエッチングし、Ｎ型ポリ
シリコン膜１４で成るゲ−トパタ−ンと、シリコン酸化
膜１６およびポリシリコン膜１８で成る障壁層とを含む
第１層め配線層パタ−ン２２を得る。次いで、配線層パ
タ−ン２２をマスクに用いて、Ｎ型の不純物イオン、例
えばヒ素（Ａｓ）イオンをＰ型の基板１０内にイオン注
入し、将来においてトランジスタのソ−ス／ドレインと
なるＮ型の不純物層２４を得る（図２）。
【００２２】次いで、レジストパタ−ン２０を除去した
後、配線層パタ−ン２２を覆うように基板１０上方に、
ＬＰＣＶＤ法により、約５００オングストロ−ムの厚み
を有するシリコン酸化膜（ＳｉＯ2 ）２６、約５０００
オングストロ−ムの厚みを有するボロン−リン−シリケ
−トグラス（ＢＰＳＧ）膜２８を順次形成する。シリコ
ン酸化膜２６およびＢＰＳＧ膜２８は、層間絶縁膜とし
て機能する（図３）。次いで、ＢＰＳＧ膜２８を、温度
８５０℃の窒素雰囲気中でリフロ−させ、平坦化する
（図４）。
後、配線層パタ−ン２２を覆うように基板１０上方に、
ＬＰＣＶＤ法により、約５００オングストロ−ムの厚み
を有するシリコン酸化膜（ＳｉＯ2 ）２６、約５０００
オングストロ−ムの厚みを有するボロン−リン−シリケ
−トグラス（ＢＰＳＧ）膜２８を順次形成する。シリコ
ン酸化膜２６およびＢＰＳＧ膜２８は、層間絶縁膜とし
て機能する（図３）。次いで、ＢＰＳＧ膜２８を、温度
８５０℃の窒素雰囲気中でリフロ−させ、平坦化する
（図４）。
【００２３】次いで、ＢＰＳＧ膜２８上に、ＬＰＣＶＤ
法により、約１０００オングストロ−ムの厚みを有する
ポリシリコン膜３０を堆積する。次いで、ポリシリコン
膜３０にリンを拡散し、ポリシリコン膜３０を導電体化
（Ｎ型化）する。次いで、Ｎ型ポリシリコン膜３０上
に、ＤＣマグネトロンスパッタリング法により、約２０
００オングストロ−ムの厚みを有するタングステンシリ
サイド膜（ＷＳｉ2 ）３２を形成する。次いで、タング
ステンシリサイド膜３２上に、ＬＰＣＶＤ法により、約
３０００オングストロ−ムの厚みを有するシリコン酸化
膜（ＳｉＯ2 ）３４、約５００オングストロ−ムの厚み
を有するポリシリコン膜３６を形成する（図５）。
法により、約１０００オングストロ−ムの厚みを有する
ポリシリコン膜３０を堆積する。次いで、ポリシリコン
膜３０にリンを拡散し、ポリシリコン膜３０を導電体化
（Ｎ型化）する。次いで、Ｎ型ポリシリコン膜３０上
に、ＤＣマグネトロンスパッタリング法により、約２０
００オングストロ−ムの厚みを有するタングステンシリ
サイド膜（ＷＳｉ2 ）３２を形成する。次いで、タング
ステンシリサイド膜３２上に、ＬＰＣＶＤ法により、約
３０００オングストロ−ムの厚みを有するシリコン酸化
膜（ＳｉＯ2 ）３４、約５００オングストロ−ムの厚み
を有するポリシリコン膜３６を形成する（図５）。
【００２４】次いで、ポリシリコン膜３６上にフォトレ
ジストを塗布する。次いで、フォトリソグラフィ法によ
り、このフォトレジストをエッチングし、第２層め配線
層に対応したレジストパタ−ン３８を形成する。次い
で、レジストパタ−ン３８をマスクに用いて、ポリシリ
コン膜３６、シリコン酸化膜３４、タングステンシリサ
イド膜３２およびＮ型ポリシリコン膜３０を順次、ＲＩ
Ｅ法によりエッチングする。これにより、主要な導電物
がタングステンシリサイド膜３２である第２層め配線層
と、シリコン酸化膜３４およびポリシリコン膜３６で成
る障壁層とを含む第２層め配線層パタ−ン４０を得る
（図６）。
ジストを塗布する。次いで、フォトリソグラフィ法によ
り、このフォトレジストをエッチングし、第２層め配線
層に対応したレジストパタ−ン３８を形成する。次い
で、レジストパタ−ン３８をマスクに用いて、ポリシリ
コン膜３６、シリコン酸化膜３４、タングステンシリサ
イド膜３２およびＮ型ポリシリコン膜３０を順次、ＲＩ
Ｅ法によりエッチングする。これにより、主要な導電物
がタングステンシリサイド膜３２である第２層め配線層
と、シリコン酸化膜３４およびポリシリコン膜３６で成
る障壁層とを含む第２層め配線層パタ−ン４０を得る
（図６）。
【００２５】次いで、レジストパタ−ン３８を除去した
後、配線層パタ−ン４０を覆うようにＢＰＳＧ膜２８上
に、ＬＰＣＶＤ法により、約５００オングストロ−ムの
厚みを有するシリコン酸化膜（ＳｉＯ2 ）４２、約７０
００オングストロ−ムの厚みを有するＢＰＳＧ膜４４を
形成する。シリコン酸化膜４２およびＢＰＳＧ膜４４は
層間絶縁膜として機能する（図７）。次いで、ＢＰＳＧ
膜４４を、温度８５０℃の窒素雰囲気中でリフロ−さ
せ、平坦化する（図８）。
後、配線層パタ−ン４０を覆うようにＢＰＳＧ膜２８上
に、ＬＰＣＶＤ法により、約５００オングストロ−ムの
厚みを有するシリコン酸化膜（ＳｉＯ2 ）４２、約７０
００オングストロ−ムの厚みを有するＢＰＳＧ膜４４を
形成する。シリコン酸化膜４２およびＢＰＳＧ膜４４は
層間絶縁膜として機能する（図７）。次いで、ＢＰＳＧ
膜４４を、温度８５０℃の窒素雰囲気中でリフロ−さ
せ、平坦化する（図８）。
【００２６】次いで、ＢＰＳＧ膜４４上にフォトレジス
トを塗布し、フォトリソグラフィ法により、このフォト
レジストをエッチングし、配線層パタ−ン４０相互間上
に窓４８を有するレジストパタ−ン４６を形成する。こ
の時、窓４８は、基板１０へのコンタクト予定部を含む
範囲で、かつパタ−ン４０相互間の幅より拡い幅を有す
るように形成される。この結果、窓４８の側壁４７は配
線層パタ−ン４０上方に位置するようになる（図９）。
トを塗布し、フォトリソグラフィ法により、このフォト
レジストをエッチングし、配線層パタ−ン４０相互間上
に窓４８を有するレジストパタ−ン４６を形成する。こ
の時、窓４８は、基板１０へのコンタクト予定部を含む
範囲で、かつパタ−ン４０相互間の幅より拡い幅を有す
るように形成される。この結果、窓４８の側壁４７は配
線層パタ−ン４０上方に位置するようになる（図９）。
【００２７】次いで、レジストパタ−ン４６をマスクに
用いて、ＢＰＳＧ膜４４、シリコン酸化膜４２、ＢＰＳ
Ｇ膜２８、シリコン酸化膜２６およびゲ−ト酸化膜１２
を、例えばＣＨＦ3 イオンをエッチャントに用いたＲＩ
Ｅ法によりエッチングする。これによって、第２層め配
線層パタ−ン４０と第１層め配線層パタ−ン２２との間
における基板１０（図中ではＮ型不純物層２４）に達す
る開口部５０が得られる。このエッチングは、第２層め
配線層パタ−ン４０上ではポリシリコン膜３６が例えば
４００オングストロ−ム程度エッチングされたところ
で、また、第１層め配線層パタ−ン２２上ではポリシリ
コン膜１８が例えば２００オングストロ−ム程度エッチ
ングされたところで終了する。これは、ＢＰＳＧのエッ
チング速度に比べて、ポリシリコンのエッチング速度が
１／６０以下と遅いためである。この後、レジストパタ
−ン４６を除去する（図１０）。
用いて、ＢＰＳＧ膜４４、シリコン酸化膜４２、ＢＰＳ
Ｇ膜２８、シリコン酸化膜２６およびゲ−ト酸化膜１２
を、例えばＣＨＦ3 イオンをエッチャントに用いたＲＩ
Ｅ法によりエッチングする。これによって、第２層め配
線層パタ−ン４０と第１層め配線層パタ−ン２２との間
における基板１０（図中ではＮ型不純物層２４）に達す
る開口部５０が得られる。このエッチングは、第２層め
配線層パタ−ン４０上ではポリシリコン膜３６が例えば
４００オングストロ−ム程度エッチングされたところ
で、また、第１層め配線層パタ−ン２２上ではポリシリ
コン膜１８が例えば２００オングストロ−ム程度エッチ
ングされたところで終了する。これは、ＢＰＳＧのエッ
チング速度に比べて、ポリシリコンのエッチング速度が
１／６０以下と遅いためである。この後、レジストパタ
−ン４６を除去する（図１０）。
【００２８】次いで、温度８５０℃で水素燃焼酸化を行
い、開口部５０内に露出したポリシリコン膜１４、１
８、３０、３６およびタングステンシリサイド膜３２の
表面をそれぞれ酸化し、酸化物１４Ａ、１８Ａ、３０
Ａ、３６Ａおよび３２Ａに変える。この時、開口部５０
内に露出した基板１０の表面も酸化され、約１５０オン
グストロ−ムの厚みを有するシリコン酸化膜（Ｓｉ
Ｏ2 ）５２が形成される（図１１）。
い、開口部５０内に露出したポリシリコン膜１４、１
８、３０、３６およびタングステンシリサイド膜３２の
表面をそれぞれ酸化し、酸化物１４Ａ、１８Ａ、３０
Ａ、３６Ａおよび３２Ａに変える。この時、開口部５０
内に露出した基板１０の表面も酸化され、約１５０オン
グストロ−ムの厚みを有するシリコン酸化膜（Ｓｉ
Ｏ2 ）５２が形成される（図１１）。
【００２９】次いで、開口部５０の内部を含みＢＰＳＧ
膜４４上に、ＬＰＣＶＤ法により、約２０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
５４を形成する（図１２）。
膜４４上に、ＬＰＣＶＤ法により、約２０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
５４を形成する（図１２）。
【００３０】次いで、シリコン窒化膜５４をＲＩＥ法に
よりエッチングし、コンタクト孔５１を形成する。この
時、シリコン窒化膜５４は、主にＢＰＳＧ膜２８、４４
の側壁上や配線層３２、１４の側壁上方にサイドウォ−
ル絶縁膜５４Ａ〜５４Ｃとして残る。また、このエッチ
ングの際、酸化物１８Ａおよび３６Ａがエッチングされ
て無くなることもある。しかしこの場合においては、シ
リコン酸化膜１６や３４がエッチングのストッパとなる
ため、配線層１４および３２はともにエッチングされる
ことはない（図１３）。
よりエッチングし、コンタクト孔５１を形成する。この
時、シリコン窒化膜５４は、主にＢＰＳＧ膜２８、４４
の側壁上や配線層３２、１４の側壁上方にサイドウォ−
ル絶縁膜５４Ａ〜５４Ｃとして残る。また、このエッチ
ングの際、酸化物１８Ａおよび３６Ａがエッチングされ
て無くなることもある。しかしこの場合においては、シ
リコン酸化膜１６や３４がエッチングのストッパとなる
ため、配線層１４および３２はともにエッチングされる
ことはない（図１３）。
【００３１】次いで、コンタクト孔５１内を含みＢＰＳ
Ｇ膜４４上に、ＬＰＣＶＤ法により、約３０００オング
ストロ−ムの厚みを有するリンを含む導電性（Ｎ型）を
有するポリシリコン膜５６を形成する。次いで、フォト
リソグラフィ法を用いてポリシリコン膜５６を、コンタ
クト孔５１を介して基板１０（図中ではＮ型拡散層２
４）にコンタクトする第３層めの配線層パタ−ンにパタ
−ニングする（図１４）。
Ｇ膜４４上に、ＬＰＣＶＤ法により、約３０００オング
ストロ−ムの厚みを有するリンを含む導電性（Ｎ型）を
有するポリシリコン膜５６を形成する。次いで、フォト
リソグラフィ法を用いてポリシリコン膜５６を、コンタ
クト孔５１を介して基板１０（図中ではＮ型拡散層２
４）にコンタクトする第３層めの配線層パタ−ンにパタ
−ニングする（図１４）。
【００３２】上記のような半導体装置の製造方法である
と、ＢＰＳＧ膜４４に開口部５０を形成してから、この
開口部５０の側壁上、すなわちＢＰＳＧ膜４４上および
配線層パタ−ン２２、４０の側壁上にサイドウォ−ル絶
縁膜３０Ａ〜３０Ｃを形成する。このため、サイドウォ
−ル絶縁膜３０Ａ〜３０ＣはＢＰＳＧ膜２８、４４をエ
ッチングするためのイオンにさらされることはなく、サ
イドウォ−ル絶縁膜３０Ａ〜３０Ｃの残膜の制御が容易
となる。よって、良好な配線層間の絶縁性が得られるよ
うになり、特に配線層間の絶縁耐圧を向上させることが
できる。
と、ＢＰＳＧ膜４４に開口部５０を形成してから、この
開口部５０の側壁上、すなわちＢＰＳＧ膜４４上および
配線層パタ−ン２２、４０の側壁上にサイドウォ−ル絶
縁膜３０Ａ〜３０Ｃを形成する。このため、サイドウォ
−ル絶縁膜３０Ａ〜３０ＣはＢＰＳＧ膜２８、４４をエ
ッチングするためのイオンにさらされることはなく、サ
イドウォ−ル絶縁膜３０Ａ〜３０Ｃの残膜の制御が容易
となる。よって、良好な配線層間の絶縁性が得られるよ
うになり、特に配線層間の絶縁耐圧を向上させることが
できる。
【００３３】また、導電性を有するポリシリコン膜１４
およびタングステンシリサイド３２は、障壁層となるポ
リシリコン膜１８、３６およびシリコン酸化膜１６、３
６とともに一括してパタ−ニングされる。このため、ポ
リシリコン膜１８、３６のパタ−ンが配線層パタ−ンと
同じパタ−ンとなり、配線層どうしがこのポリシリコン
膜１８を介してショ−トすることを防止できる。
およびタングステンシリサイド３２は、障壁層となるポ
リシリコン膜１８、３６およびシリコン酸化膜１６、３
６とともに一括してパタ−ニングされる。このため、ポ
リシリコン膜１８、３６のパタ−ンが配線層パタ−ンと
同じパタ−ンとなり、配線層どうしがこのポリシリコン
膜１８を介してショ−トすることを防止できる。
【００３４】さらに、パタ−ニング時、ポリシリコン膜
１８、３６がコンタクト孔５１を形成すべき基板１０上
から除去されるため、後にポリシリコン膜１８、３６を
基板１０上から除去する工程等も必要ない。したがっ
て、工程を簡略化でき、生産性も向上する。
１８、３６がコンタクト孔５１を形成すべき基板１０上
から除去されるため、後にポリシリコン膜１８、３６を
基板１０上から除去する工程等も必要ない。したがっ
て、工程を簡略化でき、生産性も向上する。
【００３５】さらに、パタ−ニング後、ポリシリコン膜
１８、３６はゲ−ト上方のみしか残らないので、その残
留量を減らせる。このため、その酸化が容易である。ポ
リシリコン膜１８、３６を充分に酸化できれば、コンタ
クト孔５１内に形成された配線層５６どうしが、このポ
リシリコン膜１８、３６を介してショ−トする問題もな
くなる。
１８、３６はゲ−ト上方のみしか残らないので、その残
留量を減らせる。このため、その酸化が容易である。ポ
リシリコン膜１８、３６を充分に酸化できれば、コンタ
クト孔５１内に形成された配線層５６どうしが、このポ
リシリコン膜１８、３６を介してショ−トする問題もな
くなる。
【００３６】また、上記製造方法によれば、第１層め配
線層パタ−ン２２を覆うＢＰＳＧ膜２８をリフロ−して
からでも、第２層め配線層パタ−ン４０を形成できるの
で、多層配線構造を有する装置に好適である。
線層パタ−ン２２を覆うＢＰＳＧ膜２８をリフロ−して
からでも、第２層め配線層パタ−ン４０を形成できるの
で、多層配線構造を有する装置に好適である。
【００３７】さらに、第２層め配線層パタ−ン４０に障
壁層となるポリシリコン膜３６やシリコン酸化膜３４を
含ませておけば、第１の実施例のように、第１層め配線
パタ−ン２２とともに第２層め配線層パタ−ン４０に対
しても自己整合的にコンタクト孔５１を形成することが
できる。図１５〜図２５は、この発明の第２の実施例に
係わる製造方法に従って工程順に示された断面図であ
る。まず、図１〜図４を参照して説明した製法により、
図１５に示す構造を得る。
壁層となるポリシリコン膜３６やシリコン酸化膜３４を
含ませておけば、第１の実施例のように、第１層め配線
パタ−ン２２とともに第２層め配線層パタ−ン４０に対
しても自己整合的にコンタクト孔５１を形成することが
できる。図１５〜図２５は、この発明の第２の実施例に
係わる製造方法に従って工程順に示された断面図であ
る。まず、図１〜図４を参照して説明した製法により、
図１５に示す構造を得る。
【００３８】次いで、ＢＰＳＧ膜２８上に、ＬＰＣＶＤ
法により、約１０００オングストロ−ムの厚みを有する
ポリシリコン膜３０を堆積する。次いで、ポリシリコン
膜３０にリンを拡散し、ポリシリコン膜３０を導電体化
（Ｎ型化）する。次いで、Ｎ型ポリシリコン膜３０上
に、ＤＣマグネトロンスパッタリング法により、約２０
００オングストロ−ムの厚みを有するタングステンシリ
サイド膜（ＷＳｉ2 ）３２を形成する（図１６）。
法により、約１０００オングストロ−ムの厚みを有する
ポリシリコン膜３０を堆積する。次いで、ポリシリコン
膜３０にリンを拡散し、ポリシリコン膜３０を導電体化
（Ｎ型化）する。次いで、Ｎ型ポリシリコン膜３０上
に、ＤＣマグネトロンスパッタリング法により、約２０
００オングストロ−ムの厚みを有するタングステンシリ
サイド膜（ＷＳｉ2 ）３２を形成する（図１６）。
【００３９】次いで、タングステンシリサイド膜３２に
フォトレジストを塗布する。次いで、フォトリソグラフ
ィ法により、このフォトレジストをエッチングし、第２
層めの配線層パタ−ンに対応したレジストパタ−ン３８
を形成する。次いで、レジストパタ−ン３８をマスクと
して、タングステンシリサイド膜３２およびＮ型ポリシ
リコン膜３０を順次、ＲＩＥ法によりエッチングし、主
要な導電物がタングステンシリサイド膜３２である第２
層め配線層パタ−ン４１を得る（図１７）。
フォトレジストを塗布する。次いで、フォトリソグラフ
ィ法により、このフォトレジストをエッチングし、第２
層めの配線層パタ−ンに対応したレジストパタ−ン３８
を形成する。次いで、レジストパタ−ン３８をマスクと
して、タングステンシリサイド膜３２およびＮ型ポリシ
リコン膜３０を順次、ＲＩＥ法によりエッチングし、主
要な導電物がタングステンシリサイド膜３２である第２
層め配線層パタ−ン４１を得る（図１７）。
【００４０】次いで、レジストパタ−ン３８を除去した
後、配線層パタ−ン４１上を含み、ＢＰＳＧ膜２８上
に、ＬＰＣＶＤ法により、約５００オングストロ−ムの
厚みを有するシリコン酸化膜４２、約７０００オングス
トロ−ムの厚みを有するＢＰＳＧ膜４４を形成する（図
１８）。次いで、ＢＰＳＧ膜４４を、温度８５０℃の窒
素雰囲気中でリフロ−させ、平坦化する（図１９）。
後、配線層パタ−ン４１上を含み、ＢＰＳＧ膜２８上
に、ＬＰＣＶＤ法により、約５００オングストロ−ムの
厚みを有するシリコン酸化膜４２、約７０００オングス
トロ−ムの厚みを有するＢＰＳＧ膜４４を形成する（図
１８）。次いで、ＢＰＳＧ膜４４を、温度８５０℃の窒
素雰囲気中でリフロ−させ、平坦化する（図１９）。
【００４１】次いで、フォトレジストを塗布し、フォト
リソグラフィ法により、このフォトレジストをエッチン
グし、配線層パタ−ン４１相互間上に窓４８を有するレ
ジストパタ−ン４６を形成する。この時、窓４８は、基
板１０へのコンタクト予定部を含む範囲で、かつパタ−
ン４０相互間の幅より狭い幅を有するように形成され
る。この結果、レジストパタ−ン４６の側壁４７は配線
層パタ−ン２２の上方に配置される（図２０）。
リソグラフィ法により、このフォトレジストをエッチン
グし、配線層パタ−ン４１相互間上に窓４８を有するレ
ジストパタ−ン４６を形成する。この時、窓４８は、基
板１０へのコンタクト予定部を含む範囲で、かつパタ−
ン４０相互間の幅より狭い幅を有するように形成され
る。この結果、レジストパタ−ン４６の側壁４７は配線
層パタ−ン２２の上方に配置される（図２０）。
【００４２】次いで、レジストパタ−ン４６をマスクに
用いて、ＢＰＳＧ膜４４、シリコン酸化膜４２、ＢＰＳ
Ｇ膜２８、シリコン酸化膜２６およびゲ−ト酸化膜１２
を、例えばＣＨＦ3 ／ＣＯイオンをエッチャントに用い
たＲＩＥ法によりエッチングする。これによって、配線
層パタ−ン２２相互間における基板１０（図中ではＮ型
不純物層２４）上に達する開口部５０が得られる。ＢＰ
ＳＧ膜２８、４４に比べてポリシリコン膜１８のエッチ
ング速度は１／６０以下と十分遅い。このため、第１層
め配線層パタ−ン２２上ではポリシリコン膜１８が例え
ば２００オングストロ−ム程度エッチングされたところ
でエッチングが、終了する。この後、レジストパタ−ン
４６を除去する（図２１）。
用いて、ＢＰＳＧ膜４４、シリコン酸化膜４２、ＢＰＳ
Ｇ膜２８、シリコン酸化膜２６およびゲ−ト酸化膜１２
を、例えばＣＨＦ3 ／ＣＯイオンをエッチャントに用い
たＲＩＥ法によりエッチングする。これによって、配線
層パタ−ン２２相互間における基板１０（図中ではＮ型
不純物層２４）上に達する開口部５０が得られる。ＢＰ
ＳＧ膜２８、４４に比べてポリシリコン膜１８のエッチ
ング速度は１／６０以下と十分遅い。このため、第１層
め配線層パタ−ン２２上ではポリシリコン膜１８が例え
ば２００オングストロ−ム程度エッチングされたところ
でエッチングが、終了する。この後、レジストパタ−ン
４６を除去する（図２１）。
【００４３】次いで、温度８５０℃で水素燃焼酸化を行
い、開口部５０内に露出したポリシリコン膜１４、１８
の表面をそれぞれ酸化し、酸化物１４Ａ、１８Ａ、３６
Ａに変える。この時、開口部５０内に露出した基板１０
の表面も酸化され、約１５０オングストロ−ムの厚みを
有するシリコン酸化膜５２が形成される（図２２）。
い、開口部５０内に露出したポリシリコン膜１４、１８
の表面をそれぞれ酸化し、酸化物１４Ａ、１８Ａ、３６
Ａに変える。この時、開口部５０内に露出した基板１０
の表面も酸化され、約１５０オングストロ−ムの厚みを
有するシリコン酸化膜５２が形成される（図２２）。
【００４４】次いで、開口部５０の内部を含みＢＰＳＧ
膜４４上に、ＬＰＣＶＤ法により、約２０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
５４を形成する（図２３）。
膜４４上に、ＬＰＣＶＤ法により、約２０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
５４を形成する（図２３）。
【００４５】次いで、図１３を参照して説明した方法と
同様な方法にして、シリコン窒化膜５４をＲＩＥ法によ
りエッチングし、コンタクト孔５１を形成する。この
時、シリコン窒化膜５４は、主にＢＰＳＧ膜２８、４４
の側壁上や、配線層１４の側壁上方にサイドウォ−ル絶
縁膜５４Ａ、５４Ｂとして残る。また、このエッチング
の際、酸化物１８Ａがエッチングされて無くなる時もあ
るが、この場合にはシリコン酸化膜３４がストッパとな
るので配線層１４がエッチングされることはない（図２
４）。
同様な方法にして、シリコン窒化膜５４をＲＩＥ法によ
りエッチングし、コンタクト孔５１を形成する。この
時、シリコン窒化膜５４は、主にＢＰＳＧ膜２８、４４
の側壁上や、配線層１４の側壁上方にサイドウォ−ル絶
縁膜５４Ａ、５４Ｂとして残る。また、このエッチング
の際、酸化物１８Ａがエッチングされて無くなる時もあ
るが、この場合にはシリコン酸化膜３４がストッパとな
るので配線層１４がエッチングされることはない（図２
４）。
【００４６】次いで、コンタクト孔５１内を含みＢＰＳ
Ｇ膜４４上に、ＬＰＣＶＤ法により、約３０００オング
ストロ−ムの厚みを有するリンを含むポリシリコン膜５
６を形成する。次いで、フォトリソグラフィ法を用いて
ポリシリコン膜５６を、コンタクト孔５１を介して基板
１０（図中ではＮ型拡散層２４）にコンタクトする第３
層めの配線層パタ−ンにパタ−ニングする（図２５）。
Ｇ膜４４上に、ＬＰＣＶＤ法により、約３０００オング
ストロ−ムの厚みを有するリンを含むポリシリコン膜５
６を形成する。次いで、フォトリソグラフィ法を用いて
ポリシリコン膜５６を、コンタクト孔５１を介して基板
１０（図中ではＮ型拡散層２４）にコンタクトする第３
層めの配線層パタ−ンにパタ−ニングする（図２５）。
【００４７】上記のような半導体装置の製造方法である
と、第１層めの配線パタ−ンを２２に対して自己整合的
にコンタクト孔５１を形成できる。そして、ＢＰＳＧ膜
２８、４４に基板１０の表面に通じる開口部５０を形成
してから、この開口部５０内にサイドウォ−ル絶縁膜５
４Ａ、５４Ｂが形成されるため、第１の実施例と同様な
効果を得ることができる。図２６は、この発明の第３の
実施例に係わる製造方法に従って形成された半導体装置
の最終的な断面形状を示した断面図である。
と、第１層めの配線パタ−ンを２２に対して自己整合的
にコンタクト孔５１を形成できる。そして、ＢＰＳＧ膜
２８、４４に基板１０の表面に通じる開口部５０を形成
してから、この開口部５０内にサイドウォ−ル絶縁膜５
４Ａ、５４Ｂが形成されるため、第１の実施例と同様な
効果を得ることができる。図２６は、この発明の第３の
実施例に係わる製造方法に従って形成された半導体装置
の最終的な断面形状を示した断面図である。
【００４８】図２６に示すように、３層以上の配線層を
持つ半導体装置において、第１の実施例および第２の実
施例で説明した方法を組み合わせ、コンタクト孔５１を
形成することも可能である。
持つ半導体装置において、第１の実施例および第２の実
施例で説明した方法を組み合わせ、コンタクト孔５１を
形成することも可能である。
【００４９】図２６において、参照符号２２1 は第１層
めの配線層１４1 を含むパタ−ンを示しており、同様
に、参照符号２２2 は第２層めの配線層１４2 を含むパ
タ−ン、…、参照符号２２4 は第４層めの配線層１４4
を含むパタ−ンをそれぞれ示している。第１層めの障壁
層はシリコン酸化膜１６1 とポリシリコン膜１８1 とで
構成され、…、第４層めの障壁層はシリコン酸化膜１６
4 とポリシリコン膜１８4 とで構成される。参照符号２
８1 は第１層めの配線層１４1 と第２層めの配線層１４
2 とを互いに絶縁する層間絶縁膜（ＢＰＳＧ等）を示し
ており、同様に、参照符号２８2 は第２層めの配線層１
４2 と第３層めの配線層１４3 とを互いに絶縁する層間
絶縁膜、…、参照符号２８4 は第３層めの配線層１４4
と第４層めの配線層１４4 とを互いに絶縁する層間絶縁
膜をそれぞれ示している。参照符号５４Ａ〜５４Ｄは、
層間絶縁膜２８1 〜２８4 の側壁上、並びに配線層１４
1 〜１４4 の側壁上方に形成されたサイドウォ−ル絶縁
膜（Ｓｉ3 Ｎ4 、もしくはＳｉＯ2 等）を示している。
めの配線層１４1 を含むパタ−ンを示しており、同様
に、参照符号２２2 は第２層めの配線層１４2 を含むパ
タ−ン、…、参照符号２２4 は第４層めの配線層１４4
を含むパタ−ンをそれぞれ示している。第１層めの障壁
層はシリコン酸化膜１６1 とポリシリコン膜１８1 とで
構成され、…、第４層めの障壁層はシリコン酸化膜１６
4 とポリシリコン膜１８4 とで構成される。参照符号２
８1 は第１層めの配線層１４1 と第２層めの配線層１４
2 とを互いに絶縁する層間絶縁膜（ＢＰＳＧ等）を示し
ており、同様に、参照符号２８2 は第２層めの配線層１
４2 と第３層めの配線層１４3 とを互いに絶縁する層間
絶縁膜、…、参照符号２８4 は第３層めの配線層１４4
と第４層めの配線層１４4 とを互いに絶縁する層間絶縁
膜をそれぞれ示している。参照符号５４Ａ〜５４Ｄは、
層間絶縁膜２８1 〜２８4 の側壁上、並びに配線層１４
1 〜１４4 の側壁上方に形成されたサイドウォ−ル絶縁
膜（Ｓｉ3 Ｎ4 、もしくはＳｉＯ2 等）を示している。
【００５０】図２６に示す半導体装置においてはコンタ
クト孔５１が深くなる。このため、障壁層の厚みを第１
層よりも第２層めを厚く、また第２層めよりも第３層め
を厚く、第３層めよりも第４層めを厚く、というように
順次厚くすることが望ましい。これによれば、例えば第
４層めの障壁層が長い間エッチャントにさらされたとし
ても、障壁層を残すことができる。これを実現するに
は、例えばポリシリコン膜１８1 〜１８4 の膜厚の関係
を次のように設定することで達成される。
クト孔５１が深くなる。このため、障壁層の厚みを第１
層よりも第２層めを厚く、また第２層めよりも第３層め
を厚く、第３層めよりも第４層めを厚く、というように
順次厚くすることが望ましい。これによれば、例えば第
４層めの障壁層が長い間エッチャントにさらされたとし
ても、障壁層を残すことができる。これを実現するに
は、例えばポリシリコン膜１８1 〜１８4 の膜厚の関係
を次のように設定することで達成される。
【００５１】 Ｔ１８1 ＜ Ｔ１８2 ＜ Ｔ１８3 ＜ Ｔ１８4 …（１） （１）式において、Ｔ１８1 はポリシリコン膜１８1 の
膜厚を、Ｔ１８2 はポリシリコン膜１８2 の膜厚を、Ｔ
１８3 はポリシリコン膜１８3 の膜厚を、Ｔ１８4 はポ
リシリコン膜１８4 の膜厚をそれぞれ示している。次
に、この発明の第４の実施例に係わる製造方法について
説明する。図２７は、この発明の第４の実施例に係わる
製造方法を用いて形成されるダイナミック型ＲＡＭのセ
ルのパタ−ン平面図である。
膜厚を、Ｔ１８2 はポリシリコン膜１８2 の膜厚を、Ｔ
１８3 はポリシリコン膜１８3 の膜厚を、Ｔ１８4 はポ
リシリコン膜１８4 の膜厚をそれぞれ示している。次
に、この発明の第４の実施例に係わる製造方法について
説明する。図２７は、この発明の第４の実施例に係わる
製造方法を用いて形成されるダイナミック型ＲＡＭのセ
ルのパタ−ン平面図である。
【００５２】図２７に示すように、ソ−ス領域１１４1
およびドレイン領域１１４2 は、シリコン基板の表面が
露出する素子形成領域１０１に形成されている。ソ−ス
領域１１４1 とドレイン領域１１４2 との間の素子形成
領域１０１上には、ワ−ド線（ゲ−ト電極）ＷＬが形成
されている。ドレイン領域１１４2 にはビット線ＢＬが
電気的に接続されている。ソ−ス領域１１４1 にはスト
レ−ジノ−ド電極が電気的に接続される。なお図２７
中、ストレ−ジノ−ド電極およびセルプレ−ト電極は省
略されている。
およびドレイン領域１１４2 は、シリコン基板の表面が
露出する素子形成領域１０１に形成されている。ソ−ス
領域１１４1 とドレイン領域１１４2 との間の素子形成
領域１０１上には、ワ−ド線（ゲ−ト電極）ＷＬが形成
されている。ドレイン領域１１４2 にはビット線ＢＬが
電気的に接続されている。ソ−ス領域１１４1 にはスト
レ−ジノ−ド電極が電気的に接続される。なお図２７
中、ストレ−ジノ−ド電極およびセルプレ−ト電極は省
略されている。
【００５３】図２８〜図４２は、この発明の第４の実施
例に係わる製造方法に従って工程順に示されたダイナミ
ック型ＲＡＭのセルの断面図である。なおこの断面は図
２７中のＩ−Ｉ線に沿うものとする。
例に係わる製造方法に従って工程順に示されたダイナミ
ック型ＲＡＭのセルの断面図である。なおこの断面は図
２７中のＩ−Ｉ線に沿うものとする。
【００５４】まず、Ｐ型シリコン基板１００の表面領域
に、例えばＬＯＣＯＳ法により、シリコン酸化膜（Ｓｉ
Ｏ2 ；以下フィ−ルド酸化膜と称す）１０２を形成し、
素子形成領域１０１を画定する。次いで、素子形成領域
１０１上に、例えば熱酸化法により、約１５０オングス
トロ−ムの厚みを有するシリコン酸化膜（ＳｉＯ2 ；以
下ゲ−ト酸化膜と称す）１０４を形成する。次いで、基
板１００上方全面に、例えばＬＰＣＶＤ法により、約２
０００オングストロ−ムの厚みを有するポリシリコン膜
１０６を形成する。次いで、ポリシリコン膜１０６に、
ＰＯＣｌ3 をソ−スとした気相拡散法により、リンを拡
散し、ポリシリコン膜１０６を導電体化（Ｎ型化）す
る。次いで、ポリシリコン膜１０６上に、ＬＰＣＶＤ法
により、約３０００オングストロ−ムの厚みを有するシ
リコン酸化膜（ＳｉＯ2 ）１０８を形成する。次いで、
シリコン酸化膜１０８上に、ＬＰＣＶＤ法により、約１
００オングストロ−ムの厚みを有するポリシリコン膜１
１０を形成する（図２８）。
に、例えばＬＯＣＯＳ法により、シリコン酸化膜（Ｓｉ
Ｏ2 ；以下フィ−ルド酸化膜と称す）１０２を形成し、
素子形成領域１０１を画定する。次いで、素子形成領域
１０１上に、例えば熱酸化法により、約１５０オングス
トロ−ムの厚みを有するシリコン酸化膜（ＳｉＯ2 ；以
下ゲ−ト酸化膜と称す）１０４を形成する。次いで、基
板１００上方全面に、例えばＬＰＣＶＤ法により、約２
０００オングストロ−ムの厚みを有するポリシリコン膜
１０６を形成する。次いで、ポリシリコン膜１０６に、
ＰＯＣｌ3 をソ−スとした気相拡散法により、リンを拡
散し、ポリシリコン膜１０６を導電体化（Ｎ型化）す
る。次いで、ポリシリコン膜１０６上に、ＬＰＣＶＤ法
により、約３０００オングストロ−ムの厚みを有するシ
リコン酸化膜（ＳｉＯ2 ）１０８を形成する。次いで、
シリコン酸化膜１０８上に、ＬＰＣＶＤ法により、約１
００オングストロ−ムの厚みを有するポリシリコン膜１
１０を形成する（図２８）。
【００５５】次いで、ポリシリコン膜１１０上に、フォ
トリソグラフィ法により、ワ−ド線（ゲ−ト）パタ−ン
に対応したレジストパタ−ン（図示せず）を形成する。
次いで、レジストパタ−ンをマスクに用いて、ポリシリ
コン膜１１０、シリコン酸化膜１０８、Ｎ型ポリシリコ
ン膜１０６を順次、ＲＩＥ法によりエッチングする。こ
れにより、Ｎ型ポリシリコン膜１０６で成るワ−ド線
と、シリコン酸化膜１０８およびポリシリコン膜１１０
で成る障壁層とを含むワ−ド線パタ−ン１１２が形成さ
れる。次いで、ワ−ド線パタ−ン１１２およびフィ−ル
ド酸化膜１０２をマスクとして、Ｎ型の不純物イオン、
例えばヒ素（Ａｓ）イオンを基板１００内に注入する。
これにより、トランジスタのソ−スとなるＮ型不純物層
１１４1 、およびドレインとなるＮ型不純物層１１４2
が形成される。この後、図示せぬレジストパタ−ンを除
去する（図２９）。
トリソグラフィ法により、ワ−ド線（ゲ−ト）パタ−ン
に対応したレジストパタ−ン（図示せず）を形成する。
次いで、レジストパタ−ンをマスクに用いて、ポリシリ
コン膜１１０、シリコン酸化膜１０８、Ｎ型ポリシリコ
ン膜１０６を順次、ＲＩＥ法によりエッチングする。こ
れにより、Ｎ型ポリシリコン膜１０６で成るワ−ド線
と、シリコン酸化膜１０８およびポリシリコン膜１１０
で成る障壁層とを含むワ−ド線パタ−ン１１２が形成さ
れる。次いで、ワ−ド線パタ−ン１１２およびフィ−ル
ド酸化膜１０２をマスクとして、Ｎ型の不純物イオン、
例えばヒ素（Ａｓ）イオンを基板１００内に注入する。
これにより、トランジスタのソ−スとなるＮ型不純物層
１１４1 、およびドレインとなるＮ型不純物層１１４2
が形成される。この後、図示せぬレジストパタ−ンを除
去する（図２９）。
【００５６】次いで、ワ−ド線パタ−ン１１２を覆うよ
うに基板１００上方に、ＬＰＣＶＤ法により、約１００
０オングストロ−ムの厚みを有するシリコン酸化膜（Ｓ
ｉＯ2 ）１１６、約４０００オングストロ−ムの厚みを
有するＢＰＳＧ膜１１８を形成する。シリコン酸化膜１
１６およびＢＰＳＧ膜１１８は、層間絶縁膜として機能
する。次いで、ＢＰＳＧ膜１１８を、温度８５０℃の窒
素雰囲気中でリフロ−させ、平坦化する（図３０）。
うに基板１００上方に、ＬＰＣＶＤ法により、約１００
０オングストロ−ムの厚みを有するシリコン酸化膜（Ｓ
ｉＯ2 ）１１６、約４０００オングストロ−ムの厚みを
有するＢＰＳＧ膜１１８を形成する。シリコン酸化膜１
１６およびＢＰＳＧ膜１１８は、層間絶縁膜として機能
する。次いで、ＢＰＳＧ膜１１８を、温度８５０℃の窒
素雰囲気中でリフロ−させ、平坦化する（図３０）。
【００５７】次いで、ＢＰＳＧ膜１１８上に、フォトリ
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ソ−スとなる不純
物層１１４1 にコンタクトされるストレ−ジノ−ド電極
のコンタクト予定部を含む範囲で、かつワ−ド線パタ−
ン１１２相互間の距離より拡い幅の窓を有する。次い
で、レジストパタ−ンをマスクに用いて、ＢＰＳＧ膜１
１８、シリコン酸化膜１１６、ゲ−ト酸化膜１０４を、
例えばＣＨＦ3 ／ＣＯイオンをエッチャントに用いたＲ
ＩＥ法によりエッチングする。これにより、不純物層１
１４1 に達する開口部１１９が得られる。また、上記エ
ッチングは、ワ−ド線パタ−ン１１２上では、ポリシリ
コン膜１１０の部分で止まる。これは、ＢＰＳＧのエッ
チング速度に比べて、ポリシリコンのエッチング速度が
１／６０以下と遅いためである。この後、図示せぬレジ
ストパタ−ンを除去する（図３１）。
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ソ−スとなる不純
物層１１４1 にコンタクトされるストレ−ジノ−ド電極
のコンタクト予定部を含む範囲で、かつワ−ド線パタ−
ン１１２相互間の距離より拡い幅の窓を有する。次い
で、レジストパタ−ンをマスクに用いて、ＢＰＳＧ膜１
１８、シリコン酸化膜１１６、ゲ−ト酸化膜１０４を、
例えばＣＨＦ3 ／ＣＯイオンをエッチャントに用いたＲ
ＩＥ法によりエッチングする。これにより、不純物層１
１４1 に達する開口部１１９が得られる。また、上記エ
ッチングは、ワ−ド線パタ−ン１１２上では、ポリシリ
コン膜１１０の部分で止まる。これは、ＢＰＳＧのエッ
チング速度に比べて、ポリシリコンのエッチング速度が
１／６０以下と遅いためである。この後、図示せぬレジ
ストパタ−ンを除去する（図３１）。
【００５８】次いで、温度８５０℃で水素燃焼酸化を行
い、開口部１１９内に露出したポリシリコン膜１０６お
よび１１０の表面をそれぞれ酸化し、シリコン酸化膜１
０６Ａおよび１１０Ａを得る。この時、開口部１１９内
に露出した基板１００の表面も酸化され、約２００オン
グストロ−ムの厚みを有するシリコン酸化膜１２２が形
成される（図３２）。
い、開口部１１９内に露出したポリシリコン膜１０６お
よび１１０の表面をそれぞれ酸化し、シリコン酸化膜１
０６Ａおよび１１０Ａを得る。この時、開口部１１９内
に露出した基板１００の表面も酸化され、約２００オン
グストロ−ムの厚みを有するシリコン酸化膜１２２が形
成される（図３２）。
【００５９】次いで、開口部１１９内を含みＢＰＳＧ膜
１１８上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
を形成する。次いで、シリコン窒化膜をＲＩＥ法により
エッチングし、コンタクト孔１２０を形成する。この
時、シリコン窒化膜は、主にＢＰＳＧ膜１１８の側壁
上、およびワ−ド線１０６の側壁上方に残る。これによ
り、サイドウォ−ル絶縁膜１２４が得られる（図３
３）。
１１８上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
を形成する。次いで、シリコン窒化膜をＲＩＥ法により
エッチングし、コンタクト孔１２０を形成する。この
時、シリコン窒化膜は、主にＢＰＳＧ膜１１８の側壁
上、およびワ−ド線１０６の側壁上方に残る。これによ
り、サイドウォ−ル絶縁膜１２４が得られる（図３
３）。
【００６０】次いで、コンタクト孔１２０内を含みＢＰ
ＳＧ膜１１８上に、ＬＰＣＶＤ法により、約１０００オ
ングストロ−ムの厚みを有するポリシリコン膜を形成す
る。次いで、ポリシリコン膜に、ＰＯＣｌ3 をソ−スと
した気相拡散法により、リンを拡散し、ポリシリコン膜
を導電体化（Ｎ型化）する。次いで、ポリシリコン膜を
フォトリソグラフィ法を用いてパタ−ニングし、ストレ
−ジ・ノ−ド電極１２６を得る（図３４）。次いで、ス
トレ−ジ・ノ−ド電極１２６の表面を、例えば熱酸化法
により酸化し、キャパシタ誘電体膜１２８を形成する
（図３５）。
ＳＧ膜１１８上に、ＬＰＣＶＤ法により、約１０００オ
ングストロ−ムの厚みを有するポリシリコン膜を形成す
る。次いで、ポリシリコン膜に、ＰＯＣｌ3 をソ−スと
した気相拡散法により、リンを拡散し、ポリシリコン膜
を導電体化（Ｎ型化）する。次いで、ポリシリコン膜を
フォトリソグラフィ法を用いてパタ−ニングし、ストレ
−ジ・ノ−ド電極１２６を得る（図３４）。次いで、ス
トレ−ジ・ノ−ド電極１２６の表面を、例えば熱酸化法
により酸化し、キャパシタ誘電体膜１２８を形成する
（図３５）。
【００６１】次いで、ストレ−ジ・ノ−ド電極１２６を
覆うようにＢＰＳＧ膜１１８上に、ＬＰＣＶＤ法によ
り、約２０００オングストロ−ムの厚みを有する低抵抗
のポリシリコン膜を形成する。このポリシリコン膜はプ
レ−ト電極１３０となる。次いで、プレ−ト電極１３０
上に、ＬＰＣＶＤ法により、約１０００オングストロ−
ムの厚みを有するシリコン酸化膜（ＳｉＯ2 ）１３２を
形成する。次いで、シリコン酸化膜１３２上に、ＬＰＣ
ＶＤ法により、約４００オングストロ−ムの厚みを有す
るポリシリコン膜１３４を形成する（図３６）。
覆うようにＢＰＳＧ膜１１８上に、ＬＰＣＶＤ法によ
り、約２０００オングストロ−ムの厚みを有する低抵抗
のポリシリコン膜を形成する。このポリシリコン膜はプ
レ−ト電極１３０となる。次いで、プレ−ト電極１３０
上に、ＬＰＣＶＤ法により、約１０００オングストロ−
ムの厚みを有するシリコン酸化膜（ＳｉＯ2 ）１３２を
形成する。次いで、シリコン酸化膜１３２上に、ＬＰＣ
ＶＤ法により、約４００オングストロ−ムの厚みを有す
るポリシリコン膜１３４を形成する（図３６）。
【００６２】次いで、ポリシリコン膜１３４上に、フォ
トリソグラフィ法により、プレ−ト電極に、ビット線を
基板に到達させるための開口部に対応したレジストパタ
−ン（図示せず）を形成する。次いで、レジストパタ−
ンをマスクに用いて、ポリシリコン膜１３４、シリコン
酸化膜１３２、プレ−ト電極（ポリシリコン膜）１３０
を順次、ＲＩＥ法によりエッチングする。これにより、
ビット線を基板１００に到達させるための開口部１３６
を有するプレ−ト電極パタ−ン１３８が形成される。ス
リット１３６の幅は、ワ−ド線パタ−ン１１２相互間の
距離よりも大きくなるよう形成される。なおプレ−ト電
極パタ−ン１３８は、プレ−ト電極１３０と、シリコン
酸化膜１３２およびポリシリコン膜１３４で成る障壁層
とを含んでいる。この後、図示せぬレジストパタ−ンを
除去する（図３７）。
トリソグラフィ法により、プレ−ト電極に、ビット線を
基板に到達させるための開口部に対応したレジストパタ
−ン（図示せず）を形成する。次いで、レジストパタ−
ンをマスクに用いて、ポリシリコン膜１３４、シリコン
酸化膜１３２、プレ−ト電極（ポリシリコン膜）１３０
を順次、ＲＩＥ法によりエッチングする。これにより、
ビット線を基板１００に到達させるための開口部１３６
を有するプレ−ト電極パタ−ン１３８が形成される。ス
リット１３６の幅は、ワ−ド線パタ−ン１１２相互間の
距離よりも大きくなるよう形成される。なおプレ−ト電
極パタ−ン１３８は、プレ−ト電極１３０と、シリコン
酸化膜１３２およびポリシリコン膜１３４で成る障壁層
とを含んでいる。この後、図示せぬレジストパタ−ンを
除去する（図３７）。
【００６３】次いで、プレ−ト電極パタ−ン１３８上を
覆うようにＢＰＳＧ膜１１８上に、層間絶縁膜として、
ＬＰＣＶＤ法により、約１０００オングストロ−ムの厚
みを有するシリコン酸化膜（ＳｉＯ2 ）１４０、約４０
００オングストロ−ムの厚みを有するＢＰＳＧ膜１４２
を形成する。次いで、ＢＰＳＧ膜１４２を、温度８５０
℃の窒素雰囲気中でリフロ−させ、平坦化する（図３
８）。
覆うようにＢＰＳＧ膜１１８上に、層間絶縁膜として、
ＬＰＣＶＤ法により、約１０００オングストロ−ムの厚
みを有するシリコン酸化膜（ＳｉＯ2 ）１４０、約４０
００オングストロ−ムの厚みを有するＢＰＳＧ膜１４２
を形成する。次いで、ＢＰＳＧ膜１４２を、温度８５０
℃の窒素雰囲気中でリフロ−させ、平坦化する（図３
８）。
【００６４】次いで、ＢＰＳＧ膜１４２上に、フォトリ
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ドレインとなる不
純物層１１４2 にコンタクトされるビット線コンタクト
予定部を含む範囲で、かつ開口部１３６の幅よりも拡い
幅の窓を有する。次いで、レジストパタ−ンをマスクと
して、ＢＰＳＧ膜１４２、シリコン酸化膜１４０、ＢＰ
ＳＧ膜１１８、シリコン酸化膜１１６、ゲ−ト酸化膜１
０４を、例えばＣＨＦ3 ／ＣＯイオンをエッチャントと
したＲＩＥ法によりエッチングする。これにより、不純
物層１１４2 に達する開口部１４４が得られる。また、
上記エッチングは、プレ−ト電極パタ−ン１３８上では
ポリシリコン膜１３２の部分で、またワ−ド線パタ−ン
１１２上ではポリシリコン膜１１０の部分でそれぞれ止
まる。これは、ＢＰＳＧのエッチング速度に比べて、ポ
リシリコンのエッチング速度が１／６０以下と遅いため
である。この後、図示せぬレジストパタ−ンを除去する
（図３９）。
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ドレインとなる不
純物層１１４2 にコンタクトされるビット線コンタクト
予定部を含む範囲で、かつ開口部１３６の幅よりも拡い
幅の窓を有する。次いで、レジストパタ−ンをマスクと
して、ＢＰＳＧ膜１４２、シリコン酸化膜１４０、ＢＰ
ＳＧ膜１１８、シリコン酸化膜１１６、ゲ−ト酸化膜１
０４を、例えばＣＨＦ3 ／ＣＯイオンをエッチャントと
したＲＩＥ法によりエッチングする。これにより、不純
物層１１４2 に達する開口部１４４が得られる。また、
上記エッチングは、プレ−ト電極パタ−ン１３８上では
ポリシリコン膜１３２の部分で、またワ−ド線パタ−ン
１１２上ではポリシリコン膜１１０の部分でそれぞれ止
まる。これは、ＢＰＳＧのエッチング速度に比べて、ポ
リシリコンのエッチング速度が１／６０以下と遅いため
である。この後、図示せぬレジストパタ−ンを除去する
（図３９）。
【００６５】次いで、温度８５０℃で水素燃焼酸化を行
い、開口部１４４内に露出したポリシリコン膜１０６
（ワ−ド線）、１１０、１３０（プレ−ト電極）および
１３４の表面をそれぞれ酸化し、酸化物１０６Ａ、１１
０Ｂ、１３０Ａ、１３４Ａをそれぞれ形成する。この
時、開口部１４４内に露出した基板１００の表面も酸化
され、約１５０オングストロ−ムの厚みを有するシリコ
ン酸化膜１４６が形成される（図４０）。
い、開口部１４４内に露出したポリシリコン膜１０６
（ワ−ド線）、１１０、１３０（プレ−ト電極）および
１３４の表面をそれぞれ酸化し、酸化物１０６Ａ、１１
０Ｂ、１３０Ａ、１３４Ａをそれぞれ形成する。この
時、開口部１４４内に露出した基板１００の表面も酸化
され、約１５０オングストロ−ムの厚みを有するシリコ
ン酸化膜１４６が形成される（図４０）。
【００６６】次いで、開口部１４４内を含みＢＰＳＧ膜
１４２上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
を形成する。次いで、シリコン窒化膜をＲＩＥ法により
エッチングし、コンタクト孔１４５を形成する。この
時、シリコン窒化膜は、主にＢＰＳＧ膜１１８、１４２
の側面上、およびワ−ド線１０６、プレ−ト電極１３０
の側面上方に残る。これにより、サイドウォ−ル絶縁膜
１４８が得られる（図４１）。
１４２上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
を形成する。次いで、シリコン窒化膜をＲＩＥ法により
エッチングし、コンタクト孔１４５を形成する。この
時、シリコン窒化膜は、主にＢＰＳＧ膜１１８、１４２
の側面上、およびワ−ド線１０６、プレ−ト電極１３０
の側面上方に残る。これにより、サイドウォ−ル絶縁膜
１４８が得られる（図４１）。
【００６７】次いで、コンタクト孔１４５内を含み、Ｂ
ＰＳＧ膜１４２上に、ＬＰＣＶＤ法により、約３０００
オングストロ−ムの厚みを有するリンを含むポリシリコ
ン膜を形成する。次いで、フォトリソグラフィ法を用い
てポリシリコン膜をパタ−ニングする。このパタ−ニン
グにより、コンタクト孔１４５を介してＮ型不純物層１
１４2 に電気的に接続されるビット線１５０を得る。以
上のような工程により、図２７に示す平面パタ−ンを有
するダイナミック型ＲＡＭのセルが形成される。次に、
この発明の第５の実施例に係わる製造方法について説明
する。図４３は、この発明の第５の実施例に係わる製造
方法を用いて形成されるダイナミック型ＲＡＭのセルの
パタ−ン平面図である。
ＰＳＧ膜１４２上に、ＬＰＣＶＤ法により、約３０００
オングストロ−ムの厚みを有するリンを含むポリシリコ
ン膜を形成する。次いで、フォトリソグラフィ法を用い
てポリシリコン膜をパタ−ニングする。このパタ−ニン
グにより、コンタクト孔１４５を介してＮ型不純物層１
１４2 に電気的に接続されるビット線１５０を得る。以
上のような工程により、図２７に示す平面パタ−ンを有
するダイナミック型ＲＡＭのセルが形成される。次に、
この発明の第５の実施例に係わる製造方法について説明
する。図４３は、この発明の第５の実施例に係わる製造
方法を用いて形成されるダイナミック型ＲＡＭのセルの
パタ−ン平面図である。
【００６８】図４３に示すように、ストレ−ジノ−ド電
極とソ−ス領域１１４1 のコンタクト部ＳＮＣは、ビッ
ト線ＢＬとワ−ド線ＷＬとにより囲まれる領域に設けら
れている。そして、素子形成領域１０１は、ビット線Ｂ
Ｌを挟んで対角線上のソ−ス領域１１４1 どうし結ぶよ
うに、平面から見て斜めに形成されている。ビット線Ｂ
Ｌは、ドレイン領域１１４2 に電気的に接続されてい
る。なお図４３中、ストレ−ジノ−ド電極およびセルプ
レ−ト電極は省略されている。
極とソ−ス領域１１４1 のコンタクト部ＳＮＣは、ビッ
ト線ＢＬとワ−ド線ＷＬとにより囲まれる領域に設けら
れている。そして、素子形成領域１０１は、ビット線Ｂ
Ｌを挟んで対角線上のソ−ス領域１１４1 どうし結ぶよ
うに、平面から見て斜めに形成されている。ビット線Ｂ
Ｌは、ドレイン領域１１４2 に電気的に接続されてい
る。なお図４３中、ストレ−ジノ−ド電極およびセルプ
レ−ト電極は省略されている。
【００６９】図４４（ａ）〜（ｃ）ないし図５４（ａ）
〜（ｃ）は、この発明の第４の実施例に係わる製造方法
に従って工程順に示されたダイナミック型ＲＡＭのセル
の断面図である。なお（ａ）図に示す断面は図４３中の
ａ−ａ線に、（ｂ）図に示す断面は図４３中のｂ−ｂ線
に、（ｃ）図に示す断面は図４３中のｃ−ｃ線にそれぞ
れ沿うものとする。
〜（ｃ）は、この発明の第４の実施例に係わる製造方法
に従って工程順に示されたダイナミック型ＲＡＭのセル
の断面図である。なお（ａ）図に示す断面は図４３中の
ａ−ａ線に、（ｂ）図に示す断面は図４３中のｂ−ｂ線
に、（ｃ）図に示す断面は図４３中のｃ−ｃ線にそれぞ
れ沿うものとする。
【００７０】まず、図２７〜図２９を参照して説明した
方法と同様な方法により、Ｐ型シリコン基板１００の表
面領域にフィ−ルド酸化膜１０２を形成して素子形成領
域１０１を画定する。次いで、素子形成領域１０１上に
ゲ−ト酸化膜１０４を形成した後、基板１００の上方に
Ｎ型ポリシリコン膜１０６で成るワ−ド線と、シリコン
酸化膜１０８およびポリシリコン膜１１０で成る障壁層
とを含むワ−ド線パタ−ン１１２を形成する。次いで、
トランジスタのソ−スとなるＮ型不純物層１１４1 、お
よびドレインとなるＮ型不純物層１１４2 を形成する
｛図４４（ａ）〜（ｃ）｝。
方法と同様な方法により、Ｐ型シリコン基板１００の表
面領域にフィ−ルド酸化膜１０２を形成して素子形成領
域１０１を画定する。次いで、素子形成領域１０１上に
ゲ−ト酸化膜１０４を形成した後、基板１００の上方に
Ｎ型ポリシリコン膜１０６で成るワ−ド線と、シリコン
酸化膜１０８およびポリシリコン膜１１０で成る障壁層
とを含むワ−ド線パタ−ン１１２を形成する。次いで、
トランジスタのソ−スとなるＮ型不純物層１１４1 、お
よびドレインとなるＮ型不純物層１１４2 を形成する
｛図４４（ａ）〜（ｃ）｝。
【００７１】次いで、図３０を参照して説明した方法と
同様な方法により、ワ−ド線パタ−ン１１２上を覆うよ
うに基板１００上方に、層間絶縁膜として、シリコン酸
化膜１１６、ＢＰＳＧ膜１１８を形成する。次いで、Ｂ
ＰＳＧ膜１１８をリフロ−させ、平坦化する｛図４５
（ａ）〜（ｃ）｝。
同様な方法により、ワ−ド線パタ−ン１１２上を覆うよ
うに基板１００上方に、層間絶縁膜として、シリコン酸
化膜１１６、ＢＰＳＧ膜１１８を形成する。次いで、Ｂ
ＰＳＧ膜１１８をリフロ−させ、平坦化する｛図４５
（ａ）〜（ｃ）｝。
【００７２】次いで、ＢＰＳＧ膜１１８上に、フォトリ
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ドレインとなる不
純物層１１４2 にコンタクトされるビット線のコンタク
ト予定部を含む範囲で、かつワ−ド線パタ−ン１１２相
互間の距離より拡い幅の窓を有する。次いで、レジスト
パタ−ンをマスクとして、ＢＰＳＧ膜１１８、シリコン
酸化膜１１６、ゲ−ト酸化膜１０４を、例えばＣＨＦ3
／ＣＯイオンをエッチャントとしたＲＩＥ法によりエッ
チングする。これにより、不純物層１１４2 に達する開
口部１４４が得られる。また、上記エッチングは、ワ−
ド線パタ−ン１１２上では、ポリシリコン膜１１０の部
分で止まる。これは、ＢＰＳＧのエッチング速度に比べ
て、ポリシリコンのエッチング速度が１／６０以下と遅
いためである。この後、図示せぬレジストパタ−ンを除
去する｛図４６（ａ）〜（ｃ）｝。
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ドレインとなる不
純物層１１４2 にコンタクトされるビット線のコンタク
ト予定部を含む範囲で、かつワ−ド線パタ−ン１１２相
互間の距離より拡い幅の窓を有する。次いで、レジスト
パタ−ンをマスクとして、ＢＰＳＧ膜１１８、シリコン
酸化膜１１６、ゲ−ト酸化膜１０４を、例えばＣＨＦ3
／ＣＯイオンをエッチャントとしたＲＩＥ法によりエッ
チングする。これにより、不純物層１１４2 に達する開
口部１４４が得られる。また、上記エッチングは、ワ−
ド線パタ−ン１１２上では、ポリシリコン膜１１０の部
分で止まる。これは、ＢＰＳＧのエッチング速度に比べ
て、ポリシリコンのエッチング速度が１／６０以下と遅
いためである。この後、図示せぬレジストパタ−ンを除
去する｛図４６（ａ）〜（ｃ）｝。
【００７３】次いで、温度８５０℃で水素燃焼酸化を行
い、開口部１４４内に露出したポリシリコン膜１０６お
よび１１０の表面をそれぞれ酸化し、酸化物１０６Ａお
よび１１０Ａを得る。この時、開口部１４４内に露出し
た基板１００の表面も酸化され、約２００オングストロ
−ムの厚みを有するシリコン酸化膜１４６が形成される
｛図４７（ａ）〜（ｃ）｝。
い、開口部１４４内に露出したポリシリコン膜１０６お
よび１１０の表面をそれぞれ酸化し、酸化物１０６Ａお
よび１１０Ａを得る。この時、開口部１４４内に露出し
た基板１００の表面も酸化され、約２００オングストロ
−ムの厚みを有するシリコン酸化膜１４６が形成される
｛図４７（ａ）〜（ｃ）｝。
【００７４】次いで、開口部１４４内を含みＢＰＳＧ膜
１１８上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）を
形成する。次いで、シリコン窒化膜をＲＩＥ法によりエ
ッチングし、コンタクト孔１４５を形成する。この時、
シリコン窒化膜は、主にＢＰＳＧ膜１１８の側壁上、お
よびワ−ド線１０６の側壁上方に残る。これにより、サ
イドウォ−ル１４８が得られる｛図４８（ａ）〜
（ｃ）｝。
１１８上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）を
形成する。次いで、シリコン窒化膜をＲＩＥ法によりエ
ッチングし、コンタクト孔１４５を形成する。この時、
シリコン窒化膜は、主にＢＰＳＧ膜１１８の側壁上、お
よびワ−ド線１０６の側壁上方に残る。これにより、サ
イドウォ−ル１４８が得られる｛図４８（ａ）〜
（ｃ）｝。
【００７５】次いで、コンタクト孔１４５内を含みＢＰ
ＳＧ膜１１８上に、ＬＰＣＶＤ法により、約３０００オ
ングストロ−ムの厚みを有するポリシリコン膜１５２を
形成する。このポリシリコン膜は将来においてビット線
となる。次いで、ポリシリコン膜１５２に、ＰＯＣｌ3
をソ−スとした気相拡散法により、リンを拡散し、ポリ
シリコン膜１５２を導電体化（Ｎ型化）する。次いで、
ポリシリコン膜１５２上に、ＬＰＣＶＤ法により、約１
０００オングストロ−ムの厚みを有するシリコン酸化膜
（ＳｉＯ2 ）１５４を形成する。次いで、シリコン酸化
膜１５４上に、ＬＰＣＶＤ法により、約２５０オングス
トロ−ムの厚みを有するポリシリコン膜１５６を形成す
る。次いで、ポリシリコン膜１５６上に、フォトリソグ
ラフィ法により、ビット線に対応したレジストパタ−ン
（図示せず）を形成する。次いで、レジストパタ−ンを
マスクとして、ポリシリコン膜１５６、シリコン酸化膜
１５４、Ｎ型ポリシリコン膜１５２を順次、ＲＩＥ法に
よりエッチングする。これにより、Ｎ型ポリシリコン膜
１５２で成るビット線とシリコン酸化膜１５２およびポ
リシリコン膜１５４で成る障壁層とを含むビット線パタ
−ン１５８が形成される｛図４９（ａ）〜（ｃ）｝。
ＳＧ膜１１８上に、ＬＰＣＶＤ法により、約３０００オ
ングストロ−ムの厚みを有するポリシリコン膜１５２を
形成する。このポリシリコン膜は将来においてビット線
となる。次いで、ポリシリコン膜１５２に、ＰＯＣｌ3
をソ−スとした気相拡散法により、リンを拡散し、ポリ
シリコン膜１５２を導電体化（Ｎ型化）する。次いで、
ポリシリコン膜１５２上に、ＬＰＣＶＤ法により、約１
０００オングストロ−ムの厚みを有するシリコン酸化膜
（ＳｉＯ2 ）１５４を形成する。次いで、シリコン酸化
膜１５４上に、ＬＰＣＶＤ法により、約２５０オングス
トロ−ムの厚みを有するポリシリコン膜１５６を形成す
る。次いで、ポリシリコン膜１５６上に、フォトリソグ
ラフィ法により、ビット線に対応したレジストパタ−ン
（図示せず）を形成する。次いで、レジストパタ−ンを
マスクとして、ポリシリコン膜１５６、シリコン酸化膜
１５４、Ｎ型ポリシリコン膜１５２を順次、ＲＩＥ法に
よりエッチングする。これにより、Ｎ型ポリシリコン膜
１５２で成るビット線とシリコン酸化膜１５２およびポ
リシリコン膜１５４で成る障壁層とを含むビット線パタ
−ン１５８が形成される｛図４９（ａ）〜（ｃ）｝。
【００７６】次いで、ビット線パタ−ン１５８を覆うよ
うにＢＰＳＧ膜１１８上に、層間絶縁膜として、ＬＰＣ
ＶＤ法により、約１０００オングストロ−ムの厚みを有
するシリコン酸化膜１４０、約６０００オングストロ−
ムの厚みを有するＢＰＳＧ膜１４２を形成する。次い
で、ＢＰＳＧ膜１４２を、温度８５０℃の窒素雰囲気中
でリフロ−させ、平坦化する｛図５０（ａ）〜
（ｃ）｝。
うにＢＰＳＧ膜１１８上に、層間絶縁膜として、ＬＰＣ
ＶＤ法により、約１０００オングストロ−ムの厚みを有
するシリコン酸化膜１４０、約６０００オングストロ−
ムの厚みを有するＢＰＳＧ膜１４２を形成する。次い
で、ＢＰＳＧ膜１４２を、温度８５０℃の窒素雰囲気中
でリフロ−させ、平坦化する｛図５０（ａ）〜
（ｃ）｝。
【００７７】次いで、ＢＰＳＧ膜１４２上に、フォトリ
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ソ−スとなる不純
物層１１４1 にコンタクトされるストレ−ジノ−ド電極
のコンタクト予定部を含む範囲で、かつワ−ド線パタ−
ン１１２相互間の距離より拡い幅の窓を有する。次い
で、レジストパタ−ンをマスクとして、ＢＰＳＧ膜１４
２、シリコン酸化膜１４０、ＢＰＳＧ膜１１８、シリコ
ン酸化膜１１６、ゲ−ト酸化膜１０４を、例えばＣＨＦ
3 ／ＣＯイオンをエッチャントとしたＲＩＥ法により順
次エッチングする。これにより、不純物層１１４1 に達
する開口部１１９が得られる。また、上記エッチング
は、ビット線パタ−ン１５８上ではポリシリコン膜１５
６で、ワ−ド線パタ−ン１１２上ではポリシリコン膜１
１０の部分でそれぞれ止まる。これは、ＢＰＳＧのエッ
チング速度に比べて、ポリシリコンのエッチング速度が
１／６０以下と遅いためである。この後、図示せぬレジ
ストパタ−ンを除去する｛図５１（ａ）〜（ｃ）｝。
尚、図５５は図４９（ａ）〜（ｃ）の工程におけるパタ
−ン平面図である。
ソグラフィ法により、レジストパタ−ン（図示せず）を
形成する。このレジストパタ−ンは、ソ−スとなる不純
物層１１４1 にコンタクトされるストレ−ジノ−ド電極
のコンタクト予定部を含む範囲で、かつワ−ド線パタ−
ン１１２相互間の距離より拡い幅の窓を有する。次い
で、レジストパタ−ンをマスクとして、ＢＰＳＧ膜１４
２、シリコン酸化膜１４０、ＢＰＳＧ膜１１８、シリコ
ン酸化膜１１６、ゲ−ト酸化膜１０４を、例えばＣＨＦ
3 ／ＣＯイオンをエッチャントとしたＲＩＥ法により順
次エッチングする。これにより、不純物層１１４1 に達
する開口部１１９が得られる。また、上記エッチング
は、ビット線パタ−ン１５８上ではポリシリコン膜１５
６で、ワ−ド線パタ−ン１１２上ではポリシリコン膜１
１０の部分でそれぞれ止まる。これは、ＢＰＳＧのエッ
チング速度に比べて、ポリシリコンのエッチング速度が
１／６０以下と遅いためである。この後、図示せぬレジ
ストパタ−ンを除去する｛図５１（ａ）〜（ｃ）｝。
尚、図５５は図４９（ａ）〜（ｃ）の工程におけるパタ
−ン平面図である。
【００７８】次いで、温度８５０℃で水素燃焼酸化を行
い、開口部１２１内に露出したポリシリコン膜１０６、
１１０、１５２および１５６の表面をそれぞれ酸化し、
酸化物１０６Ａ、１１０Ａ、１５２Ａおよび１５６Ａに
変える。この時、開口部１１９内に露出した基板１００
の表面も酸化され、約２００オングストロ−ムの厚みを
有するシリコン酸化膜１２２が形成される｛図５２
（ａ）〜（ｃ）｝。
い、開口部１２１内に露出したポリシリコン膜１０６、
１１０、１５２および１５６の表面をそれぞれ酸化し、
酸化物１０６Ａ、１１０Ａ、１５２Ａおよび１５６Ａに
変える。この時、開口部１１９内に露出した基板１００
の表面も酸化され、約２００オングストロ−ムの厚みを
有するシリコン酸化膜１２２が形成される｛図５２
（ａ）〜（ｃ）｝。
【００７９】次いで、開口部１１９内を含みＢＰＳＧ膜
１４２上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
を形成する。次いで、シリコン窒化膜をＲＩＥ法により
エッチングし、コンタクト孔１２０を形成する。この
時、シリコン窒化膜は、主にＢＰＳＧ膜１４２、１１８
の側壁上、およびビット線１５２、ワ−ド線１０６の側
壁上方に残る。これにより、サイドウォ−ル１２４が得
られる｛図５３（ａ）〜（ｃ）｝。
１４２上に、ＬＰＣＶＤ法により、約１０００オングス
トロ−ムの厚みを有するシリコン窒化膜（ＳｉＮX ）膜
を形成する。次いで、シリコン窒化膜をＲＩＥ法により
エッチングし、コンタクト孔１２０を形成する。この
時、シリコン窒化膜は、主にＢＰＳＧ膜１４２、１１８
の側壁上、およびビット線１５２、ワ−ド線１０６の側
壁上方に残る。これにより、サイドウォ−ル１２４が得
られる｛図５３（ａ）〜（ｃ）｝。
【００８０】次いで、コンタクト孔１２０内を含みＢＰ
ＳＧ膜１４２上に、ＬＰＣＶＤ法により、約１０００オ
ングストロ−ムの厚みを有するポリシリコン膜を形成す
る。次いで、ポリシリコン膜に、ＰＯＣｌ3 をソ−スと
した気相拡散法により、リンを拡散し、ポリシリコン膜
を導電体化（Ｎ型化）する。次いで、ポリシリコン膜を
フォトリソグラフィ法を用いてパタ−ニングし、ストレ
−ジ・ノ−ド電極１２６を得る。次いで、ストレ−ジ・
ノ−ド電極１２６の表面を、例えば熱酸化法により酸化
し、キャパシタ誘電体膜１２８を形成する。次いで、キ
ャパシタ誘電体膜１２８上を含み、ＢＰＳＧ膜１４２上
に、ＬＰＣＶＤ法により、約３０００オングストロ−ム
の厚みを有するポリシリコン膜を形成し、このポリシリ
コン膜によりプレ−ト電極１３９を得る。以上のような
工程により、図４３に示す平面パタ−ンを有するダイナ
ミック型ＲＡＭのセルが形成される。
ＳＧ膜１４２上に、ＬＰＣＶＤ法により、約１０００オ
ングストロ−ムの厚みを有するポリシリコン膜を形成す
る。次いで、ポリシリコン膜に、ＰＯＣｌ3 をソ−スと
した気相拡散法により、リンを拡散し、ポリシリコン膜
を導電体化（Ｎ型化）する。次いで、ポリシリコン膜を
フォトリソグラフィ法を用いてパタ−ニングし、ストレ
−ジ・ノ−ド電極１２６を得る。次いで、ストレ−ジ・
ノ−ド電極１２６の表面を、例えば熱酸化法により酸化
し、キャパシタ誘電体膜１２８を形成する。次いで、キ
ャパシタ誘電体膜１２８上を含み、ＢＰＳＧ膜１４２上
に、ＬＰＣＶＤ法により、約３０００オングストロ−ム
の厚みを有するポリシリコン膜を形成し、このポリシリ
コン膜によりプレ−ト電極１３９を得る。以上のような
工程により、図４３に示す平面パタ−ンを有するダイナ
ミック型ＲＡＭのセルが形成される。
【００８１】尚、この発明は上記実施例に限定されるも
のではなく、メモリセルのビット線コンタクト部、メモ
リセルのストレ−ジ・ノ−ド電極コンタクト部以外にお
いても、この発明に係わる製造方法を適用できることは
いうまでもない。
のではなく、メモリセルのビット線コンタクト部、メモ
リセルのストレ−ジ・ノ−ド電極コンタクト部以外にお
いても、この発明に係わる製造方法を適用できることは
いうまでもない。
【００８２】また、障壁層としてシリコン酸化膜とポリ
シリコンとを用いたが、ポリシリコンを、ハフニウム
（Ｈｆ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、
タングステン−シリサイド（ＷＳｉ2 ）、モリブデン−
シリサイド（ＭｏＳｉ2 ）、ハフニウム−シリサイド
（ＨｆＳｉ2 ）、タンタル−シリサイド（ＴａＳ
ｉ2 ）、ジルコニウム−シリサイド（ＺｒＳｉ2 ）等に
変えても良い。これらの物質は全て、ポリシリコンと同
様、例えば酸化性雰囲気中で温度７００℃以上の熱処理
を施すことにより酸化物となり、絶縁体化される。
シリコンとを用いたが、ポリシリコンを、ハフニウム
（Ｈｆ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、
タングステン−シリサイド（ＷＳｉ2 ）、モリブデン−
シリサイド（ＭｏＳｉ2 ）、ハフニウム−シリサイド
（ＨｆＳｉ2 ）、タンタル−シリサイド（ＴａＳ
ｉ2 ）、ジルコニウム−シリサイド（ＺｒＳｉ2 ）等に
変えても良い。これらの物質は全て、ポリシリコンと同
様、例えば酸化性雰囲気中で温度７００℃以上の熱処理
を施すことにより酸化物となり、絶縁体化される。
【００８３】また、障壁層をシリコン酸化膜とポリシリ
コンとを積み重ねて形成したが、これによれば、ＣＨＦ
3 ／ＣＯのエッチャントに対してはいずれかのポリシリ
コンが、またＣｌ2 のエッチャントに対してはシリコン
酸化膜がというようにそれぞれエッチング耐性を発揮さ
せることが可能である。このため、障壁層のエッチング
耐性を全体的に強化できるという効果が得られる。
コンとを積み重ねて形成したが、これによれば、ＣＨＦ
3 ／ＣＯのエッチャントに対してはいずれかのポリシリ
コンが、またＣｌ2 のエッチャントに対してはシリコン
酸化膜がというようにそれぞれエッチング耐性を発揮さ
せることが可能である。このため、障壁層のエッチング
耐性を全体的に強化できるという効果が得られる。
【００８４】また、層間絶縁膜としてＢＰＳＧを用いた
が、層間絶縁膜を、リン−シリケ−トガラス（ＰＳ
Ｇ）、ボロン−シリケ−トガラス（ＢＳＧ）により構成
しても良い。これらの物質も全て、ＢＰＳＧと同様、例
えば酸化性雰囲気中で温度７００℃以上の熱処理を施す
ことによりリフロ−できるとともに、Ｓｉ、Ｈｆ、Ｔ
ａ、Ｚｒ、ＷＳｉ2 、ＭｏＳｉ2 、ＨｆＳｉ2 、ＴａＳ
ｉ2 、ＺｒＳｉ2 とエッチングの選択性を得ることがで
きる。また、サイドウォ−ル絶縁膜としてシリコン窒化
膜を用いたが、サイドウォ−ル絶縁膜も、絶縁物であれ
ばシリコン窒化膜に限られることはない。
が、層間絶縁膜を、リン−シリケ−トガラス（ＰＳ
Ｇ）、ボロン−シリケ−トガラス（ＢＳＧ）により構成
しても良い。これらの物質も全て、ＢＰＳＧと同様、例
えば酸化性雰囲気中で温度７００℃以上の熱処理を施す
ことによりリフロ−できるとともに、Ｓｉ、Ｈｆ、Ｔ
ａ、Ｚｒ、ＷＳｉ2 、ＭｏＳｉ2 、ＨｆＳｉ2 、ＴａＳ
ｉ2 、ＺｒＳｉ2 とエッチングの選択性を得ることがで
きる。また、サイドウォ−ル絶縁膜としてシリコン窒化
膜を用いたが、サイドウォ−ル絶縁膜も、絶縁物であれ
ばシリコン窒化膜に限られることはない。
【００８５】
【発明の効果】以上説明したように、この発明によれ
ば、多層の配線層を有する半導体装置に有効な、配線層
に対して自己整合的にコンタクト孔を形成できる半導体
装置の製造方法を提供できる。
ば、多層の配線層を有する半導体装置に有効な、配線層
に対して自己整合的にコンタクト孔を形成できる半導体
装置の製造方法を提供できる。
【図１】図１はこの発明の第１の実施例に係わる半導体
装置の製造方法の第１の工程を示す断面図である。
装置の製造方法の第１の工程を示す断面図である。
【図２】図２はこの発明の第１の実施例に係わる半導体
装置の製造方法の第２の工程を示す断面図である。
装置の製造方法の第２の工程を示す断面図である。
【図３】図３はこの発明の第１の実施例に係わる半導体
装置の製造方法の第３の工程を示す断面図である。
装置の製造方法の第３の工程を示す断面図である。
【図４】図４はこの発明の第１の実施例に係わる半導体
装置の製造方法の第４の工程を示す断面図である。
装置の製造方法の第４の工程を示す断面図である。
【図５】図５はこの発明の第１の実施例に係わる半導体
装置の製造方法の第５の工程を示す断面図である。
装置の製造方法の第５の工程を示す断面図である。
【図６】図６はこの発明の第１の実施例に係わる半導体
装置の製造方法の第６の工程を示す断面図である。
装置の製造方法の第６の工程を示す断面図である。
【図７】図７はこの発明の第１の実施例に係わる半導体
装置の製造方法の第７の工程を示す断面図である。
装置の製造方法の第７の工程を示す断面図である。
【図８】図８はこの発明の第１の実施例に係わる半導体
装置の製造方法の第８の工程を示す断面図である。
装置の製造方法の第８の工程を示す断面図である。
【図９】図９はこの発明の第１の実施例に係わる半導体
装置の製造方法の第９の工程を示す断面図である。
装置の製造方法の第９の工程を示す断面図である。
【図１０】図１０はこの発明の第１の実施例に係わる半
導体装置の製造方法の第１０の工程を示す断面図であ
る。
導体装置の製造方法の第１０の工程を示す断面図であ
る。
【図１１】図１１はこの発明の第１の実施例に係わる半
導体装置の製造方法の第１１の工程を示す断面図であ
る。
導体装置の製造方法の第１１の工程を示す断面図であ
る。
【図１２】図１２はこの発明の第１の実施例に係わる半
導体装置の製造方法の第１２の工程を示す断面図であ
る。
導体装置の製造方法の第１２の工程を示す断面図であ
る。
【図１３】図１３はこの発明の第１の実施例に係わる半
導体装置の製造方法の第１３の工程を示す断面図であ
る。
導体装置の製造方法の第１３の工程を示す断面図であ
る。
【図１４】図１４はこの発明の第１の実施例に係わる半
導体装置の製造方法の第１４の工程を示す断面図であ
る。
導体装置の製造方法の第１４の工程を示す断面図であ
る。
【図１５】図１５はこの発明の第２の実施例に係わる半
導体装置の製造方法の第１の工程を示す断面図である。
導体装置の製造方法の第１の工程を示す断面図である。
【図１６】図１６はこの発明の第２の実施例に係わる半
導体装置の製造方法の第２の工程を示す断面図である。
導体装置の製造方法の第２の工程を示す断面図である。
【図１７】図１７はこの発明の第２の実施例に係わる半
導体装置の製造方法の第３の工程を示す断面図である。
導体装置の製造方法の第３の工程を示す断面図である。
【図１８】図１８はこの発明の第２の実施例に係わる半
導体装置の製造方法の第４の工程を示す断面図である。
導体装置の製造方法の第４の工程を示す断面図である。
【図１９】図１９はこの発明の第２の実施例に係わる半
導体装置の製造方法の第５の工程を示す断面図である。
導体装置の製造方法の第５の工程を示す断面図である。
【図２０】図２０はこの発明の第２の実施例に係わる半
導体装置の製造方法の第６の工程を示す断面図である。
導体装置の製造方法の第６の工程を示す断面図である。
【図２１】図２１はこの発明の第２の実施例に係わる半
導体装置の製造方法の第７の工程を示す断面図である。
導体装置の製造方法の第７の工程を示す断面図である。
【図２２】図２２はこの発明の第２の実施例に係わる半
導体装置の製造方法の第８の工程を示す断面図である。
導体装置の製造方法の第８の工程を示す断面図である。
【図２３】図２３はこの発明の第２の実施例に係わる半
導体装置の製造方法の第９の工程を示す断面図である。
導体装置の製造方法の第９の工程を示す断面図である。
【図２４】図２４はこの発明の第２の実施例に係わる半
導体装置の製造方法の第１０の工程を示す断面図であ
る。
導体装置の製造方法の第１０の工程を示す断面図であ
る。
【図２５】図２５はこの発明の第２の実施例に係わる半
導体装置の製造方法の第１１の工程を示す断面図であ
る。
導体装置の製造方法の第１１の工程を示す断面図であ
る。
【図２６】図２６はこの発明の第３の実施例に係わる半
導体装置の製造方法に従って製造された半導体装置の断
面図である。
導体装置の製造方法に従って製造された半導体装置の断
面図である。
【図２７】図２７はこの発明の第４の実施例に係わる半
導体装置の製造方法に従って製造されるダイナミック型
ＲＡＭのセルのパタ−ン平面図である。
導体装置の製造方法に従って製造されるダイナミック型
ＲＡＭのセルのパタ−ン平面図である。
【図２８】図２８はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１の工程を示す断面図である。
導体装置の製造方法の第１の工程を示す断面図である。
【図２９】図２９はこの発明の第４の実施例に係わる半
導体装置の製造方法の第２の工程を示す断面図である。
導体装置の製造方法の第２の工程を示す断面図である。
【図３０】図３０はこの発明の第４の実施例に係わる半
導体装置の製造方法の第３の工程を示す断面図である。
導体装置の製造方法の第３の工程を示す断面図である。
【図３１】図３１はこの発明の第４の実施例に係わる半
導体装置の製造方法の第４の工程を示す断面図である。
導体装置の製造方法の第４の工程を示す断面図である。
【図３２】図３２はこの発明の第４の実施例に係わる半
導体装置の製造方法の第５の工程を示す断面図である。
導体装置の製造方法の第５の工程を示す断面図である。
【図３３】図３３はこの発明の第４の実施例に係わる半
導体装置の製造方法の第６の工程を示す断面図である。
導体装置の製造方法の第６の工程を示す断面図である。
【図３４】図３４はこの発明の第４の実施例に係わる半
導体装置の製造方法の第７の工程を示す断面図である。
導体装置の製造方法の第７の工程を示す断面図である。
【図３５】図３５はこの発明の第４の実施例に係わる半
導体装置の製造方法の第８の工程を示す断面図である。
導体装置の製造方法の第８の工程を示す断面図である。
【図３６】図３６はこの発明の第４の実施例に係わる半
導体装置の製造方法の第９の工程を示す断面図である。
導体装置の製造方法の第９の工程を示す断面図である。
【図３７】図３７はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１０の工程を示す断面図であ
る。
導体装置の製造方法の第１０の工程を示す断面図であ
る。
【図３８】図３８はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１１の工程を示す断面図であ
る。
導体装置の製造方法の第１１の工程を示す断面図であ
る。
【図３９】図３９はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１２の工程を示す断面図であ
る。
導体装置の製造方法の第１２の工程を示す断面図であ
る。
【図４０】図４０はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１３の工程を示す断面図であ
る。
導体装置の製造方法の第１３の工程を示す断面図であ
る。
【図４１】図４１はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１４の工程を示す断面図であ
る。
導体装置の製造方法の第１４の工程を示す断面図であ
る。
【図４２】図４２はこの発明の第４の実施例に係わる半
導体装置の製造方法の第１５の工程を示す断面図であ
る。
導体装置の製造方法の第１５の工程を示す断面図であ
る。
【図４３】図４３はこの発明の第５の実施例に係わる半
導体装置の製造方法に従って製造されるダイナミック型
ＲＡＭのセルのパタ−ン平面図である。
導体装置の製造方法に従って製造されるダイナミック型
ＲＡＭのセルのパタ−ン平面図である。
【図４４】図４４はこの発明の第５の実施例に係わる半
導体装置の製造方法の第１の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第１の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図４５】図４５はこの発明の第５の実施例に係わる半
導体装置の製造方法の第２の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第２の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図４６】図４６はこの発明の第５の実施例に係わる半
導体装置の製造方法の第３の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第３の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図４７】図４７はこの発明の第５の実施例に係わる半
導体装置の製造方法の第４の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第４の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図４８】図４８はこの発明の第５の実施例に係わる半
導体装置の製造方法の第５の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第５の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図４９】図４９はこの発明の第５の実施例に係わる半
導体装置の製造方法の第６の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第６の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図５０】図５０はこの発明の第５の実施例に係わる半
導体装置の製造方法の第７の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第７の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図５１】図５１はこの発明の第５の実施例に係わる半
導体装置の製造方法の第８の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第８の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図５２】図５２はこの発明の第５の実施例に係わる半
導体装置の製造方法の第９の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第９の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図５３】図５３はこの発明の第５の実施例に係わる半
導体装置の製造方法の第１０の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第１０の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図５４】図５４はこの発明の第５の実施例に係わる半
導体装置の製造方法の第１１の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
導体装置の製造方法の第１１の工程を示す断面図で、
（ａ）は図４３中のａ−ａ線に沿う断面、（ｂ）は図４
３中のｂ−ｂ線に沿う断面、（ｃ）は図４３中のｃ−ｃ
線に沿う断面である。
【図５５】図５５は図５１に示す工程における半導体装
置の平面図である。
置の平面図である。
１０…Ｐ型シリコン基板、１２…ゲ−ト酸化膜、１４…
導電性を有するポリシリコン膜、１６…シリコン酸化
膜、１８…ポリシリコン膜、１８Ａ…酸化物、２２…第
１層め配線層パタ−ン、２６…シリコン酸化膜、２８…
ＢＰＳＧ膜、３０…導電性を有するポリシリコン膜、３
２…タングステンシリサイド膜、３４…シリコン酸化
膜、３６…ポリシリコン膜、４０、４１…第２層め配線
層パタ−ン、４２…シリコン酸化膜、４４…ＢＰＳＧ
膜、５０…開口部、５１…コンタクト孔、５４…シリコ
ン窒化膜、５４Ａ〜５４Ｄ…サイドウォ−ル絶縁膜、５
６…導電性を有するポリシリコン膜、１００…Ｐ型シリ
コン基板、１０１…素子形成領域、１０２…フィ−ルド
酸化膜、１０４…ゲ−ト酸化膜、１０６…導電性を有す
るポリシリコン膜、１０８…シリコン酸化膜、１１０…
ポリシリコン膜、１１２…ワ−ド線パタ−ン、１１４1
…ソ−ス領域、１１４2 …ドレイン領域、１１６…シリ
コン酸化膜、１１８…ＢＰＳＧ膜、１１９…開口部、１
２０…コンタクト孔、１２４…サイドウォ−ル絶縁膜、
１２６…ストレ−ジ・ノ−ド電極、１２８…キャパシタ
誘電体膜、１３０…プレ−ト電極、１３２…シリコン酸
化膜、１３４…ポリシリコン膜、１３６…開口部、１３
８…プレ−ト電極パタ−ン、１３９…プレ−ト電極、１
４０…シリコン酸化膜、１４２…ＢＰＳＧ膜、１４４…
開口部、１４５…コンタクト孔、１４８…サイドォ−ル
絶縁膜、１５０…導電性を有するポリシリコン膜（ビッ
ト線）、１５２…ポリシリコン膜。１５４…シリコン酸
化膜、１５６…ポリシリコン膜、１５８…ビット線パタ
−ン。
導電性を有するポリシリコン膜、１６…シリコン酸化
膜、１８…ポリシリコン膜、１８Ａ…酸化物、２２…第
１層め配線層パタ−ン、２６…シリコン酸化膜、２８…
ＢＰＳＧ膜、３０…導電性を有するポリシリコン膜、３
２…タングステンシリサイド膜、３４…シリコン酸化
膜、３６…ポリシリコン膜、４０、４１…第２層め配線
層パタ−ン、４２…シリコン酸化膜、４４…ＢＰＳＧ
膜、５０…開口部、５１…コンタクト孔、５４…シリコ
ン窒化膜、５４Ａ〜５４Ｄ…サイドウォ−ル絶縁膜、５
６…導電性を有するポリシリコン膜、１００…Ｐ型シリ
コン基板、１０１…素子形成領域、１０２…フィ−ルド
酸化膜、１０４…ゲ−ト酸化膜、１０６…導電性を有す
るポリシリコン膜、１０８…シリコン酸化膜、１１０…
ポリシリコン膜、１１２…ワ−ド線パタ−ン、１１４1
…ソ−ス領域、１１４2 …ドレイン領域、１１６…シリ
コン酸化膜、１１８…ＢＰＳＧ膜、１１９…開口部、１
２０…コンタクト孔、１２４…サイドウォ−ル絶縁膜、
１２６…ストレ−ジ・ノ−ド電極、１２８…キャパシタ
誘電体膜、１３０…プレ−ト電極、１３２…シリコン酸
化膜、１３４…ポリシリコン膜、１３６…開口部、１３
８…プレ−ト電極パタ−ン、１３９…プレ−ト電極、１
４０…シリコン酸化膜、１４２…ＢＰＳＧ膜、１４４…
開口部、１４５…コンタクト孔、１４８…サイドォ−ル
絶縁膜、１５０…導電性を有するポリシリコン膜（ビッ
ト線）、１５２…ポリシリコン膜。１５４…シリコン酸
化膜、１５６…ポリシリコン膜、１５８…ビット線パタ
−ン。
Claims (12)
- 【請求項１】 半導体基板の表面上に、第１の絶縁膜を
形成する工程と、 前記第１の絶縁膜上に、第１の導電膜を形成する工程
と、 前記第１の導電膜上に、第１の障壁層を形成する工程
と、 前記第１の障壁層および前記第１の導電膜を一括してパ
タ−ニングし、第１の配線層パタ−ンを形成する工程
と、 前記第１の配線層パタ−ンを覆うように前記基板の表面
上方に、第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に、第２の導電膜を形成する工程
と、 前記第２の導電膜上に、第２の障壁層を形成する工程
と、 前記第２の障壁層および前記第２の導電膜を一括してパ
タ−ニングし、第２の配線層パタ−ンを形成する工程
と、 前記第２の配線層パタ−ンを覆うように前記基板の表面
上方に、第３の絶縁膜を形成する工程と、 前記半導体基板に到達する開口部を、前記第１、第２の
障壁層の少なくとも１つをエッチングの障壁に用いて前
記第１、第２、第３の絶縁膜を貫通させて形成する工程
と、 前記開口部の側壁上に、第４の絶縁膜で成るサイドウォ
−ルを形成する工程と、 前記開口部を介して前記基板にコンタクトされる第３の
配線層パタ−ンを形成する工程とを具備することを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記第１、第２の障壁層を各々、第１の
物質で成る第１の物質膜とこの第１の物質と異なる第２
の物質で成る第２の物質膜とを積み重ねて形成するよう
にしたことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記第１の物質には絶縁性を有する物質
が選ばれ、前記第２の物質には少なくとも活性化させる
ことによって絶縁性を示す物質が選ばれ、前記開口部を
形成した後、前記第２の物質を活性化させる工程をさら
に具備することを特徴とする請求項２に記載の半導体装
置の製造方法。 - 【請求項４】 前記第１の物質は、少なくともシリコン
と酸素とが化合した化合物より選ばれ、 前記第２の物質は、シリコン、ハフニウム、タンタル、
ジルコニウム、タングステン−シリサイド、モリブデン
−シリサイド、ハフニウム−シリサイド、タンタル−シ
リサイド、ジルコニウム−シリサイドのうちのいずれか
より選ばれ、 前記活性化は酸化であることを特徴とする請求項３に記
載の半導体装置の製造方法。 - 【請求項５】 半導体基板の表面に第１導電型の素子形
成領域を画定する工程と、 前記素子形成領域の表面上に、第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に、第１の導電膜を形成する工程
と、 前記第１の導電膜上に、障壁層を形成する工程と、 前記第１の障壁層および前記第１の導電膜を一括してパ
タ−ニングし、ワ−ド線パタ−ンを形成する工程と、 前記ワ−ド線パタ−ンをマスクに用いて前記素子形成領
域内に、第２導電型のソ−ス／ドレイン領域を形成する
工程と、 前記ワ−ド線パタ−ンを覆うように前記基板の表面上
に、第２の絶縁膜を形成する工程と、 前記ソ−ス／ドレイン領域の一方に到達する第１の開口
部を、前記第１の障壁層をエッチングの障壁に用いて前
記第１、第２の絶縁膜を貫通させて形成する工程と、 前記第１の開口部の側壁上に、第３の絶縁膜で成る第１
のサイドウォ−ルを形成する工程と、 前記第１の開口部を介して前記ソ−ス／ドレイン領域の
一方に到達するストレ−ジノ−ド電極を形成する工程
と、 前記ストレ−ジノ−ド電極の表面上に、第４の絶縁膜を
形成する工程と、 前記第４の絶縁膜を覆うように前記第２の絶縁膜上に、
第２の導電膜を形成する工程と、 前記第２の導電膜上に、第２の障壁層を形成する工程
と、 前記第２の障壁層および前記第２の導電膜を一括してパ
タ−ニングし、前記ソ−ス／ドレイン領域の他方の上方
に第２の開口部を有するセルプレ−ト電極パタ−ンを形
成する工程と、 前記セルプレ−ト電極を覆うように前記第２の絶縁膜上
に第５の絶縁膜を形成する工程と、 前記ソ−ス／ドレイン領域の他方に到達する第３の開口
部を、前記第１、第２の障壁層の少なくとも１つをエッ
チングの障壁に用いて前記第１、第２、第５の絶縁膜を
貫通させて形成する工程と、 前記第３の開口部の側壁上に、第６の絶縁膜でなる第２
のサイドウォ−ルを形成する工程と、 前記第３の開口部を介して前記ソ−ス／ドレイン領域の
他方にコンタクトされるビット線パタ−ンを形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記第１、第２の障壁層を各々、第１の
物質で成る第１の物質膜とこの第１の物質と異なる第２
の物質で成る第２の物質膜とを積み重ねて形成するよう
にしたことを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記第１の物質には絶縁性を有する物質
が選ばれ、前記第２の物質には少なくとも活性化させる
ことによって絶縁性を示す物質が選ばれ、前記開口部を
形成した後、前記第２の物質を活性化させる工程をさら
に具備することを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項８】 前記第１の物質は、少なくともシリコン
と酸素とが化合した化合物より選ばれ、 前記第２の物質は、シリコン、ハフニウム、タンタル、
ジルコニウム、タングステン−シリサイド、モリブデン
−シリサイド、ハフニウム−シリサイド、タンタル−シ
リサイド、ジルコニウム−シリサイドのうちのいずれか
より選ばれ、 前記活性化は酸化であることを特徴とする請求項７に記
載の半導体装置の製造方法。 - 【請求項９】 半導体基板の表面に第１導電型の素子形
成領域を画定する工程と、 前記素子形成領域の表面上に、第１の絶縁膜を形成する
工程と、 前記第１の絶縁膜上に、第１の導電膜を形成する工程
と、 前記第１の導電膜上に、障壁層を形成する工程と、 前記第１の障壁層および前記第１の導電膜を一括してパ
タ−ニングし、ワ−ド線パタ−ンを形成する工程と、 前記ワ−ド線パタ−ンをマスクとして用いて前記素子形
成領域内に、第２導電型のソ−ス／ドレイン領域を形成
する工程と、 前記ワ−ド線パタ−ンを覆うように前記基板の表面上
に、第２の絶縁膜を形成する工程と、 前記ソ−ス／ドレイン領域の一方に到達する第１の開口
部を、前記第１の障壁層をエッチングの障壁として用い
て前記第１、第２の絶縁膜を貫通させて形成する工程
と、 前記第１の開口部の側壁上に、第３の絶縁膜で成る第１
のサイドウォ−ルを形成する工程と、 前記第１の開口部を介して前記ソ−ス／ドレイン領域の
他方にコンタクトされる第２の導電膜を形成する工程
と、 前記第２の導電膜上に、第２の障壁層を形成する工程
と、 前記第２の障壁層および前記第２の導電膜を一括してパ
タ−ニングし、前記ソ−ス／ドレイン領域の一方にコン
タクトされるビット線パタ−ンを形成する工程と、 前記ビット線パタ−ンを覆うように、第４の絶縁膜を形
成する工程と、 前記ソ−ス／ドレイン領域の他方に到達する第２の開口
部を、前記第１、第２の障壁層の少なくとも１つをエッ
チングの障壁として用いて前記第１、第２、第３の絶縁
膜を貫通させて形成する工程と、 前記第２の開口部の側壁上に、第５の絶縁膜で成る第２
のサイドウォ−ルを形成する工程と、 前記第２の開口部を介して前記ソ−ス／ドレイン領域の
一方に到達するストレ−ジノ−ド電極を形成する工程
と、 前記ストレ−ジノ−ド電極の表面上に、第６の絶縁膜を
形成する工程と、 前記第６の絶縁膜を覆うように前記第４の絶縁膜上に、
セルプレ−ト電極パタ−ンを形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記第１、第２の障壁層を各々、第１
の物質で成る第１の物質膜とこの第１の物質と異なる第
２の物質で成る第２の物質膜とを積み重ねて形成するよ
うにしたことを特徴とする請求項９に記載の半導体装
置。 - 【請求項１１】 前記第１の物質には絶縁性を有する物
質が選ばれ、前記第２の物質には少なくとも活性化させ
ることによって絶縁性を示す物質が選ばれ、前記開口部
を形成した後、前記第２の物質を活性化させる工程をさ
らに具備することを特徴とする請求項１０に記載の半導
体装置の製造方法。 - 【請求項１２】 前記第１の物質は、少なくともシリコ
ンと酸素とが化合した化合物より選ばれ、 前記第２の物質は、シリコン、ハフニウム、タンタル、
ジルコニウム、タングステン−シリサイド、モリブデン
−シリサイド、ハフニウム−シリサイド、タンタル−シ
リサイド、ジルコニウム−シリサイドのうちのいずれか
より選ばれ、 前記活性化は酸化であることを特徴とする請求項１１に
記載の半導体装置の製造方法。
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|---|---|---|---|
| JP4066431A JP2522616B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066431A JP2522616B2 (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| US6589876B1 (en) | 1999-07-22 | 2003-07-08 | Micron Technology, Inc. | Methods of forming conductive capacitor plugs, methods of forming capacitor contact openings, and methods of forming memory arrays |
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| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
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| US11004685B2 (en) | 2018-11-30 | 2021-05-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-layer structures and methods of forming |
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| JPH0629408A (ja) | 1994-02-04 |
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